KR100744239B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절하기 위한 것으로, 이를 위한 본 발명은 반도체 하부 박막의 상부에 확산 방지막, 층간 절연막, 식각 정지막, 배선 절연막을 순차적으로 증착하는 과정과, 배선 절연막 상부에 형성된 PR 패턴을 마스크로 식각하여 접촉홀을 형성하는 과정과, 배선 절연막 상부에 트렌치 패턴을 형성하는 과정과, 트렌치 패턴을 마스크로 배선 절연막에 대하여 IEP를 적용시킨 식각으로 금속 배선이 형성되는 트렌치를 형성하는 과정과, 하부 박막 상부 전면에 베리어 금속막 및 금속 씨드막을 순차적으로 형성하고 CMP 공정을 통해 금속 배선을 형성하는 과정을 포함하며, IEP를 적용시킨 식각은 하부 층이 완전히 드러나기 전에 특정 신호를 인식하여 엔드포인트를 잡는 방법으로 배선 절연막을 임의의 두께로 제거한다. 따라서, 구리(Cu) 금속 배선의 저항 변화를 안정화시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있는 효과가 있다.
구리(Cu), 배선, 트렌치, IEP

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 듀얼 다마신 공정(dual damascene process)을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP(Interferometric Endpoint, IEP)를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절하여 금속 배선의 저항 변화를 안정화시킬 수 있는 방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 금속 배선층은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 기판 내에 형성되어 있는 회로를 접속한다.
이러한 금속 배선층의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀을 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀을 통한 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선층을 형성한다.
여기서, 반도체 소자의 배선 재료로는 알루미늄(Al) 또는 텅스텐(W)을 널리 사용하였으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더 이상 적용이 어렵게 되었다. 이에, 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration, EM) 및 스트레스마이그레이션(stressmigration, SM) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로서 최근에는 구리(Cu)가 이용되고 있다.
금속 배선 재료로서 구리가 이용되는 이유로는 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄; 660℃, 텅스텐; 3400℃), 비저항은 1.7μΩ㎝로서(알루미늄; 3μΩ㎝, 텅스텐; 5.6μΩ㎝) 매우 낮기 때문이다.
이와 같은 구리 배선 재료를 사용하는 금속 배선층을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선층의 선폭(Critical Dimension)이 점차적으로 작아짐으로 해서 금속 배선층의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선층을 형성하기 위하여 도입된 것이 다마신 공정이다.
다마신 공정은 절연막에 텅스텐 플러그에 의한 접촉홀을 형성한 후, 절연막 상부에 산화막 등의 상부 절연막을 증착하고, 포토리소그래피 공정에 의해 금속 배선층 패턴이 형성될 부위의 상부 절연막 만을 제거하며, 그 상부에 금속 박막을 증착한 다음 금속 박막을 평탄화함으로써 미세 패턴의 금속 배선층을 형성하는 것이다. 또한, 최근에는 텅스텐 플러그와 같은 금속 플러그의 형성없이 일체로 하부 도전막에 접속되는 금속 배선층을 형성하기 위한 듀얼 다마신 공정이 도입되고 있다.
도 1a 내지 도 1h는 종래 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선층 형성 방법을 도시한 공정 단면도이다.
먼저 도 1a에 도시한 바와 같이, 반도체 기판 또는 하부 금속 배선층이 형성된 절연막 등을 포함하는 전도층이 형성된 하부 박막(101)의 상부에 전도층과 후속 공정에 의해 형성되는 금속 배선층과의 반응을 방지하기 위한 확산 방지막(103)을 형성한다. 그리고, 확산 방지막(103) 상부에 층간 절연막(105)을 증착하고, 층간 절연막(105) 상부에 후속 공정에서 배선 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 식각 정지막(107)을 형성한다. 이후, 식각 정지막(107) 상부에 금속 배선층 형성을 위한 배선 절연막(109)을 증착한다.
다음으로, 도 1b와 같이, 배선 절연막(109) 상부에 감광막(Photo Resist, PR)을 이용한 접촉홀 형성을 위한 PR 패턴(111)을 형성한 후, PR 패턴(111)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(109)과 식각 정지막(107)과 층간 절연막(105)을 순차적으로 식각하여 접촉홀(113)을 형성한다.
다음으로, 도 1c 도시한 바와 같이, PR 패턴(111)을 제거한 후, 배선 절연막(109) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴 (115)을 형성한다. 그리고, 트렌치 패턴(115)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(109)을 시간 식각(Time etch)하여 금속 배선이 형성되는 트렌치를 형성한다. 이때, 식각 정지막(107)은 층간 절연막(105)의 상부 표면에서 정확히 식각이 끝나고, 층간 절연막(105)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다.
이후, 도 1d에 도시한 바와 같이, 식각 정지막(107) 표면이 노출되고 배선 절연막(109)의 식각이 완료된 후, 배선 절연막(109) 상부의 트렌치 패턴(115)을 제거한다. 그리고, 층간 절연막(105)의 접촉홀(113)과 배선 절연막(109)의 트렌치 하부에 노출된 확산 방지막(103)과 식각 정지막(107)을 동시에 식각하여 제거한다.
다음으로, 도 1e에 도시한 바와 같이, 금속 박막을 증착하기 이전에 금속 박막과 하부 박막(101)의 전도층 사이의 반응을 방지하기 위하여 하부 박막(101) 상부 전면에 베리어(barrier) 금속막(117)을 증착한다. 그리고, 층간 절연막(105)의 접촉홀(113)과 배선 절연막(109)의 트렌치에 스루풋(throughput)과 필링(filling) 능력이 우수한 EPD(electroplating process deposition) 금속 박막을 필링시켜야 한다.
이때, EPD 금속 박막을 성장시키기 위해서는 이온화된 금속 이온을 박막 표면으로 이동시키고 금속 이온에 전자를 원활히 공급하여 금속으로 환원시켜 박막 표면에서 금속 박막이 원활히 성장되도록 하여야 한다. 그런데, 베리어 금속막(117)은 저항력(resistivity)이 크기 때문에 EPD 금속 박막의 증착 공정에서 박막 표면에 원활한 전자 공급을 위하여 베리어 금속막(117) 상부에 CVD(chemical vapor deposition)에 의해 금속 씨드(seed)막(119)을 수백 Å의 두께로 증착시킨다.
마지막으로, 도 1f에 도시한 바와 같이, EPD 공정을 이용하여 층간 절연막(105)의 접촉홀(113)과 배선 절연막(109)의 트렌치에 금속 박막(121)을 필링시킨다. 그리고, CMP(chemical mechanical polishing) 공정에 의해 배선 절연막(109) 상부의 금속 박막(121)과 금속 씨드막(119), 베리어 금속막(117)을 연마하여 반도체 소자의 금속 배선층을 형성한다.
상기와 같은 종래의 방법에서는 듀얼 다마신 공정에서 접촉홀과 금속 배선이 형성될 트렌치 식각 공정을 수행함에 있어서 시간 식각(Time etch)으로 트렌치를 형성함에 따라 실리콘 산화막의 두께의 변화가 있는 경우에도 트렌치 식각 공정은 고정된 식각 시간으로 인하여 공정을 무조건 진행하게 된다. 따라서, 실리콘 산화막 두께가 변화함에 따른 식각량을 정확하게 조절할 수 없다는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절하여 금속 배선의 저항 변화를 안정화시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 금속 배선 형성 방법은 반도체 하부 박막의 상부에 확산 방지막, 층간 절연막, 식각 정지막, 배선 절연막을 순차적으로 증착하는 과정과, 배선 절연막 상부에 형성된 PR 패턴을 마스크로 식각하여 접촉홀을 형성하는 과정과, 배선 절연막 상부에 트렌치 패턴을 형성하는 과정과, 트렌치 패턴을 마스크로 배선 절연막에 대하여 IEP를 적용시킨 식각으로 금속 배선이 형성되는 트렌치를 형성하는 과정과, 하부 박막 상부 전면에 베리어 금속막 및 금속 씨드막을 순차적으로 형성하고 CMP 공정을 통해 금속 배선을 형성하는 과정을 포함하며, IEP를 적용시킨 식각은 하부 층이 완전히 드러나기 전에 특정 신호를 인식하여 엔드포인트를 잡는 방법으로 배선 절연막을 임의의 두께로 제거하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, 하부 박막(201)의 상부에 금속 배선층과의 반응을 방지하기 위한 확산 방지막(203)을 형성한다. 그리고, 확산 방지막(203) 상부에 층간 절연막(205)을 증착하고, 층간 절연막(205) 상부에 식각 정지막(207)을 형성한다. 이후, 식각 정지막(207) 상부에 금속 배선층 형성을 위한 배선 절연막(209)을 증착한다.
다음으로, 배선 절연막(209) 상부에 PR 패턴(211)을 마스크로 건식 식각에 의해 드러난 배선 절연막(209)과 식각 정지막(207)과 층간 절연막(205)을 순차적으로 식각하여 접촉홀(213)을 형성한다.
다음으로, 배선 절연막(209) 상부에 트렌치(trench) 패턴(215)을 형성하고, 트렌치 패턴(215)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절 연막(209)을 IEP를 적용한 식각으로 금속 배선이 형성되는 트렌치를 형성한다. 여기서, IEP는 하부 층이 완전히 드러나기 전에 특정 신호를 인식하여 엔드포인트를 잡는 방법으로 IEP를 이용하여 배선 절연막(209)을 원하는 두께(예컨대, 3500Å)로 남겨두는 식각 공정을 진행한다.
다음으로, 하부 박막(201) 상부 전면에 베리어(barrier) 금속막(217)을 증착한다. 그리고, 베리어 금속막(217) 상부에 CVD에 의해 금속 씨드(seed)막(219)을 수백 Å의 두께로 증착시킨다.
마지막으로, EPD 공정을 이용하여 층간 절연막(205)의 접촉홀(213)과 배선 절연막(209)의 트렌치에 금속 박막(221)을 필링시키고, CMP 공정에 의해 배선 절연막(209) 상부의 금속 박막(221)과 금속 씨드막(219), 베리어 금속막(217)을 연마하여 반도체 소자의 금속 배선을 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2f는 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도이다.
먼저 도 2a에 도시한 바와 같이, 접합 영역(소자 전극)이 형성된 반도체 기판 또는 하부 금속 배선층이 형성된 절연막 등을 포함하는 전도층이 형성된 하부 박막(201)의 상부에 전도층과 후속 공정에 의해 형성되는 금속 배선층과의 반응을 방지하기 위한 확산 방지막(203)을 형성한다. 여기서, 확산 방지막(203)은 질화막을 이용하여 증착한다. 그리고, 확산 방지막(203) 상부에 층간 절연막(205)을 증착하고, 층간 절연막(205) 상부에 후속 공정에서 배선 절연막을 식각할 경우 식각 정 지점으로 이용하기 위하여 식각 정지막(207)을 형성한다. 여기서, 식각 정지막(207)은 질화막을 이용하여 증착한다. 이후, 식각 정지막(207) 상부에 금속 배선층 형성을 위한 배선 절연막(209)을 증착한다.
다음으로, 도 2b와 같이, 배선 절연막(209) 상부에 PR을 이용한 접촉홀 형성을 위한 PR 패턴(211)을 형성한 후, PR 패턴(211)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(209)과 식각 정지막(207)과 층간 절연막(205)을 순차적으로 식각하여 접촉홀(213)을 형성한다.
다음으로, 도 2c 도시한 바와 같이, PR 패턴(211)을 제거한 후, 배선 절연막(209) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴(215)을 형성한다. 그리고, 트렌치 패턴(215)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(209)을 IEP를 적용한 식각으로 금속 배선이 형성되는 트렌치를 형성한다. 여기서, IEP는 하부 층이 완전히 드러나기 전에 특정 신호를 인식하여 엔드포인트를 잡는 방법으로 IEP를 이용하여 배선 절연막(209)을 원하는 두께(예컨대, 3500Å)로 남겨두는 식각 공정을 진행한다. 이때, 식각 정지막(207)은 층간 절연막(205)의 상부 표면에서 정확히 식각이 끝나고, 층간 절연막(205)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다. 이와 같이, 층간 절연막(205)의 상부에 식각 정지막(207)을 증착함으로써 배선 절연막(209)의 식각시 층간 절연막(205)의 표면으로부터 추가 식각되는 현상을 방지할 수 있다.
이후, 도 2d에 도시한 바와 같이, 식각 정지막(207) 표면이 노출되고 배선 절연막(209)의 식각이 완료된 후, 배선 절연막(209) 상부의 트렌치 패턴(215)을 제 거한다. 그리고, 층간 절연막(205)의 접촉홀(213)과 배선 절연막(209)의 트렌치 하부에 노출된 확산 방지막(203)과 식각 정지막(207)을 동시에 식각하여 제거한다. 이때, 확산 방지막(203)과 식각 정지막(207)은 절연막이므로 금속 배선으로부터 하부 박막(201)의 전도층으로 전류를 도통시키고, 원하는 유전 캐패시턴스(dielectric capacitance)를 얻기 위하여 제거한다.
다음으로, 도 2e에 도시한 바와 같이, 금속 박막을 증착하기 이전에 금속 박막과 하부 박막(201)의 전도층 사이의 반응을 방지하기 위하여 하부 박막(201) 상부 전면에 베리어(barrier) 금속막(217)을 증착한다. 이때, 베리어 금속막(217)은 TaN을 수백 Å의 두께로 증착하여 형성한다. 그리고, 층간 절연막(205)의 접촉홀(213)과 배선 절연막(209)의 트렌치에 스루풋(throughput)과 필링(filling) 능력이 우수한 EPD(electroplating process deposition) 금속 박막을 필링시켜야 한다.
이때, EPD 금속 박막을 성장시키기 위해서는 이온화된 금속 이온을 박막 표면으로 이동시키고 금속 이온에 전자를 원활히 공급하여 금속으로 환원시켜 박막 표면에서 금속 박막이 원활히 성장되도록 하여야 한다. 그런데, 베리어 금속막(217)은 저항력(resistivity)이 크기 때문에 EPD 금속 박막의 증착 공정에서 박막 표면에 원활한 전자 공급을 위하여 베리어 금속막(217) 상부에 CVD에 의해 금속 씨드(seed)막(219)을 수백 Å의 두께로 증착시킨다.
마지막으로, 도 2f에 도시한 바와 같이, EPD 공정을 이용하여 층간 절연막(205)의 접촉홀(213)과 배선 절연막(209)의 트렌치에 금속 박막(221)을 필링시킨다. 그리고, CMP 공정에 의해 배선 절연막(209) 상부의 금속 박막(221)과 금속 씨 드막(219), 베리어 금속막(217)을 연마하여 반도체 소자의 금속 배선을 형성한다.
따라서, 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절함으로써, 구리(Cu) 금속 배선의 저항 변화를 안정화시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 트렌치 식각 시 IEP를 이용하여 산화막의 두께 변화에 따른 식각량을 정확하게 조절함으로써, 구리(Cu) 금속 배선의 저항 변화를 안정화시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 삭제
  2. 반도체 소자의 금속 배선 형성 방법으로서,
    상기 반도체 하부 박막의 상부에 확산 방지막, 층간 절연막, 식각 정지막, 배선 절연막을 순차적으로 증착하는 과정과,
    상기 배선 절연막 상부에 형성된 감광막(Photo Resist) 패턴을 마스크로 식각하여 접촉홀을 형성하는 과정과,
    상기 배선 절연막 상부에 트렌치 패턴을 형성하는 과정과,
    상기 트렌치 패턴을 마스크로 배선 절연막에 대하여 IEP(Interferometric Endpoint, IEP)를 적용시킨 식각으로 금속 배선이 형성되는 트렌치를 형성하는 과정과,
    상기 하부 박막 상부 전면에 베리어(barrier) 금속막 및 금속 씨드(seed)막을 순차적으로 형성하고 CMP 공정을 통해 금속 배선을 형성하는 과정
    을 포함하며,
    상기 IEP를 적용시킨 식각은, 하부 층이 완전히 드러나기 전에 특정 신호를 인식하여 엔드포인트를 잡는 방법으로 상기 배선 절연막을 임의의 두께로 제거하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 임의의 두께는, 3500Å인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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KR20050097060A (ko) * 2004-03-30 2005-10-07 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법

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