CN117497513A - 半导体器件及其形成方法 - Google Patents

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CN117497513A CN202210868035.1A CN202210868035A CN117497513A CN 117497513 A CN117497513 A CN 117497513A CN 202210868035 A CN202210868035 A CN 202210868035A CN 117497513 A CN117497513 A CN 117497513A
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Abstract

本发明一种半导体器件及其形成方法，其中半导体器件包括：基底，所述基底上具有金属层；介质层，位于所述基底上且覆盖所述金属层；接触孔，位于所述介质层内且底部暴露出金属层的表面；导电层，填充在所述接触孔内；薄膜电阻器层，位于部分所述介质层上且底部与所述导电层的顶部接触；将所述薄膜电阻器层直接连接在所述金属层上，不需要额外地在所述介质层上另外作所述薄膜电阻器的连接层，一方面简化了工艺流程，另外一方面，保证了形成的薄膜电阻器的主体部分的质量，为形成质量好的半导体器件做铺垫。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
半导体集成电路(IC)通常包括金属化层，该金属化层用于连接IC的各种部件，称为互连件，或线路(BEOL)元件的后端。铜通常优于铝，由于其较低的电阻率和高的电迁移电阻。然而，铜互连件通常难以通过用于铝互连件的传统光致抗蚀剂掩蔽和等离子体蚀刻来制造。
在IC上形成铜互连件的一种已知技术称为增材图案化，有时称为镶嵌工艺，其涉及传统的金属嵌补技术。所谓的镶嵌工艺可包括图案化电介质材料，诸如二氧化硅，或氟代硅酸盐玻璃(FSG)，或具有开口沟槽的有机硅酸盐玻璃(OSG)，其中铜或其他金属导体应该在其中。沉积铜扩散阻挡层(通常为Ta，TaN或两者的双层)，然后沉积铜晶种层，然后例如使用电化学镀覆工艺进行批量铜填充。然后可使用化学机械平面化(CMP)工艺来去除任何过量的铜和阻挡层，并且因此可称为铜CMP工艺。保留在沟槽中的铜用作导体。然后通常将电介质阻挡层(例如SiN或SiC)沉积在晶片上，以防止铜腐蚀并改善器件可靠性。
随着更多的特征部被封装到单独的半导体芯片中，越来越需要将无源部件诸如电阻器封装到电路中。一些电阻器可通过离子注入和扩散形成，诸如多晶硅电阻器。然而，此类电阻器通常具有高电阻值变化，并且还可具有随着温度的函数显著变化的电阻值。已在工业中引入了一种构造集成电阻器(称为薄膜电阻器(TFR))的新方法以改善集成电阻器性能。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提升半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件，包括：基底，所述基底上具有金属层；介质层，位于所述基底上且覆盖所述金属层；接触孔，位于所述介质层内且底部暴露出金属层的表面；导电层，填充在所述接触孔内；薄膜电阻器层，位于部分所述介质层上且底部与所述导电层的顶部接触；覆盖层，位于所述薄膜电阻器层上。
可选的，还包括：第二接触孔，位于所述介质层以及所述覆盖层内且贯穿所述介质层以及所述覆盖层，所述第二接触孔的底部暴露出所述金属层的表面。
可选的，还包括：第二导电层，填充在所述第二接触孔内。
可选的，还包括：第二金属层，位于所述覆盖层上且底部表面与所述第二导电层的顶部接触。
相应的，本发明还提供一种半导体器件的形成方法，包括步骤：提供基底，所述基底上具有金属层；在所述基底上形成介质层，所述介质层覆盖所述金属层；在所述介质层内形成接触孔，所述接触孔的底部暴露出所述金属层的表面；在所述接触孔内形成导电层；在部分所述介质层上形成薄膜电阻器层，所述薄膜电阻器层的底部与所述导电层的顶部接触；在所述薄膜电阻器层以及所述介质层上形成覆盖层，所述覆盖层的覆盖所述薄膜电阻器层。
可选的，形成所述覆盖层之后，还包括：在所述覆盖层以及所述介质层内形成第二接触孔，所述第二接触孔贯穿所述介质层以及所述覆盖层，所述第二接触孔的底部暴露出所述金属层的表面。
可选的，还包括：在所述第二接触孔内形成第二导电层。
可选的，还包括：在所述覆盖层上形成第二金属层，所述第二金属层的底部表面与所述第二导电层的顶部表面接触。
与现有技术相比，本发明的技术方案具有以下优点：
本发明结构的技术方案中，薄膜电阻器层位于部分所述介质层上且底部与所述导电层的顶部接触，所述导电层的底部与所述金属层接触，这种结构使得所述薄膜电阻器层直接连接在所述金属层上，不需要额外地在所述介质层内另外作所述薄膜电阻器的连接层，一方面简化了工艺流程，很好地兼容于线路(BEOL)元件的后端制程，电阻特性未发生变化；另外一方面，在形成所述薄膜电阻器层的工艺中只需要一次刻蚀工艺，节省了传统进行连接层的沉积和套刻，完美地避免了对连接层侧壁所造成的损伤，同时规避了金属层在传统连接层的湿法蚀刻中暴露的风险，很大程度上缩短了薄膜电阻器层的暴露时间，保证了形成的薄膜电阻器的主体部分的质量，为形成质量好的半导体器件做铺垫。
附图说明
图1是一种半导体器件的结构示意图；
图2至图10是本发明一实施例中半导体器件的形成过程结构示意图。
具体实施方式
正如背景技术所述，目前的嵌有薄膜电阻器层的半导体器件的形成质量差，在一定程度上影响了半导体器件的使用，具体结构请参考图1。
请参考图1，基底介质层100，所述基底介质层100上部具有金属层101；抗反射层102，位于金属层101上；介质层103，位于所述基底100上且覆盖所述金属层101；抗反射层104，位于部分所述介质层103上；薄膜电阻器层105，位于所述抗反射层104上；连接层106，分立位于所述薄膜电阻层105上；覆盖层107，位于所述介质层103上且覆盖所述连接层106及所述薄膜电阻器层105上；接触孔(图中未标示)，位于所述覆盖层107内且底部暴露出所述连接层106的表面；导电层108，填充在所述接触孔内；第二接触孔(图中未标示)，位于所述覆盖层107以及所述介质层103内且贯穿所述介质层103以及所述覆盖层107，所述第二接触孔的底部暴露出所述金属层101的表面；第二导电层109，填充在所述第二接触孔内；第二金属层110，位于所述覆盖层107上且底部分别与所述导电层108以及所述第二导电层109接触形成电连接。
发明人发现，将薄膜电阻器层直接连接在所述金属层上，不需要额外地在所述介质层上另外作所述薄膜电阻器结构，一方面在形成接触孔以及第二接触孔的过程中，需要使所述连接层106上和所述金属层101上形成额外的负载，且连接层的高度较高给干法刻蚀带来了很大的难度；同时在形成所述连接层106的过程中湿法刻蚀会刻蚀所述连接层106的部分侧壁，且工艺窗口很窄一旦出现宕机情况，就会出现批量报废的风险，此时所述金属层具有泄露污染风险；再者就是所述薄膜电阻层105图形化的过程中，涉及两道干法刻蚀和一道湿法刻蚀，这种工艺复杂，对半导体器件的产能存在较大的影响，而且暴露的时间较长影响所述薄膜电阻层105主体部的质量。
发明人研究发现，薄膜电阻器层位于部分所述介质层上且底部与所述导电层的顶部接触，所述导电层的底部与所述金属层接触，这种结构使得所述薄膜电阻器层直接连接在所述金属层上，不需要额外地在所述介质层内另外作所述薄膜电阻器结构，一方面简化了工艺流程，很好地兼容于线路(BEOL)元件的后端制程，电阻特性未发生变化；另外一方面，在形成所述薄膜电阻器层的工艺中只需要一次刻蚀工艺，节省了传统进行连接层的沉积和套刻，完美地避免了对连接层侧壁所造成的损伤，同时避免了金属层暴露地风险，很大程度上缩短了薄膜电阻器层的暴露时间，保证了形成的薄膜电阻器的主体部分的质量，为形成质量好的半导体器件做铺垫。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图2至图10是本发明一实施例中半导体器件的形成过程结构示意图。
请参考图2，提供基底200，所述基底200上具有金属层201。
在本实施例中，所述金属层201的分立排布在所述基底200上。
在本实施例中，所述基底200包括衬底，以及位于包括所述衬底上存储器件以及逻辑器件、以及位于存储器件以及逻辑器件上的介质层或者氧化层等。
在本实施例中，形成所述金属层201的工艺步骤包括：在所述基底200上形成初始金属层，图形化所述初始金属层，在所述基底200上形成分立排布的所述金属层201。
在本实施例中，所述金属层201的材料为铝。
在其他实施例中，所述金属层201的材料还可为铜、镍等。
在本实施例中，还在所述金属层201上形成保护层(图中未标记)。
请参考图3，在所述基底200上形成介质层202，所述介质层202覆盖所述金属层201。
在本实施例中，所述介质层202的材料为氧化硅。
其他实施例中，所述介质层202的材料还可为掺假氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅等。
在本实施例中，采用化学气相沉积的方式在所述基底200上形成所述介质层202。所述化学气相沉积工艺的工艺参数包括采用的气体包括氧气、氨气(NH3)、和N(SiH3)3气体，氧气的流量为20sccm～10000sccm，氨气(NH3)气体的流量为20sccm～10000sccm，N(SiH3)3气体的流量为20sccm～10000sccm，腔室压强为0.01～10托，温度为30℃～90℃。
请参考图4，在所述介质层202内形成接触孔203，所述接触孔203的底部暴露出所述金属层201的表面。
在本实施例中，采用干法刻蚀形成所述接触孔203。
在本实施例中，所述干法刻蚀工艺的参数包括：采用的气体包括CF4和CH3F，CF4的流量为20sccm～200sccm，CH3F的流量为20sccm～50sccm，源射频功率为200瓦～500瓦，腔室压强为1torr～10torr。
在本实施例中，所述接触孔203为后续形成导电层提供空间，从而能够利用导电层实现半导体器件的电学性能。
其他实施例中，还可采用湿法刻蚀工艺形成所述接触孔203。
在本实施例中，在所述介质层202上还具有初始抗反射层(图中未标记)。
请参考图5，在所述接触孔203内形成导电层204。
在本实施例中，所述导电层204的材料为金属，目的在于后续在通电的时候，具有导电的性能，从而实现半导体器件的电学性能。
在本实施例中，形成所述导电层204的工艺可以为化学气相沉积工艺。
在其他实施例中，形成所述导电层204的工艺还可为电镀工艺或者选择性生长工艺等。
请参考图6，在部分所述介质层202上形成薄膜电阻器层205，所述薄膜电阻器层205的底部与所述导电层204的顶部接触。
在本实施例中，形成所述薄膜电阻器层205的工艺为靶材溅射工艺，溅射在导电层204以及部分介质层202上面。
在本实施例中，所述薄膜电阻器层205的底部直接与所述导电层204的顶部接触，这样一方面简化了工艺流程，很好地兼容于线路(BEOL)元件的后端制程，电阻特性未发生变化；另外一方面，在形成所述薄膜电阻器层205的工艺中只需要一次刻蚀工艺，节省了传统进行连接层的沉积和套刻，完美地避免了对连接层侧壁所造成的损伤，同时避免了位于晶圆边缘的金属层201在传统连接层的湿法蚀刻中暴露的风险，很大程度上缩短了薄膜电阻器层的暴露时间，保证了形成的薄膜电阻器的主体部分的质量，为形成质量好的半导体器件做铺垫。
在本实施例中，所述薄膜电阻器层205的材料为CrSi。
在其他实施例中，所述薄膜电阻器层205的材料还可为SiCCr、TaN、NiCr等。
在本实施例，还在所述薄膜电阻器层205上形成抗反射层206，所述抗反射层206的材料为SiON。
请参考图7，在所述薄膜电阻器层205以及所述介质层202上形成覆盖层207，所述覆盖层207的覆盖所述薄膜电阻器层205。
在本实施例中，在所述抗反射层206以及所述介质层202上形成覆盖层207，所述覆盖层207的覆盖所述抗反射层206。
在本实施例中，形成所述覆盖层207的工艺为化学气相沉积工艺。
在本实施例中，所述覆盖层207的材料为氧化硅。
其他实施例中，所述覆盖层207的材料还可为氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅等。
请参考图8，在所述覆盖层207以及所述介质层202内形成第二接触孔208，所述第二接触孔208贯穿所述介质层202以及所述覆盖层207，所述第二接触孔208的底部暴露出所述金属层201的表面。
在本实施例中，一个所述金属层201上分别具有至少一个所述接触孔203和至少一个所述第二接触孔208。
在本实施例中，形成所述第二接触孔208的目的为后续形成第二导电层提供空间。
在本实施例中，在形成所述第二接触孔208的过程中不会暴露出所述薄膜电阻器层205，从而不会对所述薄膜电阻器层205造成损伤，保证了薄膜电阻器的主体质量，为形成质量高的半导体器件作铺垫。
在本实施例中，形成所述第二接触孔208的工艺为干法刻蚀工艺。
在其他实施例中，形成所述第二接触孔208的工艺还可为湿法刻蚀工艺。
请参考图9，在所述第二接触孔208内形成第二导电层209。
在本实施例中，所述第二导电层209为金属。
在本实施例中，所述第二导电层209为金属的目的在于后续在通电的时候，具有导电的性能，从而实现半导体器件的电学性能。
在本实施例中，形成所述第二导电层209的工艺可以为化学气相沉积工艺。
在其他实施例中，形成所述第二导电层209的工艺还可为电镀工艺或者选择性生长工艺等。
请参考图10，在所述覆盖层207上形成第二金属层210，所述第二金属层210的底部表面与所述第二导电层209的顶部表面接触。
在本实施例中，形成所述第二金属层210的步骤包括：在所述覆盖层207上形成初始第二金属层，在所述初始第二金属层上形成图形化层，以所述图形化层为掩膜刻蚀所述初始第二金属层，在所述覆盖层207上形成所述第二金属层210，去除所述图形化层。
在本实施例中，所述第二金属层210的材料为铝。
在其他实施例中，所述第二金属层210的材料还可为铜、银等。
在本实施例中，形成所述初始第二金属层之后进行平坦化。
在本实施例中，在形成所述第二金属层210之后，再继续形成第n层互联结构，一一地网上形成，这里不再累赘说明。
相应的，请参考图10，本发明还提供一种半导体器件，包括：基底200，所述基底200上具有金属层201；介质层202，位于所述基底200上且覆盖所述金属层201；接触孔203，位于所述介质层202内且底部暴露出金属层201的表面；导电层204，填充在所述接触孔203内；薄膜电阻器层205，位于部分所述介质层202上且底部与所述导电层204的顶部接触。
在本实施例中，这种结构将所述薄膜电阻器层205直接连接在所述金属层201上，不需要额外地在所述介质层202上另外作所述薄膜电阻器的连接层，一方面简化了工艺流程，很好地兼容于线路(BEOL)元件的后端制程，电阻特性未发生变化；另外一方面，在形成所述薄膜电阻器层的工艺中只需要一次刻蚀工艺，节省了传统进行连接层的沉积和套刻，完美地避免了对连接层侧壁所造成的损伤，同时避免了位于晶圆边缘的金属层201在传统连接层的湿法蚀刻中暴露的风险，很大程度上缩短了薄膜电阻器层的暴露时间，保证了形成的薄膜电阻器的主体部分的质量，为形成质量好的半导体器件做铺垫。
在本实施例中，还包括：覆盖层207，位于所述介质层202上且覆盖所述薄膜电阻器层205。
在本实施例中，还包括：第二接触孔208，位于所述介质层202以及所述覆盖层207内且贯穿所述介质层202以及所述覆盖层207，所述第二接触孔208的底部暴露出所述金属层201的表面。
在本实施例中，还包括：第二导电层209，填充在所述第二接触孔208内。
在本实施例中，还包括：第二金属层210，位于所述覆盖层207上且底部表面与所述第二导电层209的顶部接触。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种半导体器件，其特征在于，包括：
基底，所述基底上具有金属层；
介质层，位于所述基底上且覆盖所述金属层；
接触孔，位于所述介质层内且底部暴露出金属层的表面；
导电层，填充在所述接触孔内；
薄膜电阻器层，位于部分所述介质层上且底部与所述导电层的顶部接触；
覆盖层，位于所述薄膜电阻器层上。
2.如权利要求1所述的半导体器件，其特征在于，还包括：第二接触孔，位于所述介质层以及所述覆盖层内且贯穿所述介质层以及所述覆盖层，所述第二接触孔的底部暴露出所述金属层的表面。
3.如权利要求2所述的半导体器件，其特征在于，还包括：第二导电层，填充在所述第二接触孔内。
4.如权利要求3所述的半导体器件，其特征在于，还包括：第二金属层，位于所述覆盖层上且底部表面与所述第二导电层的顶部接触。
5.一种半导体器件的形成方法，其特征在于，包括步骤：
提供基底，所述基底上具有金属层；
在所述基底上形成介质层，所述介质层覆盖所述金属层；
在所述介质层内形成接触孔，所述接触孔的底部暴露出所述金属层的表面；
在所述接触孔内形成导电层；
在部分所述介质层上形成薄膜电阻器层，所述薄膜电阻器层的底部与所述导电层的顶部接触；
在所述薄膜电阻器层以及所述介质层上形成覆盖层，所述覆盖层的覆盖所述薄膜电阻器层。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，形成所述覆盖层之后，还包括：在所述覆盖层以及所述介质层内形成第二接触孔，所述第二接触孔贯穿所述介质层以及所述覆盖层，所述第二接触孔的底部暴露出所述金属层的表面。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，还包括：在所述第二接触孔内形成第二导电层。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，还包括：在所述覆盖层上形成第二金属层，所述第二金属层的底部表面与所述第二导电层的顶部表面接触。
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