KR100620705B1 - 유전체의 두께가 균일한 안티퓨즈 및 그 제조 방법 - Google Patents

유전체의 두께가 균일한 안티퓨즈 및 그 제조 방법 Download PDF

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Abstract

본 발명은 안티퓨즈(antifuse)를 구성하는 비정질 실리콘층의 두께 균일성을 유지할 수 있는 안티퓨즈의 구조 및 그 제조 방법에 관한 것으로, 본 발명의 안티퓨즈는 (a) 하부층 위에 도포되어 있는 절연층에 형성된 비아와, (b) 비아의 내벽 및 절연층의 윗면과 접촉하는 하부 장벽 금속층과, (c) 하부 장벽 금속층과 접촉하며, 비아를 채우는 메움층과, (d) 메움층의 윗면 및 하부 장벽 금속층의 일부분과 접촉하는 비정질 실리콘 유전층과, (e) 비정질 실리콘 유전층 위에 형성된 상부 장벽 금속층을 포함한다. 여기서 메움층은 텅스텐 금속을 기판 또는 웨이퍼 전체에 도포하고, 비아에만 텅스텐 금속층이 남도록 CMP 연마 공정으로 텅스텐 금속층을 평탄화한 다음, 비아에만 남은 텅스텐 금속층을 예컨대, H2O2 식각 세정제로 식각함으로써, 텅스텐 금속층이 일정한 깊이의 오목부를 갖도록 하는 단계로 형성될 수 있다. 메움층은 비아를 채워서 비아로 인한 표면 굴곡 구조를 보상하기 때문에 비아에 비정질 실리콘 유전층을 형성하더라도 그 두께를 일정하게 유지할 수 있으며, 메움층에는 일정한 두께의 오목부가 형성되어 있기 때문에 비정질 실리콘 유전층은 티타늄계 상하부 장벽 금속층과 접촉하여 티타늄 실리사이드를 쉽게 만들 수 있다.
안티퓨즈, antifuse, 비정질 실리콘, FPGA, 비아(via)

Description

유전체의 두께가 균일한 안티퓨즈 및 그 제조 방법{Antifuse Having Uniform Dielectric Thickness and Manufacturing Method Thereof}
도 1은 본 발명에 따른 안티퓨즈 제조 과정을 설명하기 위한 공정 흐름도.
도 2a~2g는 본 발명에 따른 안티퓨즈 제조 공정에 따른 단면도로서,
도 2a는 하부층 위에 형성된 절연층을 식각하여 비아를 형성한 단면도이고,
도 2b는 비아 홀에 하부 장벽 금속층을 형성한 단면도이며,
도 2c는 텅스텐 금속막을 도포한 단면도이고,
도 2d는 텅스텐 금속막을 평탄화한 단면도이며,
도 2e는 평탄화한 텅스텐 금속막을 식각하여 오목부가 있는 메움층을 형성한 단면도이고,
도 2f는 비정질 실리콘 유전층을 형성한 단면도이고,
도 2g는 상부 장벽 금속층을 형성한 단면도이다.
<도면의 주요 부호에 대한 설명>
50: 하부층 52: 절연층
54: 비아(via hole) 56: 하부 장벽 금속층
58: 텅스텐 금속막 60: 메움층
61: 오목부(recess) 62: 비정질 실리콘 유전층
64: 상부 장벽 금속층
본 발명은 안티퓨즈 및 그 제조 방법에 관한 것으로, 좀 더 구체적으로는 안티퓨즈를 구성하는 유전층의 두께 균일성을 유지할 수 있는 안티퓨즈 구조 및 그 제조 방법에 관한 것이다.
사용자가 원하는 로직(logic)을 프로그램할 수 있는 현장 가공형 집적회로 소자의 하나인 FPGA (Field Programmable Gate Array)는 안티퓨즈(antifuse)를 프로그램 소자로 이용한다. 안티퓨즈는 유전체층을 이용하여 프로그램 특성을 구현하는데, 이 유전체층은 주로 비정질 실리콘(amorphous Silicon 또는 α-실리콘)으로 되어 있기 때문에, 안티퓨즈를 프로그램하기 전에는 안티퓨즈의 임피던스는 매우 높다. 안티퓨즈를 프로그램할 때에는 일정한 전압(프로그램 전압)을 안티퓨즈에 인가하여 안티퓨즈의 물리적 성질이 변하도록 만든다. 즉, 안티퓨즈에 프로그램 전압을 인가하면 안티퓨즈의 절연체는 파괴(break-down) 상태가 되어 안티퓨즈의 임피던스가 낮아진다. 예컨대, 프로그램되기 전의 안티퓨즈는 임피던스가 109Ω 이상으로 높지만 프로그램된 안티퓨즈의 임피던스는 20~50 Ω으로 떨어진다.
이와 같이 비정질 실리콘을 기반으로 한 안티퓨즈는 프로그램을 쉽게 할 수 있고, 프로그램 전후의 임피던스 차이가 매우 크다는 장점 때문에, FPGA는 물론 PROM (Programmable Read Only Memory), PAL (Programmable Array Logic) 등의 반도체 소자에 널리 사용되고 있다.
FPGA에 사용되는 α-실리콘 안티퓨즈의 프로그램 신뢰성에 대한 연구는 그 동안 활발하게 이루어져 왔는데, 시간에 따른 누설 전류 문제에 대한 연구는 예컨대, R. J. Wong and K. E. Gordon, "Evaluating the Reliability of the QuickLogic Antifuse", Electronics Engineering, pp. 49-55 (June, 1992) 또는 R. J. Wong and K. E. Gordon, "Reliability Mechanism of the Unprogrammed Amorphous Silicon Antifuse", IEEE International Reliability Physics Proceedings, pp. 378-383, (1994)에서 볼 수 있으며, 프로그램된 안티퓨즈의 낮은 임피던스의 수명(integrity)에 대한 연구는 예컨대, G. Zhang, Y. King, S. Eltoukhy, E. Handy, T. Jing, P. Yu, and C. Hu, "On-State Reliability of Amorphous Silicon Antifuses", IEDM, pp. 551-554 (1995) 또는 C. Shih et al., "Characterization and Modeling of a Highly Reliable Metal-to-Metal Antifuse for High-Performance and High-Density Field-Programmable Gate Array", IEEE International Reliability Physics Proceedings, pp. 25-33 (1997)에서 볼 수 있다.
안티퓨즈의 프로그램 전압의 크기는 비정질 실리콘 유전체의 두께에 의해 좌우되기 때문에, 안티퓨즈에서 비정질 실리콘의 두께는 매우 중요한 요소이다. 특히 비정질 실리콘 두께의 균일도는 반도체 소자의 신뢰성과 수율에 중대한 영향을 미친다. 하나의 반도체 웨이퍼에 보통 수천만개의 안티퓨즈가 제조되는데, 웨 이어 제조 공정에서 비정질 실리콘이 수천만개의 안티퓨즈에 균일하게 도포되지 않으면 안티퓨즈에 따라 프로그램 전압이 높아지거나 낮아지는 문제가 생긴다. 이처럼 안티퓨즈에 따른 프로그램 전압의 높고 낮음을 프로그램 전압 분포(programming voltage distribution)라고 하는데, 프로그램 전압 분포가 좁아야 FPGA 등의 수율과 신뢰성을 보장할 수 있다. 특히, 안티퓨즈가 편평한 면에 형성되지 않고 비아(via hole)과 같이 굴곡면에 형성될 경우 비정질 실리콘 두께의 균일성을 확보하기가 더 어렵다.
본 발명의 목적은 안티퓨즈의 비정질 실리콘의 두께가 균일하게 형성될 수 있도록 한 안티퓨즈 구조 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 프로그램할 수 있는 반도체 소자의 프로그램 전압 분포를 최대한 좁히는 것이다.
본 발명의 다른 목적은 안티퓨즈를 통해 프로그램 특성을 구현하는 반도체 소자의 신뢰성과 수율을 높이는 것이다.
본 발명에 따른 안티퓨즈는 하부층과 상부층 사이에 프로그램 전압이 인가될 경우 상부층과 하부층이 전기적으로 연결되도록 하는 안티퓨즈로서, (a) 하부층 위에 도포되어 있는 절연층에 형성된 비아와, (b) 비아의 내벽 및 절연층의 윗면과 접촉하는 하부 장벽 금속층과, (c) 하부 장벽 금속층과 접촉하며, 비아를 채우는 메움층과, (d) 메움층의 윗면 및 하부 장벽 금속층의 일부분과 접촉하는 비정질 실 리콘 유전층과, (e) 비정질 실리콘 유전층 위에 형성된 상부 장벽 금속층을 포함한다.
여기서 메움층은 텅스텐 금속을 기판 또는 웨이퍼 전체에 도포하고, 비아에만 텅스텐 금속층이 남도록 CMP 연마 공정으로 텅스텐 금속층을 평탄화한 다음, 비아에만 남은 텅스텐 금속층을 예컨대, H2O2 식각 세정제로 식각함으로써, 텅스텐 금속층이 일정한 깊이의 오목부를 갖도록 하는 단계로 형성될 수 있다.
메움층은 비아를 채워서 비아로 인한 표면 굴곡 구조를 보상하기 때문에 비아에 비정질 실리콘 유전층을 형성하더라도 그 두께를 일정하게 유지할 수 있으며, 메움층에는 일정한 두께의 오목부가 형성되어 있기 때문에 비정질 실리콘 유전층은 예컨대, 티타늄계 금속으로 된 하부 장벽 금속층 및 상부 장벽 금속층과 접촉하여 티타늄 실리사이드를 쉽게 만들 수 있다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
도 1은 본 발명에 따른 안티퓨즈 제조 과정을 설명하기 위한 공정 흐름도이고, 도 2a~2g는 제조 공정에 따른 안티퓨즈의 단면도이다.
도 1을 참조하면, 본 발명에 따른 안티퓨즈 제조 방법은 크게 접속부 형성 단계(10), 유전체 도포 단계(20), 상부 장벽 금속층 도포 단계(30)로 이루어진다. 접속부 형성 단계(10)는 안티퓨즈를 통해 연결될 상부층과 하부층의 연결 구조를 형성하는 단계를 말하는데, 여기서 안티퓨즈를 통해 연결되는 상하부층은 예컨대, 불순물 확산층과 폴리실리콘층이거나 상부 금속층과 하부 금속층이다.
접속부 형성 단계(10)는 비아를 형성하는 단계(11), 하부 장벽 금속층을 도포하는 단계(13), 텅스텐을 도포하는 단계(15), 도포한 텅스텐을 평탄화하는 단계(17), 연마한 텅스텐을 식각하고 세정하여 메움층(도 2e의 '60')을 형성하는 단계(19)를 포함한다.
비아를 형성하는 단계(10)는 도 2a에 나타낸 것처럼, 하부층(50) 위에 형성된 절연층(52)을 부분적으로 식각하여 접속 비아(54)을 형성하는 단계이다. 앞에서 설명한 것처럼 하부층(50)은 금속층(예컨대, 알루미늄 금속층)이거나 불순물 확산층이며, 절연층(52)은 실리콘 산화물층이거나 ONO (Oxide-Nitride-Oxide) 유전체층 또는 BPSG (BoroPhosphoSilicate Glass) 층이거나 , PSG (PhosphoSilicate Glass) 층이다. 절연층(52)은 PECVD (Plasma Enhanced Chemical Vapor Deposition) , LPCVD (Low Pressure CDV), APCVD (Atmospheric Pressure CVD) 등의 방법으로 형성될 수 있다. 절연층(52)에 비아(54)을 형성하는 것은 절연층(52) 위에 감광막(photoresist, 도시하지 않음)을 도포한 다음, 비아 패턴이 형성된 포토 마스크(photo mask)를 이용하여 감광막을 노광, 현상하고, 비아를 형성할 부분의 감광막과 절연층을 부분적으로 제거(lift-off)하는 통상의 사진 식각 방법으로 할 수 있다.
도 2b를 참조하면, 비아(54)의 측벽과 바닥면 및 절연층(52)의 윗면을 덮도록 하부 장벽 금속층(56)을 도포한다. 하부 장벽 금속층(56)은 도 1의 단계(15)에서 도포되는 텅스텐 금속(58)이 하부층(50)과 직접 닿을 경우에 하부층(50)과 텅스텐 금속(58) 사이에 원하지 않은 화학적 반응이 일어나는 것을 방지하기 위한 것이다. 한편, 하부 장벽 금속층(56)은 이것과 직접 접촉하는 하부층(50)과의 접촉 저항을 낮추고 전기 전도성을 높이기 위한 안티퓨즈의 바닥 전극(bottom electrode) 역할을 하기도 한다. 이처럼, 화학적 확산 방지 역할과 전도층 역할을 동시에 하는 하부 장벽 금속층(56)으로 예컨대, 티타늄 화합물 계열의 금속(예컨대, TiTiN)을 사용한다.
하부 장벽 금속층(56)을 형성한 다음에는 도 2c에서 보는 것처럼 기판 또는 웨이퍼 전체에 텅스텐 금속막(58)을 도포한다(도 1의 단계 '15'). 텅스텐 금속은 공정 시간이 짧고, 비아를 채우는 효율이 높으며 알루미늄과 비교할 때 저항 차이가 크지 않으며 금속 합금 형성이 잘 되어 금속간 접속(interconnection)이 쉽다는 장점이 있다. 그러나, 본 발명에서 금속막(58)이 반드시 텅스텐으로만 한정되지 않고 이와 동등한 역할을 하는 다른 금속을 사용할 수 있다는 점은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 쉽게 이해할 것이다.
그 다음, 도 2d와 같이 비아(54)에만 텅스텐 금속층(59)이 남도록 평탄화 공정을 한다(도 1의 단계 '17'). 텅스텐의 평탄화는 예컨대, 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정으로 할 수 있다.
평탄화되어 비아(54)에만 남게 된 텅스텐 금속층(59)에 대해 식각 및 세정 공정(도 1의 단계 '19')을 진행하여 도 2e에서 길이 'D'로 표현한 것처럼 일정한 깊 이의 오목부(61, recess)를 형성한다. 오목부(61)는 예컨대, H2O2 식각 세정제를 사용하거나, 반응성 이온 식각법 또는 이방성 플라즈마 식각법을 이용하여 텅스텐 금속층(59)을 부분적으로 식각하여 형성될 수 있다. 이처럼 오목부(61)가 있는 텅스텐 금속층은 비아(54)을 부분적으로 채워서 메우는 작용을 하므로, 이것을 '메움층(filling layer)'이라고 하고, 도 2e에 도면 부호 '60'로 나타낸다. 오목부(61)의 크기는 예컨대, 500~5,000Å의 범위로 한다. 오목부(61)의 크기는 비정질 실리콘의 스텝 커버리지(step coverage)를 결정하는 요소인데, 이것이 5,000Å 이상이 되면 비정질 실리콘의 양호한 스텝 커버리지를 얻기 어렵다.
다음으로, 도 2f를 참조하면, 메움층(60)이 형성된 기판 표면에 유전층(62)을 도포한다. 유전층(62)은 오목부(61)의 바닥면(즉, 메움층(60)의 윗면)과 오목부(61)의 측벽 및 절연층(52)의 윗면을 덮도록 도포되며, 예컨대, 비정질 실리콘층이거나 비정질 실리콘 수화물(hydrogenous amorphous silicon)층이다. 비정질 실리콘 유전층(62)은 PECVD 또는 LPCVD로 도포할 수 있다. 비정질 실리콘 유전층(62)의 두께는 예컨대, 400~1,000Å이다.
도 2g를 참조하면, 비정질 실리콘 유전체층(62) 위에 상부 장벽 금속층(64)을 도포한다. 상부 장벽 금속층(64)은 하부 장벽 금속층(56)과 마찬가지로 화학적 확산 방지 역할과 전도층 역할을 모두 하는 장벽 금속층으로서 티타늄 화합물 계열의 금속(예컨대, TiTiN)으로 형성할 수 있다. 상부 장벽 금속층(64)은 예컨대, 스퍼터링(sputtering)에 의해 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상부 장벽 금속층(64)은 티타늄층, 알루미늄층, 티타늄 화합물층이 적층된 구조로 형성될 수도 있다.
상부 장벽 금속층(64) 위에는 안티퓨즈를 프로그램하였을 때 하부층(50)과 전기적으로 연결될 상부층(도시 하지 않음, 예컨대 알루미늄 금속층 또는 폴리실리콘층)이 도포된다.
도 2g에서 보는 것처럼, 본 발명에 따른 안티퓨즈는 비아(54)의 내벽에 접촉하도록 형성된 하부 장벽 금속층(56), 오목부(61)가 있는 메움층(60), 비정질 실리콘 유전층(62) 및 상부 장벽 금속층(64)을 포함하도록 구성되어 있다. 여기서, 텅스텐 금속으로 된 메움층(60)은 비아(54)을 모두 채우는 것이 아니라 일정한 깊이(D)의 오목부(61)를 남겨 두고 비아(54)을 채우기 때문에, 비정질 실리콘 유전층(62)은 하부 장벽 금속층(56)과 비아(54) 외부에서는 물론 비아 내부에서도 서로 접촉한다. 또한, 비정질 실리콘 유전층(62)은 그 윗면이 상부 장벽 금속층(64)과 접촉한다. 따라서, 본 발명의 안티퓨즈를 프로그램하기 위하여 프로그램 전압을 안티퓨즈에 인가하고자 할 때 비정질 실리콘 유전층(62)과 직접 닿아 있는 상하부 장벽 금속층(56, 64)에 티타늄 실리사이드를 형성하는 것이 쉽다. 또한, 텅스텐 금속으로 된 메움층(60)이 비아(54) 내부에 형성되어 있기 때문에, 비정질 실리콘 유전층(62)은 깊이가 깊은 비아의 내벽을 따라 도포되지 않고, 깊이가 낮은 오목부(61)를 따라 도포되기 때문에 비정질 실리콘 유전층(62)이 균일한 두께로 도포되도록 할 수 있다.
본 발명에 따르면, 비아로 인한 표면 단차를 보상함으로써, 안티퓨즈의 프로그램 특성을 구현하는 비정질 실리콘 유전층의 두께를 균일하게 도포할 수 있고, 프로그램 전압 분포를 좁게 유지하는 것이 가능하며, 따라서 프로그램 가능한 반도체 소자의 신뢰성과 수율을 높일 수 있다.

Claims (10)

  1. 하부층과 상부층 사이에 연결되는 안티퓨즈로서,
    상기 하부층 위에 도포되어 있는 절연층에 형성된 비아와,
    상기 비아의 내벽 및 상기 절연층의 윗면과 접촉하는 하부 장벽 금속층과,
    상기 하부 장벽 금속층과 접촉하며, 비아를 채우는 메움층과,
    상기 메움층의 윗면 및 상기 하부 장벽 금속층의 일부분과 접촉하는 비정질 실리콘 유전층과,
    상기 비정질 실리콘 유전층 위에 형성된 상부 장벽 금속층을 포함하며,
    상기 메움층은 일정한 깊이의 오목부가 상기 비아 윗부분에 형성되어 있는 금속층으로 되어 있는 것을 특징으로 하는 안티퓨즈.
  2. 제1항에서,
    상기 메움층의 금속은 텅스텐인 것을 특징으로 하는 안티퓨즈.
  3. 제1항에서,
    상기 하부 장벽 금속층과 상부 장벽 금속층은 티타늄 화합물 계열의 금속인 것을 특징으로 하는 안티퓨즈.
  4. 제1항에서,
    상기 하부 장벽 금속층은 티타늄계 금속이고, 상기 상부 장벽 금속층은 티타늄층, 알루미늄층, 티타늄 화합물층이 적층된 구조로 된 것을 특징으로 하는 안티퓨즈.
  5. 제1항에서,
    상기 상부층과 하부층에 프로그램 전압이 인가되면 상기 비정질 실리콘 유전층은 파괴 상태가 되어 상부층과 하부층이 전기적으로 연결되는 것을 특징으로 하는 안티퓨즈.
  6. 하부층과 상부층 사이에 연결되는 안티퓨즈를 제조하는 방법으로서,
    상기 하부층 위에 도포되어 있는 절연층에 비아를 형성하는 단계와,
    상기 비아의 내벽 및 상기 절연층의 윗면과 접촉하도록 하부 장벽 금속층을 형성하는 단계와,
    상기 하부 장벽 금속층과 접촉하며, 비아를 채우도록 메움층을 형성하는 단계와,
    상기 메움층의 윗면 및 상기 하부 장벽 금속층의 일부분과 접촉하도록 비정질 실리콘 유전층을 형성하는 단계와,
    상기 비정질 실리콘 유전층 위에 상부 장벽 금속층을 형성하는 단계를 포함하는 안티퓨즈 제조 방법.
  7. 제6항에서,
    상기 메움층을 형성하는 단계는,
    상기 비아를 채우고 하부 장벽 금속층을 덮도록 텅스텐 금속막을 도포하는 단계와,
    상기 비아 내부에만 남도록 텅스텐 금속막을 평탄화는 단계와,
    평탄화되어 비아 내부에만 남은 텅스텐 금속막을 일정한 깊이로 식각하여 오목부가 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 안티퓨즈 제조 방법.
  8. 제7항에서,
    상기 오목부를 형성하는 단계는 H2O2 식각 세정제를 사용하여 텅스텐 금속막을 식각하는 것을 특징으로 하는 안티퓨즈 제조 방법.
  9. 제6항에서,
    상기 비정질 실리콘 유전층은 화학기상증착법에 의해 도포되는 것을 특징으로 하는 안티퓨즈 제조 방법.
  10. 제6항에서,
    상기 하부 장벽 금속층과 상부 장벽 금속층은 티타늄 화합물 계열의 금속인 것을 특징으로 하는 안티퓨즈 제조 방법.
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