KR100314411B1 - Cmp공정을사용하는반도체장치의제조방법 - Google Patents

Cmp공정을사용하는반도체장치의제조방법 Download PDF

Info

Publication number
KR100314411B1
KR100314411B1 KR1019980012964A KR19980012964A KR100314411B1 KR 100314411 B1 KR100314411 B1 KR 100314411B1 KR 1019980012964 A KR1019980012964 A KR 1019980012964A KR 19980012964 A KR19980012964 A KR 19980012964A KR 100314411 B1 KR100314411 B1 KR 100314411B1
Authority
KR
South Korea
Prior art keywords
layer
protective layer
gap
protective
interlayer insulating
Prior art date
Application number
KR1019980012964A
Other languages
English (en)
Other versions
KR19980081322A (ko
Inventor
존 마크 드라이난
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980081322A publication Critical patent/KR19980081322A/ko
Application granted granted Critical
Publication of KR100314411B1 publication Critical patent/KR100314411B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 CMP 공정에 의해 발생된 연마 잔유물의 영향을 제거하는 반도체 장치의 제조방법을 제공한다. 홀을 갖는 제 1 층을 준비하고, 여기서 제 1 층은 반도체 기판의 표면 상에 직접 형성할 수도 있고 또는 하나 이상의 층을 통하여 반도체 기판의 표면 위쪽에 형성할 수도 있다. 그 다음에, 홀을 피복하도록 제 2 층을 형성한다. 홀이 제 2 층으로 충전되지 않아서 제 2 층 상에 갭이 형성된다. 제 2 층상에 보호층을 형성하여 갭을 보호층으로 충전한다. 제 1 층이 노출될 때까지 CMP 공정에 의해 보호층과 제 2 층을 제거함으로서, 홀내에 보호층과 제 2 층을 선택적으로 남긴다. 홀내에 남겨진 제 2 층은 플러그로서 작용한다. 제 2 층상에 제 3 층을 형성하여 플러그를 피복한다. 갭내에 남겨진 보호층을 선택적으로 제거하는 단계는 CMP 공정 이전에 부가적으로 제공되는 것이 바람직하다.

Description

CMP 공정을 사용하는 반도체 장치의 제조방법 {FABRICATION METHOD OF SEMICONDUCTOR DEVICE USING CMP PROCESS}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로는 표면 평탄화를 위하여 화학적 기계연마 (CMP; Chemical Mechanical Polishing) 공정을 사용하는 반도체 장치의 제조방법에 관한 것이다.
최근, LSI (Large-Scale Integrated) 회로에 있어서의 다층배선 혹은 상호접속 구조물을 형성하는데 표면 평탄화 기술이 매우 중요하게 되어 있다.
다층배선 구조물에 있어서, 상이한 레벨의 배선층들 간의 전기적인 상호접속은, 배선층들 간에 개재 (intervening) 하는 층간 절연층의 콘택홀 내에 형성되는 도전 플러그들을 사용하여 달성된다. 도전 플러그들은 통상적으로 텅스텐 (W) 과 같은 금속으로 이루어진다.
종래에는, 금속 도전 플러그들을 통상적으로 다음의 방법으로 형성한다.
먼저, 층간 절연층내에 콘택홀들을 형성하여 층간 절연층을 관통시킨다. 그 다음에, 우수한 갭 충전 특성을 갖는 화학기상증착 (CVD) 공정으로 층간 절연층상에 금속재를 증착한다. 이러한 공정 동안 금속재는 층간 절연층의 표면 뿐만 아니라 콘택홀들의 저면과 측벽들에도 증착된다.
이어서, 층간 절연층의 표면상에 증착된 금속재를 층간 절연층의 표면이 노출될 때까지 CMP 공정으로 연마하여, 층간 절연층의 표면상에 증착된 금속재를 제거하고 콘택홀들 내에 증착된 금속재는 남긴다. 따라서, 층간 절연층의 표면이 노출되고 동시에 평탄화되어, 금속재가 콘택홀들을 충전한다. 콘택홀 내의 잔유 금속재는 도전 플러그로서 작용한다.
도전 플러그의 최상부를 포함하는 층간 절연층의 표면이 평탄화되기 때문에, 다음 배선층용 금속층이 평면상에 형성될 수 있다는 장점이 있다.
CMP 공정은 다음과 같은 장점을 갖는다. 첫째, 포토리소그래피에 있어서의 초점심도 (depth of focus) 에 대한 특정 마진을 확보하기 위해 필요한 칩레벨의 평탄성을 실현할 수 있다. 둘째, 제조 수율 및 신뢰성을 향상시킬 수 있는데, 그 이유는 필요한 금속 플러그들을 확실하게 형성하고 개방회로(open circuit)의 가능성을 감소시키기 때문이다.
따라서, CMP 공정은 표면 단차 (즉, 언덕과 계곡) 의 평탄화 및 트렌치 격리 구조물, 트렌치 커패시터, 콘택플러그 및 다마신 (damascene) 배선 구조물의 형성에도 적용할 수 있다.
CMP 공정에서는, 통상적으로, 회전하는 캐리어 상에 반도체 웨이퍼 혹은 기판을 지지하고 회전하는 테이블 위쪽에 연마패드 (polishing pad) 를 부착한다. 그리고 웨이퍼 상 혹은 위쪽의 목표층 (target layer) 의 표면과 패드를 접촉시키면서 연마재로서 슬러리를 목표층과 연마패드의 접촉영역에 공급한다. 슬러리는 통상적으로 콜로이드 실리카 혹은 알루미나 입자들이 분산되어 있는 강알칼리 혹은 강산 용액으로 이루어진다. 목표층의 표면은 강알칼리 혹은 강산에 의해 화학적으로 연마되고 동시에 실리카 혹은 알루미나 입자들에 의해 기계적으로 연마된다.
도 1 은 다층배선 구조물을 갖는 반도체 장치의 부분 단면도이다.
도 1 에 도시된 바와 같이, 반도체 장치 (1440) 는, 반도체 (예를 들어, 단결정 실리콘) 기판 (1400); 기판 (1400) 의 표면상에 형성되어 있는 제 1 층간 절연층 (1422); 제 1 층간 절연층 (1422) 상에 형성되어 있는 제 1 레벨 배선층 (1401); 제 1 레벨 배선층 (1401) 상에 형성되어 있는 제 2 층간 절연층 (1402); 제 2 층간 절연층 (1402) 상에 형성되어 있는 제 2 레벨 배선층 (1407); 및 제 2레벨 배선층 (1407) 상에 형성되어 있는 제 3 층간 절연층 (1432) 을 구비한다.
설명의 간략화를 위해 제 3 층간 절연층 (1432) 상에 위치되는 제 3 레벨 배선층 혹은 그 이상을 포함하는 층 구조물은 생략되어 있다.
기판 (1400) 은 그것의 표면영역 내에 확산영역 (1400a) 을 갖는다.
제 1 및 제 2 레벨 배선층 (1401 및 1407) 은 특정한 배선 패턴을 갖는다.
제 1 층간 절연층 (1422) 은 금속배리어층 (1424) 과 금속 플러그 (1425a) 로 충전되어 있는 콘택홀 (1423) 을 갖는다. 배리어층 (1424) 은 콘택홀 (1423) 의 저면 및 측벽들을 피복한다. 금속 플러그 (1425a) 는 배리어층 (1424) 상에 위치한다. 확산영역 (1400a) 과 제 1 배선층 (1401) 은 금속 플러그 (1425a) 와 배리어층 (1421)을 통하여 서로 전기적으로 접속되어 있다.
유사하게, 제 2 층간 절연층 (1402) 은 금속배리어층 (1404) 과 금속 플러그 (1405a) 로 충전되어 있는 콘택홀 (1403) 을 갖는다. 배리어층 (1404) 은 콘택홀 (1403) 의 저면 및 측벽들을 피복한다. 금속 플러그 (1405a) 는 배리어층 (1404) 상에 위치한다. 제 1 배선층 (1401) 과 제 2 배선층 (1407) 은 금속 플러그 (1405a) 와 배리어층 (1404) 을 통하여 서로 전기적으로 접속되어 있다.
도 1 에 도시된 반도체 장치 (1440) 에 있어서, 배리어층 (1404) 과 금속 플러그 (1405a) 는 예를 들어, 다음과 같은 방법으로 제 2 층간 절연층 (1402) 의 콘택홀 (1403) 내에 형성된다.
도 2a 에 도시된 바와 같이, 제 2 층간 절연층 (1402) 을 제 1 레벨 배선층 (1401) 상에 형성한 후, 공지된 공정에 의해 제 2 층간 절연층 (1402) 내에 콘택홀(1403) 을 형성한다. 그 다음에, 제 2 층간 절연층 (1402) 상에 배리어층 (1404) 을 형성하여 공지된 공정에 의해 콘택홀 (1403) 을 피복한다. 배리어층 (1404) 은 제 2 층간 절연층 (1402) 의 표면 뿐만 아니라 콘택홀 (1403) 의 저면 및 측벽들도 피복한다.
이어서, 배리어층 (1404) 상에 통상적으로 텅스텐으로 이루어지는 금속층 (1405) 을 CVD 공정에 의해 형성한다. 이러한 공정에서, 도 2a 에 분명하게 도시된 바와 같이, 금속층 (1405) 의 표면은 매우 거칠게 되는데, 그 이유는 금속층 (1405) 이 결정성장방향에 따라 상이한 성장속도를 갖기 때문이다. 결과적으로, 콘택홀 (1403) 은 금속층 (1405) 으로 완전하게 충전되지 않고, 콘택홀 (1403) 에 보이드 (void) 라 불리는 좁은 갭 (1403a) 이 형성된다.
다음으로, 제 2 층간 절연층 (1402) 의 표면이 노출될 때까지 CMP 공정으로 금속층 (1405) 및 배리어층 (1404) 을 제거하여, 콘택홀 (1403) 내에 콘택 플러그 (1405a) 를 형성한다. 이러한 CMP 공정 동안, 갭 즉, 보이드 (1403a) 가 콘택 플러그 (1405a) 내에 남겨진다. 도 2b 에 도시된 바와 같이, 갭 즉, 보이드 (1403a) 의 꼭대기가 연마 작용에 의해 개방되어 있기 때문에, 갭 (1403a) 은 연마 잔유물 (1406) 로 완전히 충전된다.
갭 (1403a) 내에 충전되어 있는 연마 잔유물 (1406) 은 다음의 세정 공정에 의해 제거될 수 없다. 이에 따라, 세정 공정 이후에도 갭 (1403a) 내에 연마 잔유물 (1406) 이 남는다.
또한, 공지된 공정에 의해 제 2 층간 절연층 (1402) 이 노출되고 평탄화된표면상에 제 2 레벨 배선층 (1407) 을 형성한다. 따라서, 도 2c 에 도시된 바와 같이, 연마 잔유물 (1406) 이 갭 (1403a) 내에 완전히 갇힌다.
갭 (1403a) 내의 연마 잔유물 (1406) 은 기판 (1400) 상의 전자 소자들에 대한 오염원 (contamination source) 로서 작용하여, 소자들의 성능 및 특성을 저하시킨다는 것이 알려져 있다.
예를 들어, 콘택 플러그 (1405a) 와 제 2 레벨 배선층 (1407) 간의 접촉면적이 감소하여 그들 사이의 접촉저항이 증가된다. 이것에 의해 접촉 불량 및/또는 비정상 동작이 발생한다. 또한, 다음의 공정 동안 갭 (1403a) 내에 갇힌 연마 잔유물 (1406) 이 배출되면, 이 잔유물이 다른 소자, 층, 또는 기판에 대해 악영향을 준다.
본 발명은 CMP 공정에 의해 발생된 연마 잔유물의 영향을 제거하는 반도체 장치의 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 반도체 장치의 신뢰성을 향상시키는 반도체 장치의 제조방법을 제공하는 것이다.
구체적으로 설명되지 않은 다른 목적들과 더불어 상술된 목적은 다음의 설명으로부터 당 분야의 당업자들에게 분명하게 된다.
본 발명의 제 1 양태에 따른, 반도체 장치의 제조방법은,
(a) 홀을 갖는 제 1 층을 준비하는 단계로서, 제 1 층은 반도체 기판의 표면 상에 직접 형성되거나 또는 하나 이상의 층을 통하여 반도체 기판 위쪽에 형성될수도 있는 단계;
(b) 홀을 피복하도록 제 2 층을 형성하는 단계로서, 홀이 제 2 층으로 충전되지 않음으로서 제 2 층상에 갭을 형성하는 단계;
(c) 제 2 층상에 보호층을 형성하여 보호층으로 갭을 충전하는 단계;
(d) 제 1 층이 노출될 때까지 보호층 및 제 2 층을 CMP 공정에 의해 제거하여, 홀 내에 보호층 및 제 2 층을 선택적으로 남기는 단계로서, 홀 내에 남겨진 제 2 층이 플러그로서 작용하는, 단계;
(e) 플러그를 피복하도록 제 2 층상에 제 3 층을 형성하는 단계를 구비한다.
본 발명의 제 1 양태에 따른 반도체 장치의 제조방법에 있어서, 제 2 층상에 보호층을 형성하여 제 2 층상의 갭을 보호층으로 충전한다. 그 다음에, 제 1 층이 노출될 때까지 보호층 및 제 2 층을 CMP 공정에 의해 제거하여, 홀내에 보호층 및 제 2 층을 선택적으로 남긴다.
따라서, 보호층으로 갭이 충전된 후 CMP 공정이 수행되고, 그러므로 CMP 공정에 의해 발생되는 연마 잔유물은 CMP 공정 동안 갭 내부로 들어가지 않는다. 그 결과, 연마 잔유물의 영향이 제거된다. 이것은 반도체 장치의 신뢰성이 향상되는 것을 의미한다.
제 1 양태에 따른 제조방법의 바람직한 실시예에서는, 갭 내에 남겨진 보호층을 선택적으로 제거하는 (f) 단계가 (d) 단계와 (e) 단계 사이에 부가된다.
이 경우, 갭 내에 남겨진 보호층의 영향이 제거되는 부가적인 장점이 있다.
만일 갭 내에 남겨진 보호층이 낮은 녹는점을 갖는다면, 보호층이 녹거나 또는 기화될 수도 있고, 또는 다음의 공정 혹은 공정들 동안 어떤 기체를 발생시킬 수도 있으며, 이것이 제 3 층에 악영향을 준다. 이러한 악영향은 (f) 단계를 부가함으로서 회피될 수 있다.
제 1 양태에 따른 제조방법의 다른 바람직한 실시예에서는, 보호층은 갭을 충전할 수 있는 금속 혹은 그것의 화합물로 만들어진다.
이 경우, 제 2 층이 금속으로 만들어지면 제 3 층과 플러그 사이의 접촉저항이 감소되는 부가적이 장점이 있다.
보호층은 알루미늄 (Al), 구리 (Cu), 티타늄 (Ti), 질화 티타늄 (TiN), 텅스텐화 티타늄 (TiW), 탄탈륨 (Ta), 질화 탄탈륨 (TaN), 텅스텐화 탄탈륨 (TaW), 규화 텅스텐 (WSi), 또는 규화 티타늄 (TiSi) 으로 만들어지는 것이 바람직하다. 이들 금속들은 갭을 충전시키는 우수한 충전성을 갖는다.
제 1 양태에 따른 제조방법의 또 다른 바람직한 실시예에서, 보호층은 SOG 기술에서 사용되는 SOG 재료 및 리소그래피 기술에서 사용되는 레지스트 재료와 같은 도포할 수 있는 재료로 만들어진다. 그 이유는 도포할 수 있는 이들 재료가 갭을 충전시키는 우수한 충전성을 가지기 때문이다.
이 경우, 보호층을 형성하는 공정이 단순화되는 부가적이 장점이 있다.
제 1 양태에 따른 제조방법의 또 다른 바람직한 실시예에서, 제 1 층은 전기 절연재로 이루어지고, 제 2 층은 금속재로 이루어지고, 제 3 층은 전기 절연재로 이루어진다.
이 경우, 다층배선 구조물을 실현하는 부가적인 장점이 있다.
본 발명의 제 2 양태에 따른 반도체 장치의 다른 제조방법은,
(a) 홀을 갖는 제 1 층을 준비하는 단계로서, 제 1 층은 반도체 기판 자체로 형성되거나 또는 반도체 기판의 표면상에 직접 형성되거나 또는 하나 이상의 층을 통하여 반도체 기판 위쪽에 형성될 수도 있는, 단계;
(b) 홀을 피복하도록 제 2 층을 형성하는 단계로서, 홀이 제 2 층으로 충전되지 않음으로서 제 2 층 상에 갭을 형성하는 단계;
(c) 제 2 층 상에 보호층을 형성하여 보호층으로 갭을 충전하는 단계;
(d) 제 1 층이 노출될 때까지 보호층 및 제 2 층을 CMP 공정에 의해 제거하여, 홀 내에 보호층 및 제 2 층을 선택적으로 남기는 단계를 구비한다.
본 발명의 제 2 양태에 따른 반도체 장치의 제조방법에 있어서, 제 1 층의 홀을 피복하도록 제 2 층을 형성하고, 홀이 제 2 층으로 충전되지 않음으로서 제 2 층상에 갭이 형성된다. 제 2 층상에 보호층을 형성하여 갭을 보호층으로 충전한다. 그 다음에, 제 1 층이 노출될 때까지 CMP 공정에 의해 보호층 및 제 2 층을 제거함으로서 홀 내에 보호층 및 제 2 층을 선택적으로 남긴다.
따라서, 제 2 층 상의 갭을 보호층으로 충전한 후 CMP 공정을 수행하므로, CMP 공정에 의해 발생된 연마 잔유물이 CMP 공정 동안 갭 내부로 들어가지 않는다. 그 결과, 연마 잔유물의 영향이 제거되며, 이것은 반도체 장치의 신뢰성이 향상되는 것을 의미한다.
제 2 양태에 따른 제조방법의 바람직한 실시예에서, 제 1 층은 반도체 기판으로 형성되고, 제 2 층은 전기 절연재로 이루어지고, 보호층은 도전재로 이루어진다.
이 경우, 제 1 층 (즉, 기판) 및 갭 내에 남겨진 보호층은 한 쌍의 전극으로 작용하고, 제 2 층은 절연층으로 작용함으로서 트렌치 커패시터를 구성한다.
제 2 양태에 따른 제조방법의 바람직한 다른 실시예에서, 제 1 층은 반도체 기판으로 형성하고, 제 2 층은 전기 절연재로 이루어지고, 보호층도 전기 절연재로 이루어진다.
이 경우, 트렌치 격리 구조물이 획득된다.
제 2 양태에 따른 제조방법의 바람직한 또 다른 실시예에서, 제 1 층은 전기 절연재로 이루어지고, 제 2 층과 보호층 중의 하나 이상은 도전재로 이루어진다.
이 경우, 다마신 배선 구조물이 획득된다.
제 2 양태에 따른 제조방법의 바람직한 또 다른 실시예에서는, 갭 내에 남겨진 제 1 층 및 보호층을 제거하는 (e) 단계, 제 2 층을 피복하도록 전기적인 절연층으로 이루어진 제 3 층을 형성하는 (f) 단계 및 절연층을 피복하도록 도전층으로 이루어진 제 4 층을 형성하는 (g) 단계를 추가로 구비한다. 제 2 층은 도전재로 만들어진다.
이 경우, 제 2 및 제 4 층은 한 쌍의 전극으로 기능하고, 제 3 층은 절연층으로 작용함으로서, 커패시터를 구성한다.
보호층으로서는, 갭을 충전시키는 우수한 충전성을 가지면 어떤 전기적인 절연재 또는 도전재도 사용될 수 있다. 예를 들어, 그러한 전기 절연재 또는 도전재는 제 1 양태에 따른 상술된 제조방법에 나열되어 있다.
도 1 은 종래의 방법으로 제조된 반도체 장치의 부분 단면도.
도 2a 내지 도 2c 는 종래 방법의 공정 단계들을 각각 도시하는 부분 단면도.
도 3 은 본 발명의 제 1 실시예에 따른 방법에 의해 제조된 반도체 장치의 부분 단면도.
도 4a 내지 도 4f 는 본 발명의 제 1 실시예에 따른 방법의 공정 단계들을 각각 도시하는 부분 단면도.
도 5 는 본 발명의 제 2 실시예에 따른 방법에 의해 제조된 반도체 장치의 부분 단면도.
도 6a 내지 도 6c 는 본 발명의 제 2 실시예에 따른 방법의 공정 단계들을 각각 도시하는 부분 단면도.
도 7a 내지 도 7e 는 본 발명의 제 3 실시예에 따른 방법의 공정 단계들을 각각 도시하는 부분 단면도.
도 8a 내지 도 8e 는 본 발명의 제 4 실시예에 따른 방법의 공정 단계들을 각각 도시하는 부분 단면도.
도 9a 내지 도 9c 는 본 발명의 제 5 실시예에 따른 방법의 공정 단계들을 각각 도시하는 부분 단면도.
도 10a 내지 도 10d 는 본 발명의 제 6 실시예에 따른 방법의 공정 단계들을 각각 도시하는 부분 단면도.
도 11a 내지 도 11b 는 본 발명의 제 7 실시예에 따른 방법의 공정 단계들을 각각 도시하는 부분 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 100a : 확산영역
101 : 제 1 층간 절연층 102 : 제 1 레벨 배선층
103 : 제 2 층간 절연층 104, 124: 콘택홀
104a : 갭 105, 125 : 금속 배리어층
106 : 텅스텐층 106a : 콘택 플러그
108 : 제 2 레벨 배선층 126a : 금속 플러그
132 : 제 3 층간 절연층 140 : 반도체 장치
본 발명의 바람직한 실시예들을 도면을 참조하여 상세하게 설명한다.
제 1 실시예
도 3 은 제 1 실시예에 따른 방법으로 제조된 다층배선구조를 갖는 반도체 장치를 도시하고 있다.
도 3 에 도시된 바와 같이, 반도체 장치 (140) 는, 반도체 기판 (100); 기판 (100) 의 표면상에 형성되어 있는 제 1 층간 절연층 (101); 제 1 층간 절연층 (101) 상에 형성되어 있는 제 1 레벨 배선층 (102); 제 1 레벨 배선층 (102) 상에 형성되어 있는 제 2 층간 절연층 (103); 제 2 층간 절연층 (103) 상에 형성되어 있는 제 2 레벨 배선층 (108); 및 제 2 레벨 배선층 (108) 상에 형성되어 있는 제 3 층간 절연층 (132) 을 구비한다.
제 3 층간 절연층 (132) 위쪽에 위치되는 제 3 레벨 또는 그 이상의 배선층들을 포함하는 층 구조물은 여기서 간략화를 위해 생략된다.
기판 (100) 은 그것의 표면영역 내에 확산영역 (100a) 을 갖는다. 확산영역 (100a) 은 MOSFET (금속 산화물 반도체 전계효과 트랜지스터) 와 같은 반도체 소자의 일부로서 사용된다.
제 1 층간 절연층 (101) 은 금속 배리어층 (125) 및 금속 플러그 (126a) 로 충전된 콘택홀 (124) 을 갖는다. 배리어층 (125) 은 콘택홀 (124) 의 저면과 측벽들을 피복한다. 금속 플러그 (126) 는 배리어층 (125) 상에 위치된다. 확산영역 (100a) 과 제 1 배선층 (102) 은 금속 플러그 (126a) 및 배리어층 (125)을 통하여 서로 전기적으로 접속되어 있다.
유사하게, 제 2 층간 절연층 (103) 은 금속 배리어층 (105) 및 금속 플러그 (106a) 로 충전된 콘택홀 (104) 을 갖는다. 배리어층 (105) 은 콘택홀 (104) 의 저면과 측벽들을 피복한다. 금속 플러그 (106a) 는 배리어층 (105) 상에 위치된다. 제 1 배선층 (102) 과 제 2 배선층 (108) 은 금속 플러그 (106a) 및 배리어층 (105) 을 통하여 서로 전기적으로 접속되어 있다.
여기서, 금속 배리어층 (105 와 125) 은 본래 티타늄으로 이루어진다. 금속 플러그 (106a, 126a) 는 텅스텐으로 이루어진다.
실리콘 기판 또는 실리콘 배선층에 대한 콘택홀의 경우에, 배리어층은 W 플러그 근방에 TiN 및 기판 또는 실리콘 배선층 근방에 TiSi 를 갖는 Ti 로 이루어질 수도 있다. 실리콘 이외의 배선층에 대한 콘택홀의 경우에, 배리어층은 W 플러그 근방에 TiN 을 갖는 Ti 로 이루어질 수도 있고, 또는 완전히 TiN 일 수도 있다.
도 3 에 도시된 반도체 장치 (140) 에 있어서, 배리어층 (105) 과 금속 플러그 (106a) 는 다음의 방법으로 제 2 층간 절연층 (103) 의 콘택홀 (104) 내에 형성된다.
도 4a 에 도시된 바와 같이, 제 1 레벨 배선층 (102) 상에 제 2 층간 절연층 (103) 을 형성한 후, 공지된 공정으로 제 2 층간 절연층 (103) 내에 콘택홀 (104) 을 형성한다.
그 다음으로, 도 4b 에 도시된 바와 같이, CVD 공정에 의해 콘택홀 (104) 을 피복하도록 제 2 층간 절연층 (103) 상에 배리어층 (105) 을 형성한다. 배리어층 (105) 은 제 2 층간 절연층 (103) 의 표면 뿐만 아니라 콘택홀 (104) 의 저면과 측벽들도 피복한다.
이어서, 도 4b 에 도시된 바와 같이, CVD 공정에 의해 텅스텐층 (106) 을 배리어층 (105) 상에 형성한다. 이러한 공정에서, 텅스텐층 (106) 의 표면이 매우 거칠어지는데, 그 이유는 텅스텐층 (106) 은 결정성장 방향에 따라 상이한 성장 속도를 갖기 때문이다. 결과적으로, 텅스텐층 (106) 으로 콘택홀 (104) 이 완전히 충전되지 않아서, 콘택홀 (104) 에 좁은 갭 (104a) 이 생긴다. 달리 말하자면, 갭을 매립 또는 충전시키는 텅스텐층 (106) 의 불량한 충전성에 의해 갭 (104a) 이 형성된다.
이러한 단계 다음에, 도 2a 내지 도 2c 에 도시된 종래의 방법과는 다르게, 평평한 표면을 갖는 보호층 (107) 을 텅스텐층 (106) 상에 형성하여 갭 (104a) 을 충전한다.
만일 평평한 표면을 가지고 갭 (104a) 을 충전할 수 있다면, 공지된 스핀 온 글래스 (SOG; Spin-On Glass) 기술에 사용되는 어떤 재료 (여기서, "SOG 재료" 로 지칭) 도 보호층 (107) 용으로 사용될 수 있다.
통상적으로, SOG 재료는 우수한 유동성을 갖는다. 그러므로, 그들은 텅스텐층 (106) 의 거친 표면상에 쉽게 도포되어 평평한 표면을 갖는 층을 형성하고 좁은 갭 (104a) 을 충전할 수 있다. SOG 재료로 형성되는 도포층은 열처리를 통하여 완전히 경화된 후 단단한 층 (hard layer) 으로 되는 성질을 갖는다.
SOG 재료의 통상적인 예는 완전히 경화된 후 실리콘 이산화물 (SiO2) 같은 성질을 나타내는 실리케이트 베이스 (silicate-based) 및 실록산 베이스 (siloxane-based) 이다.
이어서, 제 2 층간 절연층 (103) 이 층들 (106, 107) 로부터 노출될 때 까지 CMP 공정에 의해 보호층 (107) 및 텅스텐층 (106) 을 제거함으로서, 도 4d 에 도시된 바와 같이, 콘택홀 (104) 내에 콘택플러그 (106a) 를 형성한다.
보호층 (107) 을 형성하는 이전 단계에서 보호층 (107) 으로 갭 (104a) 을 충전했기 때문에, 이러한 CMP 공정 동안 어떤 연마 잔유물도 갭 (104a) 내부에 매립되지 않는다.
그 다음으로, 플루오르화 수소 (HF) 계 에칭용액을 사용하는 습식 에칭공정 또는 적절한 에칭기체를 사용하는 건식 에칭공정에 의해 갭 (104a) 내에 남은 보호층 (107) 을 제거한다. 이러한 단계의 상태가 도 4e 에 도시되어 있다.
또한, 도 4f 에 도시된 바와 같이, 주지의 공정에 의해 제 2 층간 절연층 (103) 의 노출되고 평탄화된 표면상에 제 2 레벨 배선층 (108) 을 형성한다. 이러한 상태에서, 속이 빈 갭 (104a) 내에는 대기 (atmospheric air) 가 갇힌다.
따라서, 제 1 실시예에 따른 제조방법에 있어서, 제 2 레벨 배선층 (108) 은 어떤 연마 잔유물도 남기지 않고 텅스텐 플러그 (106a) 및 배리어층 (105) 을 통하여 제 1 레벨 배선층 (102) 에 전기적으로 접속되어 있다. 결과적으로, 기판 (100) 상의 전자소자에 대해 어떠한 오염원도 존재하지 않으므로, 장치의 성능 및특성의 저하를 방지한다.
배리어층 (125) 및 금속 플러그 (126a) 는 배리어층 (105) 및 금속 플러그 (106a) 에서와 동일한 방법으로 제 1 층간 절연층 (101) 의 콘택홀 (124) 내에 형성된다.
제 2 실시예
도 5 는 제 2 실시예에 따른 방법으로 제조된 다층배선구조를 갖는 반도체 장치 (150) 를 도시하고 있다.
제 2 실시예에 따른 방법으로 제조된 본 반도체 장치 (150) 는, 텅스텐 플러그들 (106a, 126a) 내의 갭들 (104a, 124a) 이 티타늄층들 (109, 129) 로 각각 충전되는 것을 제외하고는 제 1 실시예에 따른 방법으로 제조된 반도체 장치 (140) 와 동일한 구성을 갖는다. 따라서, 도 5에서 동일하거나 또는 대응하는 구성요소들에 동일한 참조번호를 부여함으로서 동일한 구성에 관련한 설명은 여기서 생략한다.
반도체 장치 (150) 에서, 배리어층 (105) 및 금속 플러그 (106a) 는 다음의 방법으로 제 2 층간 절연층 (103) 의 콘택홀 (104) 내에 형성된다.
도 6a 에 도시된 바와 같이, CVD 공정으로 배리어층 (105) 상에 텅스텐층 (106) 을 형성한 후, 평탄한 표면을 갖는 보호층 (109) 을 텅스텐층 (106) 상에 부가적으로 형성하여 갭 (104a) 을 충전한다. 여기서 보호층 (109) 은 티타늄 (Ti) 층이다. 티타늄층 (109) 은 갭 (104a)을 매립 또는 충전시키는 우수한 충전성을 갖기 때문에, 좁은 갭 (104a) 은 티타늄층 (109) 으로 완전히 충전된다.
이어서, 보호층으로 작용하는 티타늄층 (109) 및 텅스텐층 (106) 을 CMP 공정에 의해 제 2 층간 절연층 (103) 의 표면이 층들 (106, 109) 로부터 노출될 때까지 제거하여, 도 6b 에 도시된 바와 같이, 콘택홀 (104) 내에 콘택플러그 (106a) 를 형성한다.
보호층 (109) 을 형성하는 이전 단계에서 보호층 (109) 으로 갭 (104a) 이 충전되었기 때문에, 이러한 CMP 공정 동안 갭 (104a) 내부에 어떠한 연마 잔유물도 매립되지 않는다.
제 1 실시예와는 다르게, 갭 (104a) 내에 남겨진 보호층 (109) 이 제거되지 않는다. 그 다음에, 도 6c 에 도시된 바와 같이, 주지의 공정에 의해 제 2 층간 절연층 (103) 의 노출되고 평탄화된 표면상에 제 2 레벨 배선층 (108) 을 형성한다.
따라서, 제 2 레벨 배선층 (108) 은 어떤 연마 잔유물도 남기지 않고 텅스텐 플러그 (106a) 및 배리어층 (105) 을 통하여 제 1 레벨 배선층 (102) 에 전기적으로 접속된다. 결과적으로, 기판 (100) 상의 전자소자에 대한 어떤 오염원도 존재하지 않고 그러므로, 소자들의 성능 및 특성의 저하를 방지한다.
갭들 (104a, 124a) 이 도전 티타늄층들 (109, 129) 로 각각 충전되기 때문에, 제 1 실시예에서 보다 접촉 저항이 낮아지는 부가적인 장점이 있다.
배리어층 (125) 및 금속 플러그 (126a) 는 배리어층 (105) 및 금속 플러그 (106a) 에서와 동일한 방법으로 제 1 층간 절연층 (101) 의 콘택홀 (124) 내에 형성된다.
제 3 실시예
도 7a 내지 도 7e 는 제 3 실시예에 따라 트렌치 커패시터를 갖는 반도체 장치를 제조하는 방법을 도시하고 있다.
먼저, 도 7a 에 도시된 바와 같이, 반도체 기판 (201) 의 표면영역내에 트렌치 (202) 를 형성한다. 다음으로, CVD 공정에 의해 기판 (201) 의 표면상에 실리콘 이산화물층 (203) 을 형성한다. 도 7b 에 도시된 바와 같이, 실리콘 이산화물 (SiO2) 층은 기판 (201) 의 표면 뿐만 아니라 트렌치 (202) 의 저면과 측벽들도 피복한다. 그 결과, 트렌치 (202) 내의 층 (203) 상에 갭 (202a) 이 형성된다.
이어서, 도 7c 에 도시된 바와 같이, 보호층으로 작용하는 폴리실리콘층 (204) 을 CVD 공정에 의해 실리콘 이산화물층 (203) 상에 형성한다.
그 다음에, 기판 (201) 의 표면이 층들 (203, 204) 로부터 노출될 때까지 CMP 공정에 의해 폴리실리콘층 (204) 및 실리콘 이산화물층 (203) 을 제거함으로서, 도 7d 에 도시된 바와 같이, 갭 (202a) 내에 트렌치 커패시터의 상부 전극 (204a) 을 형성한다.
기판 (201) 은 트렌치 커패시터의 하부 전극으로 작용하고 트렌치 (202) 내에 남겨진 실리콘 이산화물층 (203) 은 그것의 절연물 (203a) 로서 작용한다.
트렌치 (202) 가 이전 단계에서 실리콘 이산화물층 (203) 및 보호층 (204) 으로 충전되기 때문에, 이러한 CMP 공정 동안 트렌치 (202) 내부로 어떠한 연마 잔유물도 매립되지 않는다.
또한, 도 7e 에 도시된 바와 같이, 공지된 공정에 의해 한 쌍의 소오스/드레인 영역 (222, 225) 이 기판 (201) 내에 형성되어 있다. 게이트 전극 (223) 은 게이트 절연층을 통하여 소오스영역과 드레인 영역 (222, 225) 사이의 기판 (201) 의 표면 위쪽에 형성되어 있다.
배선층 (221) 이 기판 (201) 의 표면상에 형성되어 상부 전극 (204a) 과 소오스/드레인 영역 (222) 을 전기적으로 상호접속시킨다. 층간 절연층 (226) 이 기판 (201) 의 표면상에 형성되어 MOSFET 와 트렌치 커패시터를 피복한다. 콘택 플러그 (224) 는 층간 절연층 (226) 내에 형성되어 소오스/드레인 영역 (225) 과 접촉되어 있다.
MOSFET 와 트렌치 커패시터는 메모리 셀을 구성한다.
따라서, 트렌치 커패시터는 어떠한 연마 잔유물도 남기지 않고 기판 (201) 내에 형성된다. 결국, 기판 (201) 상의 전자 소자들에 대한 어떤 오염원도 존재하지 않으며, 그러므로 소자들의 성능 및 특성의 저하를 방지한다.
제 4 실시예
도 8a 내지 도 8e 는 제 4 실시예에 따른 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법을 도시하고 있다.
먼저, 도 8a 에 도시된 바와 같이, 반도체 기판 (201) 의 표면영역 내에 트렌치 (252) 를 형성한다. 다음으로, 기판 (201) 의 표면상에 실리콘 이산화물층 (253) 을 CVD 공정에 의해 형성한다. 도 8b 에 도시된 바와 같이, 실리콘이산화물층 (253) 은 기판 (201) 의 표면 뿐만 아니라 트렌치 (252) 의 측벽들과 저면도 피복한다. 그 결과, 갭 (252a) 이 트렌치 (252) 내의 층 (253) 상에 형성된다.
이어서, 도 8c 에 도시된 바와 같이, 보호층으로서 작용하는 SOG 재료층 (254) 을 스핀 도포 공정에 의해 실리콘 이산화물 (253) 상에 형성한다. 도 8c 에서 분명하게 알 수 있는 바와 같이, 트렌치 (252) 는 SOG 재료층 (254) 과 실리콘 이산화물층 (253) 으로 완벽하게 층전되어 있다. 달리 말하자면, 갭 (252a) 은 SOG 재료층 (254) 으로 충전되어 있다.
제 1 실시예에서의 SOG 재료층 (107) 과 동일한 SOG 재료가 SOG 재료층 (254) 용으로 사용될 수 있다.
그 다음에, SOG 재료층 (254) 에 열처리를 가하여 SOG 재료를 완전히 경화시킨다. 완전히 경화된 SOG 재료층 (254) 은 SiO2층과 같은 성질을 나타낸다.
또한, 기판 (201) 의 표면이 SOG 재료층 및 실리콘 이산화물층 (253, 254) 으로부터 노출될 때까지 완전히 경화된 SOG 재료층 (254) 및 실리콘 이산화물층 (253) 을 CMP 공정에 의해 제거하여, 도 8d 에 도시된 바와 같이, 트렌치 (252) 내에 격리 절연물들 (254a, 253a) 을 형성한다.
트렌치 (252) 가 이전 단계에서 실리콘 이산화물층 (253) 및 경화된 SOG 재료층 (254) 으로 충전되었기 때문에, 이러한 CMP 공정 동안 어떠한 연마 잔유물도 트렌치 (252) 내부에 매립되지 않는다.
도 8e 에 도시된 바와 같이, 한 쌍의 소오스/드레인 영역 (222, 225) 을 공지된 공정에 의해 기판 (201) 내에 형성한다. 게이트 전극 (223) 은 게이트 절연층을 통하여 한 쌍의 소오스/드레인 영역 (222, 225) 사이에서 기판 (201) 의 표면 위쪽에 형성된다. 소오스/드레인 영역쌍 (222, 225) 과 게이트 전극 (223) 은 MOSFET 를 구성한다.
다른 MOSFET 용 소오스/드레인 영역 (227) 이 기판 (201) 의 표면영역 내에 형성되어 있다.
2 개의 MOSFET 는 격리 절연물들 (254a, 253a) 로 충전된 트렌치 (252) 에 의해 형성되어 있는 트렌치 격리 구조물에 의해 전기적으로 격리되어 있다.
포토레지스트층과 같은 임의의 레지스트 재료층도 SOG 재료층 (254) 대신으로 사용될 수 있다.
따라서, 트렌치 격리 구조물은 어떠한 연마 잔유물도 남기지 않고 기판 (201) 내에 형성된다. 결국, 기판 (201) 상의 전자 소자들에 대한 어떤 오염원도 존재하지 않으며, 그러므로 소자들의 성능 및 특성의 저하를 방지한다.
제 5 실시예
도 9a 내지 도 9c 는 제 5 실시예에 따른 다마신 배선 구조를 갖는 반도체 장치를 제조하는 방법을 도시하고 있다.
먼저, 도 9a 에 도시된 바와 같이, 제 1 레벨 배선층 (302) 은 제 1 층간 절연층 (301) 상에 형성되어 있다. 제 2 층간 절연층 (321) 은 제 1 층간 절연층 (301) 상에 형성되어 제 1 레벨 배선층 (302) 을 피복한다. 콘택 플러그 (303)가 제 2 층간 절연층 (321) 내에 매립되어 제 1 레벨 배선층 (302) 과 접촉되어 있다. 제 3 층간 절연층 (322) 은 제 2 층간 절연층 (321) 상에 형성되어 있다. 트렌치 (304) 는 제 3 층간 절연층 (322) 내에 형성되어 있다.
다음으로, 금속층 (305) 이 제 3 층간 절연층 (322) 상에 형성되어 제 1 실시예에서의 금속 배리어층 (105) 과 동일한 방법으로 CVD 공정에 의해 트렌치를 피복한다. 금속층 (305) 은 트렌치 (304) 의 저면에서 아래의 콘택플러그 (303) 와 접촉되어 있다.
이어서, 보호층 (324) 이 제 1 실시예에서의 보호층 (106) 과 동일한 방법으로 금속층 (305) 상에 형성되어 있다. 따라서, 트렌치 (304) 는 금속층 (305) 과 보호층 (324) 으로 완전히 충전되어 있다.
그 다음에, 제 3 층간 절연층 (322) 이 금속층 (305) 과 보호층 (324) 으로 부터 노출될 때까지 금속층 (305) 과 보호층 (324) 이 CMP 공정에 의해 제거되어서, 도 9b 에 도시된 바와 같이, 금속층 (305) 과 보호층 (324) 을 선택적으로 남긴다. 금속층 (305) 과 보호층 (324) 은 콘택플러그 (303) 를 통하여 제 1 레벨 배선층 (302) 에 전기적으로 접속되는 다마신 배선구조물을 구성한다.
트렌치 (304) 가 이전 단계에서 금속층 (305) 과 보호층 (324) 으로 충전되어 있었기 때문에, 이러한 CMP 공정 동안 어떤 연마 잔유물도 트렌치 (304) 내부로 매립되지 않는다.
또한, 도 9c 에 도시된 바와 같이, 제 4 층간 절연층 (326) 이 제 3 층간 절연층 (322) 상에 형성되어 다마신 배선구조물을 피복하고 있다.
따라서, 다마신 배선 구조물은 어떠한 연마 잔유물도 남기지 않고 제 3 층간 절연층 (322) 내에 매립되도록 형성된다. 결국, 제 1 레벨 배선층 (302) 과 다마신 배선 구조물은 연마 잔유물에 의해 영향을 받지 않는다.
제 6 실시예
도 10a 내지 도 10d 는 제 6 실시예에 따른 메모리 셀 구조물을 갖는 반도체 장치를 제조하는 방법을 도시하고 있다.
먼저, 도 10a 에 도시된 바와 같이, 한 쌍의 소오스/드레인 영역 (313) 이 반도체 기판 (311) 의 표면영역내에 형성되어 있다. 게이트 전극 (312) 은 게이트 절연층 (도시되지 않음) 을 통하여 소오스/드레인 영역쌍 (313) 사이에서 기판 (311) 의 표면 위쪽에 형성되어 있다.
제 1 층간 절연층 (314) 이 반도체 기판 (311) 의 표면상에 형성되어 게이트 전극 (312) 을 피복하고 있다. 에치 스톱층 (314a) 이 제 1 층간 절연층 (314) 상에 형성되어 있다. 콘택홀 (315) 이 형성되어 제 1 층간 절연층 (314) 과 에치 스톱층 (314a) 을 관통하고 있다. 도전 플러그 (316) 가 콘택홀 (315) 내에 매립되어 한 쌍의 소오스/드레인 영역 (313) 중의 하나와 접촉되어 있다. 제 2 층간 절연층 (314b) 이 에치 스톱층 (314a) 상에 형성되어 콘택홀 (315) 을 피복하고 있다. 홀 (332) 이 제 2 층간 절연층 (314b) 내에 형성되어 있다.
다음으로, 금속층 (317) 이 제 2 층간 절연층 (314b) 상에 형성되어 제 1 실시예에서의 금속 배리어층 (105) 과 동일한 방법으로 CVD 공정에 의해 홀 (332)을 피복하고 있다. 금속층 (317)은 홀 (332) 의 저면에서 아래의 콘택플러그(316) 와 접촉되어 있다. 갭 (332a) 이 홀 (332) 내의 층 (317) 상에 형성되어 있다.
이어서, 보호층 (334) 이 제 1 실시예에서의 보호층 (106) 과 동일한 방법으로 금속층 (317) 상에 형성되어 있다. 따라서, 홀 (332) 은 금속층 (317) 과 보호층 (334) 으로 완전히 충전된다. 달리 말하자면, 갭 (332a) 이 보호층 (334) 으로 완전히 충전되어 있다.
그 다음에, 제 2 층간 절연층 (314b) 이 금속층 (317) 과 보호층 (334) 으로부터 노출될 때까지 금속층 (317) 과 보호층 (334) 이 CMP 공정에 의해 제거되어서, 도 10b 에 도시된 바와 같이, 금속층 (317) 과 보호층 (334) 을 선택적으로 남긴다.
거의 원통형상을 갖는 나머지 금속층 (317a) 은 아래의 소오스/드레인 영역 (313) 에 전기적으로 접속되는 저장 커패시터의 하부 전극으로서 작용한다.
홀 (332) 이 이전 단계에서 하부 전극 (317a) 과 보호층 (324) 으로 충전되어 있었기 때문에, 이러한 CMP 공정 동안 어떤 연마 잔유물도 홀 (332) 내부로 매립되지 않는다.
또한, 도 10c 에 도시된 바와 같이, 나머지 보호층 (334) 과 제 2 층간 절연층 (314b) 이 선택적으로 제거되어 에치 스톱층 (314a) 을 노출시켜서, 하부 전극 (317a) 을 마무리한다.
도 10d 에 도시된 바와 같이, 그 다음에, 절연층 (336) 이 에치 스톱층 (314a) 상에 형성되어 하부 전극 (317a) 의 내면과 외면을 피복하고 있다. 상부 전극 (335) 은 절연층 (336) 상에 형성되어 있다.
따라서, 원통형 커패시터는 하부와 상부 전극 (317a, 335) 및 개재하는 절연층 (336) 으로 구성되어 있다.
MOSFET 및 저장 커패시터는 메모리 셀을 구성한다.
제 7 실시예
도 11a 및 도 11b 는 제 7 실시예에 따른 트렌치 격리 구조를 갖는 반도체 장치를 제조하는 방법을 도시하고 있다. 본 실시예는 제 4 실시예의 변형이다.
도 8a 내지 도 8d 에 도시된 바와 같은 동일한 공정을 통하여, 격리 절연물 (253a) 과 레지스트 플러그 (255a) 는, 도 11a 에 도시된 바와 같이, 트렌치 (252) 내에 형성되어 있다.
다음으로, 제 4 실시예와는 다르게, 플러그 (255a) 는 산소함유기체를 사용하는 플라즈마 애싱 (ashing) 공정에 의해 선택적으로 제거된다.
이어서, 절연층 (256) 이 기판 (201) 의 노출된 표면상에 형성되어 트렌치 (252) 를 피복하여, 트렌치 (252) 를 완전히 충전한다.
따라서, 트렌치 (252) 가 2 개의 상이한 절연재 (253a, 256) 로 충전되어 있는 트렌치 격리 구조물이 어떤 연마 잔유물도 남기지 않고 기판 (201) 내에 형성된다. 결국, 기판 (201) 상의 전자 소자들에 대한 어떤 오염원도 존재하지 않으며, 그러므로 소자들의 성능 및 특성의 저하를 방지한다.
제 1 내지 제 7 실시예에서, 보호층은 금속, 또는 SOG 또는 레지스트 재료로 만들어진다. 그러나, 본 발명에서의 보호층용으로는 다른 재료도 사용될 수 있다. 예를 들어, 포스포 실리케이트 글래스 (PSG; Phospho-Silicate Glass), 보론 도프된 포스포 실리케이트 글래스 (BPSG; Boron-doped Phospho-Silicate Glass), 비도프 실리케이트 글래스가 사용될 수도 있다. 부가적으로, 전자 사이클로트론 공명 (ECR; Electron Cyclotron Resonance) 플라즈마 강화 CVD 공정 (plasma-enhanced CVD process) 또는 고밀도 플라즈마 강화 CVD 공정에 의해 증착된 SiO2와 같은 임의의 무기질 재료도 사용될 수 있다. 폴리이미드와 같은 우수한 갭 충전성을 갖는 임의의 유기질 재료도 또한 사용될 수 있다.
또한, 위에서 나열된 임의의 금속재는 보호층용으로도 사용될 수 있다. 이들 금속재는 CVD 공정으로 생성되는 것이 바람직한데, 그 이유는 CVD 증착된 금속재가 우수한 충전성을 갖기 때문이다.
본 발명의 바람직한 형태가 설명되었지만, 본 발명의 정신에서 벗어나지 않고 변형될 수 있음은 당분야의 당업자에게 자명하다. 그러므로, 본 발명의 범위는 다음의 청구항에 의해서만 결정된다.
이상의 설명에서 알 수 있는 바와 같이, 보호층으로 갭을 충전하여, CMP 공정 동안 연마 잔유물이 내부에 매립되지 않도록 함으로서, 본 발명은 연마 잔유물의 영향을 제거하고, 반도체 장치의 신뢰성을 향상시키는 효과가 있다.

Claims (12)

  1. (a) 홀을 구비하는 제 1 층을 준비하는 단계;
    (b) 상기 홀을 피복하도록 제 2 층을 형성하며, 상기 홀은 상기 제 2 층으로 충전되지 않아서 상기 제 2 층상에 갭이 형성되도록 하는 단계;
    (c) 상기 갭이 보호층으로 충전되도록 상기 제 2 층상에 상기 보호층을 형성하는 단계;
    (d) 상기 제 1 층이 노출될 때까지 CMP 공정에 의해 상기 보호층 및 상기 제 2 층을 제거하여, 상기 홀내에 상기 보호층 및 상기 제 2 층을 선택적으로 남도록 하여, 상기 홀내에 남겨진 상기 제 2 층이 플러그로서 작용하도록 하는 단계; 및
    (e) 상기 플러그를 피복하도록 상기 제 2 층상에 제 3 층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 (d) 와 (e) 단계 사이에 상기 갭내에 남겨진 상기 보호층을 선택적으로 제거하는 (f) 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 보호층은 상기 갭을 충전할 수 있는 금속 또는 그것의 화합물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 보호층이 알루미늄 (Al), 구리 (Cu), 티타늄 (Ti), 질화 티타늄 (TiN), 텅스텐화 티타늄 (TiW), 탄탈륨 (Ta), 질화 탄탈륨 (TaN), 텅스텐화 탄탈륨 (TaW), 규화 텅스텐 (WSi), 및 규화 티타늄 (TiSi) 으로 이루어지는 군으로부터 선택된 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 보호층은 도포가능한 재료로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 보호층은 SOG 재료와 레지스트 재료로 이루어지는 군으로부터 선택된 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 층은 전기 절연재로 이루어지고, 상기 제 2 층은 금속재로 이루어지고, 상기 제 3 층은 전기 절연재로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. (a) 홀을 구비하는 제 1 층을 준비하는 단계;
    (b) 상기 홀을 피복하도록 제 2 층을 형성하며, 상기 홀이 상기 제 2 층으로 충전되지 않아서 상기 제 2 층상에 갭이 형성되도록 하는 단계;
    (c) 상기 갭이 보호층으로 충전되도록 상기 제 2 층상에 상기 보호층을 형성하는 단계; 및
    (d) 상기 제 1 층이 노출될 때까지 CMP 공정에 의해 상기 보호층 및 상기 제 2 층을 제거하여, 상기 홀내에 상기 보호층 및 상기 제 2 층을 선택적으로 남기는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 1 층은 반도체 기판으로 형성되고, 상기 제 2 층은 전기 절연재로 이루어지고, 상기 보호층은 전기 도전재로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 제 1 층은 반도체 기판으로 형성되고, 상기 제 2 층은 전기 절연재로 이루어지고, 상기 보호층도 전기 절연재로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 제 1 층은 전기 절연재로 이루어지고, 상기 제 2 층과 상기 보호층 중의 하나 이상은 도전재로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 8 항에 있어서,
    (e) 상기 갭내에 남겨진 상기 제 1 층과 상기 보호층을 제거하는 단계;
    (f) 상기 제 2 층을 피복하도록 전기 절연층으로 이루어지는 제 3 층을 형성하는 단계; 및
    (g) 상기 절연층을 피복하도록 전기 도전층으로 이루어지는 제 4 층을 형성하는 단계를 더 구비하며,
    상기 제 2 층은 전기 도전재로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019980012964A 1997-04-11 1998-04-11 Cmp공정을사용하는반도체장치의제조방법 KR100314411B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP09093833A JP3111924B2 (ja) 1997-04-11 1997-04-11 半導体装置の製造方法
JP97-93833 1997-04-11

Publications (2)

Publication Number Publication Date
KR19980081322A KR19980081322A (ko) 1998-11-25
KR100314411B1 true KR100314411B1 (ko) 2002-01-17

Family

ID=14093400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980012964A KR100314411B1 (ko) 1997-04-11 1998-04-11 Cmp공정을사용하는반도체장치의제조방법

Country Status (4)

Country Link
US (1) US6096632A (ko)
JP (1) JP3111924B2 (ko)
KR (1) KR100314411B1 (ko)
CN (1) CN1118095C (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010003207A (ko) * 1999-06-22 2001-01-15 김영환 반도체 소자의 금속배선 형성방법
JP2001044195A (ja) 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001345297A (ja) * 2000-05-30 2001-12-14 Hitachi Ltd 半導体集積回路装置の製造方法及び研磨装置
JP2001358211A (ja) * 2000-06-14 2001-12-26 Nec Corp 半導体装置およびその製造方法
US6511879B1 (en) 2000-06-16 2003-01-28 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
JP2002043201A (ja) * 2000-07-28 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP5036096B2 (ja) * 2000-08-07 2012-09-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6376376B1 (en) 2001-01-16 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Method to prevent CU dishing during damascene formation
US6613641B1 (en) * 2001-01-17 2003-09-02 International Business Machines Corporation Production of metal insulator metal (MIM) structures using anodizing process
US7087997B2 (en) * 2001-03-12 2006-08-08 International Business Machines Corporation Copper to aluminum interlayer interconnect using stud and via liner
US7372160B2 (en) * 2001-05-31 2008-05-13 Stmicroelectronics, Inc. Barrier film deposition over metal for reduction in metal dishing after CMP
TWI226128B (en) * 2003-11-13 2005-01-01 United Microelectronics Corp DRAM cell and method of forming thereof
US20080076246A1 (en) * 2006-09-25 2008-03-27 Peterson Brennan L Through contact layer opening silicide and barrier layer formation
US8324098B2 (en) * 2010-07-08 2012-12-04 National Semiconductor Corporation Via and method of forming the via with a substantially planar top surface that is suitable for carbon nanotube applications
CN102092671B (zh) * 2010-12-30 2016-01-06 上海集成电路研发中心有限公司 平坦牺牲层和mems微桥结构的制造方法
CN103474395B (zh) * 2013-09-13 2016-08-24 华进半导体封装先导技术研发中心有限公司 一种tsv平坦化方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177427A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
EP0571691B1 (en) * 1992-05-27 1996-09-18 STMicroelectronics S.r.l. Metallization over tungsten plugs
US5362669A (en) * 1993-06-24 1994-11-08 Northern Telecom Limited Method of making integrated circuits
JP2728025B2 (ja) * 1995-04-13 1998-03-18 日本電気株式会社 半導体装置の製造方法
JPH09148431A (ja) * 1995-11-21 1997-06-06 Nec Corp 半導体装置の製造方法
US5900350A (en) * 1996-06-06 1999-05-04 Velcro Industries B.V. Molding methods, molds and products
US5658830A (en) * 1996-07-12 1997-08-19 Vanguard International Semiconductor Corporation Method for fabricating interconnecting lines and contacts using conformal deposition

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177427A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US6096632A (en) 2000-08-01
CN1118095C (zh) 2003-08-13
JP3111924B2 (ja) 2000-11-27
CN1196575A (zh) 1998-10-21
KR19980081322A (ko) 1998-11-25
JPH10284492A (ja) 1998-10-23

Similar Documents

Publication Publication Date Title
US7871923B2 (en) Self-aligned air-gap in interconnect structures
KR100564188B1 (ko) 반도체집적회로장치및그제조방법
US7425501B2 (en) Semiconductor structure implementing sacrificial material and methods for making and implementing the same
KR100314411B1 (ko) Cmp공정을사용하는반도체장치의제조방법
JP5558662B2 (ja) デバイス、方法（ｍｉｍキャパシタおよびその製造方法）
JP3672752B2 (ja) デュアルダマシン構造体とその形成方法
US20050287803A1 (en) Semiconductor device having a metal wiring structure and method of manufacturing the same
CN100378953C (zh) 在层间介质互连中形成低电阻和可靠过孔的方法
US20110171824A1 (en) Semiconductor device and method for fabricating the same
US20100051578A1 (en) Method for fabricating an integrated circuit
WO2004100232A1 (en) Method for forming the top plate of a mim capacitor with a single mask in a copper dual damascene integration scheme
US7781892B2 (en) Interconnect structure and method of fabricating same
JP2005340808A (ja) 半導体装置のバリア構造
US6495448B1 (en) Dual damascene process
US20190244898A1 (en) Methods for Reducing Dual Damascene Distortion
JP5285612B2 (ja) 半導体デバイスおよび相互接続構造体の形成方法
US7569429B2 (en) Antifuse having uniform dielectric thickness and method for fabricating the same
US11658063B2 (en) Method for preparing semiconductor device structure with air gap
US5880030A (en) Unlanded via structure and method for making same
US7084057B2 (en) Bit line contact structure and fabrication method thereof
KR101005737B1 (ko) 반도체 소자의 금속배선 형성방법
US7202158B2 (en) Method for fabricating a metal-insulator-metal capacitor
KR100672165B1 (ko) 반도체 소자의 제조 방법
JP2004179424A (ja) 半導体集積回路装置の製造方法
KR100574645B1 (ko) 텅스텐 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee