JP5036096B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関し、特にコンタクトホール部の構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化には目覚ましいものがある。それに伴い、微細加工技術の研究開発はとどまる所を知らず、コンタクトホール部の微細化も例外ではない。
【０００３】
図７（ａ）〜（ｄ）は従来のコンタクトホール部の製造方法を示す工程断面図である。図に従って順次説明を行なう。
まず、図７（ａ）に示すように、シリコン基板１上に素子分離領域２を形成する。その後、シリコン基板１にシリコン基板１と逆導電型のイオン注入を行ない、シリコン基板１と逆導電型の導電層３を形成する。更に全面に層間絶縁膜４を形成して、導電層３上の層間絶縁膜４をエッチングして導電層３上に至るコンタクトホール５を形成する。アルゴンなどのスパッタエッチングを施すことにより、コンタクトホール５上部に面取り部６を形成する。この面取り部６はアスペクト比の高いコンタクトホール５内への埋込み特性を向上させるために設けている。
【０００４】
次に、図７（ｂ）に示すように、全面にスパッタまたはＣＶＤ法によりＴｉＮ等のバリアメタル７を形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法によりタングステン（Ｗ）膜８を形成する。この時、コンタクトホール５の上部には面取り部６を設け、コンタクトホール５内への埋込み特性を向上させてはいるが、コンタクトホール５内のバリアメタル７およびＷ膜８のカバレッジは１００％とはならず、コンタクトホール５内にボイド９が形成されてしまう。
【０００５】
次に、図７（ｃ）に示すように、全面にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を施し、層間絶縁膜４上のバリアメタル７およびＷ膜８を除去してコンタクトホール５内にのみＷ膜８を埋込んでＷプラグ１０を形成する。
【０００６】
次に、図７（ｄ）に示すように、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。
【０００７】
【発明が解決しようとする課題】
従来のコンタクトホール部の製造方法は以上のようであったので、図７に示すように、コンタクトホール５上部に面取り部６を設けている。この面取り部６はアスペクト比の高いコンタクトホール５内への埋込み特性を向上させることができるとともに、面取り部６の形成と同時に導電層３上の自然酸化膜等の絶縁膜を除去できるという効果がある。
【０００８】
ところが、コンタクトホール５間の距離が小さい場合、面取り部６によってコンタクトホール５上部のコンタクトホール５径が大きくなってしまい、上部配線１３間の分離、コンタクトホール５間の分離が難しくなリ、微細化の妨げとなるという問題点があった。
【０００９】
また、コンタクトホール５内に発生しているボイド９によりコンタクトホール５内側壁のＷ膜８の膜厚が薄くなってしまい、Ｗプラグ１０の垂直方向の抵抗が上昇するという問題点があった。
更に、後工程において、エッチング等に使用される薬液がボイド９内に浸入してＷ膜８を腐食させるという問題点があった。
【００１０】
この発明は上記のような問題点を解消するためになされたもので、コンタクトホール間の距離が縮小しても良好な上部配線およびコンタクトホールの分離ができるとともに、アスペクト比の高いコンタクトホール内への良好な埋込みのできる半導体装置およびその製造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置の製造方法は、全面にＣＭＰを施して、絶縁膜上の導電膜を除去してコンタクトホール内に上記導電膜を残す工程が、上記ＣＭＰを行なう時間を制御することによって、単位面積当たりのコンタクトホール数の多い領域の上記コンタクトホール上部の上記面取り部を除去するようにしたものである。単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール上部の面取り部を除去した後に、上記単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内及び絶縁膜上に、上部導電膜を堆積する工程と、絶縁膜上の上記上部導電膜を除去して、上記単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内に、上記上部導電膜を埋込む工程とを備えるようにしたものである。
【００１７】
この発明の請求項２に係る半導体装置の製造方法は、全面にＣＭＰを施して、絶縁膜上の導電膜を除去してコンタクトホール内に上記導電膜を残す工程が、上記ＣＭＰを行なう時間を制御することによって、単位面積当たりのコンタクトホール数の多い領域の上記コンタクトホール上部の上記面取り部を除去するようにしたものである。単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール上部の面取り部を除去した後に、単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内及び絶縁膜上に、上部導電膜を堆積する工程と、上記上部導電膜をパターニングして、単位面積当たりのコンタクトホール数の多少にかかわらず、上記導電膜上に上部配線を形成する工程とを備えるようにしたものである。
【００１９】
【発明の実施の形態】
実施の形態１．
図１および２はこの発明のコンタクトホール部の製造方法を示す工程断面図であり、各図において、左側の図は単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域を示し、右側の図は左側の図と同一ウエハ内で単位面積当たりのコンタクトホール数が比較的少ない領域を示している。図に従って順次説明を行なう。
【００２０】
まず図１（ａ）に示すように、シリコン基板１上に素子分離領域２を形成する。その後、シリコン基板１にシリコン基板１と逆導電型のイオン注入を行ない、シリコン基板１と逆導電型の導電層３を形成する。更に全面に層間絶縁膜４を形成して、導電層３上の層間絶縁膜４をエッチングして導電層３上に至るコンタクトホール５を形成する。アルゴンなどのスパッタエッチングを施すことにより、コンタクトホール５上部に面取り部６を形成する。この面取り部６はアスペクト比の高いコンタクトホール５内への埋込み特性を向上させるために設けている。
【００２１】
次に、図１（ｂ）に示すように、全面にスパッタまたはＣＶＤ法により導電膜であるＴｉＮ等のバリアメタル７を形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法により導電膜であるＷ膜８を形成する。この時、コンタクトホール５の上部には面取り部６を設け、コンタクトホール５内への埋込み特性を向上させてはいるが、コンタクトホール５内のバリアメタル７およびＷ膜８のカバレッジは１００％とはならず、コンタクトホール５内にボイド９が形成されてしまう。ここまでの工程では、左側の図と右側の図とのコンタクトホール部の構造は同じである。
【００２２】
次に、図２（ａ）に示すように、全面にＣＭＰを施し、層間絶縁膜４上のバリアメタル７およびＷ膜８を除去してコンタクトホール５内にのみバリアメタル７およびＷ膜８を埋込んでＷプラグ１０を形成するのであるが、この時、ＣＭＰを行なう時間を長くして、左側の図においてのみコンタクトホール５上部に面取り部６がなくなるまでＣＭＰを行なう。
【００２３】
一般に、ＣＭＰはコンタクトホールの占有面積が多い部分ではコンタクトホールの占有面積が少ない部分に比べて研磨される速度が早いので、同じ時間でＣＭＰを行なうと、コンタクトホールの占有面積が多い部分が沢山削られることになる。
【００２４】
従って、全面にＣＭＰを行なう時間を延長すれば、単位面積当たりのコンタクトホール５数が多く、コンタクトホール５の占有面積が多い左側の図では、単位面積当たりのコンタクトホール５数が比較的少ない右側の図よりも削れる量が多くなる。
つまり、左側の図で、面取り部６がなくなるように時間を制御して全面にＣＭＰを行なうと、右側の図では面取り部６は消失せずに残存する。
【００２５】
次に、図２（ｂ）に示すように、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。この時、左側の図にはコンタクトホール５上部の面取り部６は存在せず、コンタクトホール５間の距離を確保することができ上部配線１３間の分離を確実に行える。右側の図にはコンタクトホール５上部の面取り部６が残存しているが、コンタクトホール５間の距離は初めから充分にあるので問題はない。
【００２６】
以上のように、コンタクトホール５内へＷ膜８を埋込んでＷプラグ１０を形成する際に、ＣＭＰを通常よりも長く行なうことによって、単位面積当たりのコンタクトホール５が多い領域の面取り部６をなくすことができ、上部配線１３間の分離、コンタクトホール５間の分離を確実に行なうことができる。したがって、更にコンタクトホール５間の距離を縮小することができ、半導体装置の高集積化を図ることができる。
【００２７】
また、バリアメタル７、１１はＷＮ、ＴａＮ等でも良い。更に、導電膜１２はアルミ合金、高融点金属、高融点金属のシリサイドでも良く、導電層３とバリアメタル７との界面にＴｉＳｉ、ＣｏＳｉ等の高融点金属シリサイドを形成しても良い。上記いずれの場合も同様の効果が得られる。
【００２８】
実施の形態２．
上記実施の形態１では単位面積当たりのコンタクトホールの多い領域において、コンタクトホール上部の面取り部を完全に除去する場合について説明をしたが、ここでは、単位面積当たりのコンタクトホールの多い領域においても面取り部を一部残す場合について説明する。
【００２９】
図３（ａ）（ｂ）はこの発明の実施の形態２のコンタクトホール部の製造方法を示す断面図であり、左側の図は単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域を示し、右側の図は左側の図と同一ウエハ内で単位面積当たりのコンタクトホール数が比較的少ない領域を示している。１４は層間絶縁膜４中に形成された下層配線である。
図３に至るまでは上記実施の形態１の図１（ａ）（ｂ）と同様に行なう。
【００３０】
図３（ａ）に示すように、右側の図は実施の形態１の図２（ａ）の右側の図と同様である。左側の図は実施の形態１の図２（ａ）の左側の図とは異なり、コンタクトホール５上部の面取り部６を完全に除去するのではなく、後に形成される上部配線１３間およびコンタクトホール５間が分離できる程度にＣＭＰの時間を制御して行ない、コンタクトホール５上部の面取り部６の一部を残存させている。
【００３１】
次に、図３（ｂ）に示すように、図２（ｂ）と同様にして、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。この時、左側の図ではコンタクトホール５上部の面取り部６はコンタクトホール５間の距離を確保することができる程度に存在し、上部配線１３間の分離を確実に行える。
【００３２】
従って、上記実施の形態１と同様の効果を有するとともに、ＣＭＰを行なう時間を上記実施の形態１の場合よりも短く設定でき、単位面積当たりのコンタクトホール５が多い領域においてＣＭＰによって削れる量を少なくすることができる。これにより、ＣＭＰ工程後の平坦度は上記実施の形態１よりも高くすることができる。また、層間絶縁膜４中に下層配線１４等が存在していても、ＣＭＰによって削られる可能性を低くおさえられる。
【００３３】
実施の形態３．
上記実施の形態１ではＣＭＰ後ボイドを塞ぐことなく、上部配線を形成していたが、ここではＣＭＰ後コンタクトホール内にさらに導電膜を埋込む場合について説明する。
【００３４】
図４（ａ）（ｂ）はこの発明の実施の形態３のコンタクトホール部の製造方法を示す断面図であり、単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域の断面図である。
図４に至るまでは上記実施の形態１の図１（ａ）（ｂ）図２（ａ）と同様に行なう。
【００３５】
図４（ａ）に示すように、ＣＭＰを行なう時間を長くすることによって、単位面積当たりのコンタクトホール数の多い領域ではコンタクトホール５上部の面取り部６を除去すると同時にコンタクトホール５上部に埋込まれていたＷ膜８が除去され、コンタクトホール５内のボイド９が開口する。
【００３６】
この開口を含む全面に上部導電膜である不純物をド−プした多結晶シリコン膜１５をＣＶＤ法で堆積した後、ＣＭＰを施すことにより層間絶縁膜４上の多結晶シリコン膜１５を除去してボイド９内にのみ多結晶シリコン膜１５を埋込む。
【００３７】
次に、図４（ｂ）に示すように、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。
【００３８】
この様にすれば、ボイド９を塞ぐことができるので、後処理によるボイド９への薬液の染み込みを防止することができる。また、ボイド９を多結晶シリコン膜１５で埋込んだので、コンタクトホール５の垂直方向の抵抗を下げることができる。
【００３９】
実施の形態４．
上記実施の形態３ではボイド９内に多結晶シリコン膜１５を埋込む場合について説明を行なったが、ここでは更に低抵抗な導電膜を埋込む場合について説明する。
【００４０】
図５はこの発明の実施の形態４のコンタクトホール部を示す断面図であり、単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域の断面図である。
図５に至るまでは上記実施の形態１の図１（ａ）（ｂ）図２（ａ）と同様に行なう。
【００４１】
図５に示すように、ＣＭＰによって開口したボイド９内を含む全面にスパッタまたはＣＶＤ法により上部導電膜であるＴｉＮ等のバリアメタル７ａを形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法により上部導電膜であるＷ膜８ａを形成する。その後全面にＣＭＰを施し、層間絶縁膜４上のバリアメタル７ａおよびＷ膜８ａを除去してボイド９内にのみバリアメタル７ａおよびＷ膜８ａを埋込む。
【００４２】
その後、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。
【００４３】
この様にすれば、より低抵抗なバリアメタル７ａおよびＷ膜８ａでコンタクトホール５内のボイド９を塞ぐことができ、コンタクトホール５の垂直方向の抵抗をさらに下げることができる。
【００４４】
実施の形態５．
上記実施の形態４では上部配線１３の形成とコンタクトホール５内の埋込みとを別々に行なっていたがここでは一度に形成する方法について説明する。
【００４５】
図６はこの発明の実施の形態４のコンタクトホール部を示す断面図であり、単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域の断面図である。
図６に至るまでは上記実施の形態１の図１（ａ）（ｂ）図２（ａ）と同様に行なう。
【００４６】
図６に示すように、ＣＭＰによって開口したボイド９内を含む全面にスパッタまたはＣＶＤ法によりＴｉＮ等のバリアメタル７ａを形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法によりＷ膜８ａを形成する。その後、上部配線１３用のパターニングを行ないＷ膜８ａからなる上部配線１３を形成する。
【００４７】
この様にすれば、上記実施の形態４に比べて、ＣＭＰ、バリアメタル１１の形成、導電膜１２の形成工程を省略することができ、製造工程数を減らすことができる。又、上部配線１３とコンタクトホール５内との界面などの導電膜間の界面を減少させることができるのでより低抵抗なコンタクトホールを形成することができる。
【００４８】
【発明の効果】
以上のようにこの発明によれば、各コンタクトホールのうち、単位面積当たりの上記コンタクトホール数の少ない領域に形成されたコンタクトホールは、その上部に面取り部を備え、単位面積当たりの上記コンタクトホール数の多い領域に形成されたコンタクトホールは、その上部に上記面取り部を備えないようにしたので、単位面積当たりのコンタクトホール数の多い領域において、コンタクトホール間の分離が良好に行え、コンタクトホール間の距離をさらに縮小することができる。
【００４９】
また、各コンタクトホールのうち、単位面積当たりの上記コンタクトホール数の多い領域に形成されたコンタクトホールは、単位面積当たりの上記コンタクトホール数の少ない領域に形成されたコンタクトホールよりも小さな面取り部を備えるようにしたので、コンタクトホール間の分離が良好に行えるとともに、ウエハの平坦度が向上し、層間絶縁膜中の下部配線を損なうこともない。
【００５０】
また、単位面積当たりのコンタクトホール数の多い領域に形成された導電膜を有するコンタクトホールにおいて、上記導電膜上に上部導電膜を設け、上記導電膜がバリアメタルとタングステン膜とから成り、上記上部導電膜が多結晶シリコン膜から成り、上記コンタクトホール内に、上記バリアメタルと上記タングステン膜と上記多結晶シリコン膜との三層を備えるようにしたので、コンタクトホール内のボイドを塞ぐことができ、コンタクトホール内の垂直方向の抵抗を低くできる。
【００５１】
単位面積当たりのコンタクトホール数の多い領域に形成された導電膜を有するコンタクトホールにおいて、上記導電膜上に上部導電膜を設け、上記導電膜および上記上部導電膜がともにバリアメタルとタングステン膜とから成り、上記コンタクトホール内に、上記バリアメタルと上記タングステン膜と上記バリアメタルと上記タングステン膜との四層を備えるようにしたので、コンタクトホール内の抵抗をより低くすることができる。
【００５２】
コンタクトホールの導電膜上に上部配線を備えるようにしたので、上部配線の分離を良好に行える。
【００５３】
全面にＣＭＰを施して、絶縁膜上の導電膜を除去してコンタクトホール内にのみ上記導電膜を埋込む工程が、上記ＣＭＰを行なう時間を制御することによって、単位面積当たりのコンタクトホール数の少ない領域の上記コンタクトホール上部の上記面取り部の大きさより、単位面積当たりのコンタクトホール数の多い領域の上記コンタクトホール上部の上記面取り部の大きさを小さくまたは除去するようにしたので、
コンタクトホール間の距離に応じて面取り部の大きさを選択することができ、素子に応じて面取り部の大きさを選択する自由度が広がる。
【００５４】
単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール上部の面取り部を除去した場合、この除去を行なった後に、上記単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内を含む全面に、上部導電膜を堆積する工程と、絶縁膜上の上記上部導電膜を除去して、上記単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内に、上記上部導電膜を埋込む工程とを備えるようにしたもので、コンタクトホール内のボイドを塞ぐことができ、コンタクトホール内の垂直方向の抵抗を低くできる。
【００５５】
単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール上部の面取り部を除去した場合、この除去を行なった後に、単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内を含む全面に、上部導電膜を堆積する工程と、上記上部導電膜をパターニングして、単位面積当たりのコンタクトホール数の多少にかかわらず、上記導電膜上に上部配線を形成する工程とを備えるようにしたので、上部配線の形成とコンタクトホール内の埋込みを一度で行なうことができ、製造工程数を減少させることができる。
【図面の簡単な説明】
【図１】 この発明のコンタクトホール部の製造方法を示す工程断面図である。
【図２】 この発明のコンタクトホール部の製造方法を示す工程断面図である。
【図３】 この発明の実施の形態２のコンタクトホール部の製造方法を示す工程断面図である。
【図４】 この発明の実施の形態３のコンタクトホール部の製造方法を示す工程断面図である。
【図５】 この発明の実施の形態４のコンタクトホール部を示す断面図である。
【図６】 この発明の実施の形態５のコンタクトホール部を示す断面図である。
【図７】 従来のコンタクトホール部の製造方法示す工程断面図である。
【符号の説明】
１ シリコン基板、４ 層間絶縁膜、５ コンタクトホール、６ 面取り部、７，７ａ バリアメタル、８，８ａ Ｗ膜、１３ 上部配線、１５ 多結晶シリコン膜。
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関し、特にコンタクトホール部の構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化には目覚ましいものがある。それに伴い、微細加工技術の研究開発はとどまる所を知らず、コンタクトホール部の微細化も例外ではない。
【０００３】
図７（ａ）〜（ｄ）は従来のコンタクトホール部の製造方法を示す工程断面図である。図に従って順次説明を行なう。
まず、図７（ａ）に示すように、シリコン基板１上に素子分離領域２を形成する。その後、シリコン基板１にシリコン基板１と逆導電型のイオン注入を行ない、シリコン基板１と逆導電型の導電層３を形成する。更に全面に層間絶縁膜４を形成して、導電層３上の層間絶縁膜４をエッチングして導電層３上に至るコンタクトホール５を形成する。アルゴンなどのスパッタエッチングを施すことにより、コンタクトホール５上部に面取り部６を形成する。この面取り部６はアスペクト比の高いコンタクトホール５内への埋込み特性を向上させるために設けている。
【０００４】
次に、図７（ｂ）に示すように、全面にスパッタまたはＣＶＤ法によりＴｉＮ等のバリアメタル７を形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法によりタングステン（Ｗ）膜８を形成する。この時、コンタクトホール５の上部には面取り部６を設け、コンタクトホール５内への埋込み特性を向上させてはいるが、コンタクトホール５内のバリアメタル７およびＷ膜８のカバレッジは１００％とはならず、コンタクトホール５内にボイド９が形成されてしまう。
【０００５】
次に、図７（ｃ）に示すように、全面にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を施し、層間絶縁膜４上のバリアメタル７およびＷ膜８を除去してコンタクトホール５内にのみＷ膜８を埋込んでＷプラグ１０を形成する。
【０００６】
次に、図７（ｄ）に示すように、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。
【０００７】
【発明が解決しようとする課題】
従来のコンタクトホール部の製造方法は以上のようであったので、図７に示すように、コンタクトホール５上部に面取り部６を設けている。この面取り部６はアスペクト比の高いコンタクトホール５内への埋込み特性を向上させることができるとともに、面取り部６の形成と同時に導電層３上の自然酸化膜等の絶縁膜を除去できるという効果がある。
【０００８】
ところが、コンタクトホール５間の距離が小さい場合、面取り部６によってコンタクトホール５上部のコンタクトホール５径が大きくなってしまい、上部配線１３間の分離、コンタクトホール５間の分離が難しくなリ、微細化の妨げとなるという問題点があった。
【０００９】
また、コンタクトホール５内に発生しているボイド９によりコンタクトホール５内側壁のＷ膜８の膜厚が薄くなってしまい、Ｗプラグ１０の垂直方向の抵抗が上昇するという問題点があった。
更に、後工程において、エッチング等に使用される薬液がボイド９内に浸入してＷ膜８を腐食させるという問題点があった。
【００１０】
この発明は上記のような問題点を解消するためになされたもので、コンタクトホール間の距離が縮小しても良好な上部配線およびコンタクトホールの分離ができるとともに、アスペクト比の高いコンタクトホール内への良好な埋込みのできる半導体装置およびその製造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置の製造方法は、全面にＣＭＰを施して、絶縁膜上の導電膜を除去してコンタクトホール内に上記導電膜を残す工程が、上記ＣＭＰを行なう時間を制御することによって、単位面積当たりのコンタクトホール数の多い領域の上記コンタクトホール上部の上記面取り部を除去するようにしたものである。単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール上部の面取り部を除去した後に、上記単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内及び絶縁膜上に、上部導電膜を堆積する工程と、絶縁膜上の上記上部導電膜を除去して、上記単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内に、上記上部導電膜を埋込む工程とを備えるようにしたものである。
【００１７】
この発明の請求項２に係る半導体装置の製造方法は、全面にＣＭＰを施して、絶縁膜上の導電膜を除去してコンタクトホール内に上記導電膜を残す工程が、上記ＣＭＰを行なう時間を制御することによって、単位面積当たりのコンタクトホール数の多い領域の上記コンタクトホール上部の上記面取り部を除去するようにしたものである。単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール上部の面取り部を除去した後に、単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内及び絶縁膜上に、上部導電膜を堆積する工程と、上記上部導電膜をパターニングして、単位面積当たりのコンタクトホール数の多少にかかわらず、上記導電膜上に上部配線を形成する工程とを備えるようにしたものである。
【００１９】
【発明の実施の形態】
実施の形態１．
図１および２はこの発明のコンタクトホール部の製造方法を示す工程断面図であり、各図において、左側の図は単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域を示し、右側の図は左側の図と同一ウエハ内で単位面積当たりのコンタクトホール数が比較的少ない領域を示している。図に従って順次説明を行なう。
【００２０】
まず図１（ａ）に示すように、シリコン基板１上に素子分離領域２を形成する。その後、シリコン基板１にシリコン基板１と逆導電型のイオン注入を行ない、シリコン基板１と逆導電型の導電層３を形成する。更に全面に層間絶縁膜４を形成して、導電層３上の層間絶縁膜４をエッチングして導電層３上に至るコンタクトホール５を形成する。アルゴンなどのスパッタエッチングを施すことにより、コンタクトホール５上部に面取り部６を形成する。この面取り部６はアスペクト比の高いコンタクトホール５内への埋込み特性を向上させるために設けている。
【００２１】
次に、図１（ｂ）に示すように、全面にスパッタまたはＣＶＤ法により導電膜であるＴｉＮ等のバリアメタル７を形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法により導電膜であるＷ膜８を形成する。この時、コンタクトホール５の上部には面取り部６を設け、コンタクトホール５内への埋込み特性を向上させてはいるが、コンタクトホール５内のバリアメタル７およびＷ膜８のカバレッジは１００％とはならず、コンタクトホール５内にボイド９が形成されてしまう。ここまでの工程では、左側の図と右側の図とのコンタクトホール部の構造は同じである。
【００２２】
次に、図２（ａ）に示すように、全面にＣＭＰを施し、層間絶縁膜４上のバリアメタル７およびＷ膜８を除去してコンタクトホール５内にのみバリアメタル７およびＷ膜８を埋込んでＷプラグ１０を形成するのであるが、この時、ＣＭＰを行なう時間を長くして、左側の図においてのみコンタクトホール５上部に面取り部６がなくなるまでＣＭＰを行なう。
【００２３】
一般に、ＣＭＰはコンタクトホールの占有面積が多い部分ではコンタクトホールの占有面積が少ない部分に比べて研磨される速度が早いので、同じ時間でＣＭＰを行なうと、コンタクトホールの占有面積が多い部分が沢山削られることになる。
【００２４】
従って、全面にＣＭＰを行なう時間を延長すれば、単位面積当たりのコンタクトホール５数が多く、コンタクトホール５の占有面積が多い左側の図では、単位面積当たりのコンタクトホール５数が比較的少ない右側の図よりも削れる量が多くなる。
つまり、左側の図で、面取り部６がなくなるように時間を制御して全面にＣＭＰを行なうと、右側の図では面取り部６は消失せずに残存する。
【００２５】
次に、図２（ｂ）に示すように、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。この時、左側の図にはコンタクトホール５上部の面取り部６は存在せず、コンタクトホール５間の距離を確保することができ上部配線１３間の分離を確実に行える。右側の図にはコンタクトホール５上部の面取り部６が残存しているが、コンタクトホール５間の距離は初めから充分にあるので問題はない。
【００２６】
以上のように、コンタクトホール５内へＷ膜８を埋込んでＷプラグ１０を形成する際に、ＣＭＰを通常よりも長く行なうことによって、単位面積当たりのコンタクトホール５が多い領域の面取り部６をなくすことができ、上部配線１３間の分離、コンタクトホール５間の分離を確実に行なうことができる。したがって、更にコンタクトホール５間の距離を縮小することができ、半導体装置の高集積化を図ることができる。
【００２７】
また、バリアメタル７、１１はＷＮ、ＴａＮ等でも良い。更に、導電膜１２はアルミ合金、高融点金属、高融点金属のシリサイドでも良く、導電層３とバリアメタル７との界面にＴｉＳｉ、ＣｏＳｉ等の高融点金属シリサイドを形成しても良い。上記いずれの場合も同様の効果が得られる。
【００２８】
実施の形態２．
上記実施の形態１では単位面積当たりのコンタクトホールの多い領域において、コンタクトホール上部の面取り部を完全に除去する場合について説明をしたが、ここでは、単位面積当たりのコンタクトホールの多い領域においても面取り部を一部残す場合について説明する。
【００２９】
図３（ａ）（ｂ）はこの発明の実施の形態２のコンタクトホール部の製造方法を示す断面図であり、左側の図は単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域を示し、右側の図は左側の図と同一ウエハ内で単位面積当たりのコンタクトホール数が比較的少ない領域を示している。１４は層間絶縁膜４中に形成された下層配線である。
図３に至るまでは上記実施の形態１の図１（ａ）（ｂ）と同様に行なう。
【００３０】
図３（ａ）に示すように、右側の図は実施の形態１の図２（ａ）の右側の図と同様である。左側の図は実施の形態１の図２（ａ）の左側の図とは異なり、コンタクトホール５上部の面取り部６を完全に除去するのではなく、後に形成される上部配線１３間およびコンタクトホール５間が分離できる程度にＣＭＰの時間を制御して行ない、コンタクトホール５上部の面取り部６の一部を残存させている。
【００３１】
次に、図３（ｂ）に示すように、図２（ｂ）と同様にして、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。この時、左側の図ではコンタクトホール５上部の面取り部６はコンタクトホール５間の距離を確保することができる程度に存在し、上部配線１３間の分離を確実に行える。
【００３２】
従って、上記実施の形態１と同様の効果を有するとともに、ＣＭＰを行なう時間を上記実施の形態１の場合よりも短く設定でき、単位面積当たりのコンタクトホール５が多い領域においてＣＭＰによって削れる量を少なくすることができる。これにより、ＣＭＰ工程後の平坦度は上記実施の形態１よりも高くすることができる。また、層間絶縁膜４中に下層配線１４等が存在していても、ＣＭＰによって削られる可能性を低くおさえられる。
【００３３】
実施の形態３．
上記実施の形態１ではＣＭＰ後ボイドを塞ぐことなく、上部配線を形成していたが、ここではＣＭＰ後コンタクトホール内にさらに導電膜を埋込む場合について説明する。
【００３４】
図４（ａ）（ｂ）はこの発明の実施の形態３のコンタクトホール部の製造方法を示す断面図であり、単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域の断面図である。
図４に至るまでは上記実施の形態１の図１（ａ）（ｂ）図２（ａ）と同様に行なう。
【００３５】
図４（ａ）に示すように、ＣＭＰを行なう時間を長くすることによって、単位面積当たりのコンタクトホール数の多い領域ではコンタクトホール５上部の面取り部６を除去すると同時にコンタクトホール５上部に埋込まれていたＷ膜８が除去され、コンタクトホール５内のボイド９が開口する。
【００３６】
この開口を含む全面に上部導電膜である不純物をド−プした多結晶シリコン膜１５をＣＶＤ法で堆積した後、ＣＭＰを施すことにより層間絶縁膜４上の多結晶シリコン膜１５を除去してボイド９内にのみ多結晶シリコン膜１５を埋込む。
【００３７】
次に、図４（ｂ）に示すように、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。
【００３８】
この様にすれば、ボイド９を塞ぐことができるので、後処理によるボイド９への薬液の染み込みを防止することができる。また、ボイド９を多結晶シリコン膜１５で埋込んだので、コンタクトホール５の垂直方向の抵抗を下げることができる。
【００３９】
実施の形態４．
上記実施の形態３ではボイド９内に多結晶シリコン膜１５を埋込む場合について説明を行なったが、ここでは更に低抵抗な導電膜を埋込む場合について説明する。
【００４０】
図５はこの発明の実施の形態４のコンタクトホール部を示す断面図であり、単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域の断面図である。
図５に至るまでは上記実施の形態１の図１（ａ）（ｂ）図２（ａ）と同様に行なう。
【００４１】
図５に示すように、ＣＭＰによって開口したボイド９内を含む全面にスパッタまたはＣＶＤ法により上部導電膜であるＴｉＮ等のバリアメタル７ａを形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法により上部導電膜であるＷ膜８ａを形成する。その後全面にＣＭＰを施し、層間絶縁膜４上のバリアメタル７ａおよびＷ膜８ａを除去してボイド９内にのみバリアメタル７ａおよびＷ膜８ａを埋込む。
【００４２】
その後、全面にＴｉＮなどのバリアメタル１１、Ｗなどの導電膜１２をスパッタまたはＣＶＤ法で堆積する。その後、バリアメタル１１および導電膜１２に所望のパターニングを施して上部配線１３を形成する。
【００４３】
この様にすれば、より低抵抗なバリアメタル７ａおよびＷ膜８ａでコンタクトホール５内のボイド９を塞ぐことができ、コンタクトホール５の垂直方向の抵抗をさらに下げることができる。
【００４４】
実施の形態５．
上記実施の形態４では上部配線１３の形成とコンタクトホール５内の埋込みとを別々に行なっていたがここでは一度に形成する方法について説明する。
【００４５】
図６はこの発明の実施の形態４のコンタクトホール部を示す断面図であり、単位面積当たりのコンタクトホール数が多く、コンタクトホール間の距離が短い領域の断面図である。
図６に至るまでは上記実施の形態１の図１（ａ）（ｂ）図２（ａ）と同様に行なう。
【００４６】
図６に示すように、ＣＭＰによって開口したボイド９内を含む全面にスパッタまたはＣＶＤ法によりＴｉＮ等のバリアメタル７ａを形成する。続いて、全面にＷＦ６、Ｈ２ガス等を用いて、Ｗ−ＣＶＤ法によりＷ膜８ａを形成する。その後、上部配線１３用のパターニングを行ないＷ膜８ａからなる上部配線１３を形成する。
【００４７】
この様にすれば、上記実施の形態４に比べて、ＣＭＰ、バリアメタル１１の形成、導電膜１２の形成工程を省略することができ、製造工程数を減らすことができる。又、上部配線１３とコンタクトホール５内との界面などの導電膜間の界面を減少させることができるのでより低抵抗なコンタクトホールを形成することができる。
【００４８】
【発明の効果】
以上のようにこの発明によれば、各コンタクトホールのうち、単位面積当たりの上記コンタクトホール数の少ない領域に形成されたコンタクトホールは、その上部に面取り部を備え、単位面積当たりの上記コンタクトホール数の多い領域に形成されたコンタクトホールは、その上部に上記面取り部を備えないようにしたので、単位面積当たりのコンタクトホール数の多い領域において、コンタクトホール間の分離が良好に行え、コンタクトホール間の距離をさらに縮小することができる。
【００４９】
また、各コンタクトホールのうち、単位面積当たりの上記コンタクトホール数の多い領域に形成されたコンタクトホールは、単位面積当たりの上記コンタクトホール数の少ない領域に形成されたコンタクトホールよりも小さな面取り部を備えるようにしたので、コンタクトホール間の分離が良好に行えるとともに、ウエハの平坦度が向上し、層間絶縁膜中の下部配線を損なうこともない。
【００５０】
また、単位面積当たりのコンタクトホール数の多い領域に形成された導電膜を有するコンタクトホールにおいて、上記導電膜上に上部導電膜を設け、上記導電膜がバリアメタルとタングステン膜とから成り、上記上部導電膜が多結晶シリコン膜から成り、上記コンタクトホール内に、上記バリアメタルと上記タングステン膜と上記多結晶シリコン膜との三層を備えるようにしたので、コンタクトホール内のボイドを塞ぐことができ、コンタクトホール内の垂直方向の抵抗を低くできる。
【００５１】
単位面積当たりのコンタクトホール数の多い領域に形成された導電膜を有するコンタクトホールにおいて、上記導電膜上に上部導電膜を設け、上記導電膜および上記上部導電膜がともにバリアメタルとタングステン膜とから成り、上記コンタクトホール内に、上記バリアメタルと上記タングステン膜と上記バリアメタルと上記タングステン膜との四層を備えるようにしたので、コンタクトホール内の抵抗をより低くすることができる。
【００５２】
コンタクトホールの導電膜上に上部配線を備えるようにしたので、上部配線の分離を良好に行える。
【００５３】
全面にＣＭＰを施して、絶縁膜上の導電膜を除去してコンタクトホール内にのみ上記導電膜を埋込む工程が、上記ＣＭＰを行なう時間を制御することによって、単位面積当たりのコンタクトホール数の少ない領域の上記コンタクトホール上部の上記面取り部の大きさより、単位面積当たりのコンタクトホール数の多い領域の上記コンタクトホール上部の上記面取り部の大きさを小さくまたは除去するようにしたので、
コンタクトホール間の距離に応じて面取り部の大きさを選択することができ、素子に応じて面取り部の大きさを選択する自由度が広がる。
【００５４】
単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール上部の面取り部を除去した場合、この除去を行なった後に、上記単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内を含む全面に、上部導電膜を堆積する工程と、絶縁膜上の上記上部導電膜を除去して、上記単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内に、上記上部導電膜を埋込む工程とを備えるようにしたもので、コンタクトホール内のボイドを塞ぐことができ、コンタクトホール内の垂直方向の抵抗を低くできる。
【００５５】
単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール上部の面取り部を除去した場合、この除去を行なった後に、単位面積当たりのコンタクトホール数の多い領域の導電膜を埋込んだコンタクトホール内を含む全面に、上部導電膜を堆積する工程と、上記上部導電膜をパターニングして、単位面積当たりのコンタクトホール数の多少にかかわらず、上記導電膜上に上部配線を形成する工程とを備えるようにしたので、上部配線の形成とコンタクトホール内の埋込みを一度で行なうことができ、製造工程数を減少させることができる。
【図面の簡単な説明】
【図１】 この発明のコンタクトホール部の製造方法を示す工程断面図である。
【図２】 この発明のコンタクトホール部の製造方法を示す工程断面図である。
【図３】 この発明の実施の形態２のコンタクトホール部の製造方法を示す工程断面図である。
【図４】 この発明の実施の形態３のコンタクトホール部の製造方法を示す工程断面図である。
【図５】 この発明の実施の形態４のコンタクトホール部を示す断面図である。
【図６】 この発明の実施の形態５のコンタクトホール部を示す断面図である。
【図７】 従来のコンタクトホール部の製造方法示す工程断面図である。
【符号の説明】
１ シリコン基板、４ 層間絶縁膜、５ コンタクトホール、６ 面取り部、７，７ａ バリアメタル、８，８ａ Ｗ膜、１３ 上部配線、１５ 多結晶シリコン膜。
Claims (2)
- シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜中に単位面積当たりの数が異なる複数のコンタクトホールを形成する工程と、前記コンタクトホールの上部に面取り部を形成する工程と、前記コンタクトホール内及び前記絶縁膜上に導電膜を形成する工程と、ＣＭＰを施して、前記絶縁膜上の前記導電膜を除去して前記コンタクトホール内に前記導電膜を残す工程とを備えた半導体装置の製造方法において、
前記ＣＭＰを施して、前記絶縁膜上の前記導電膜を除去して前記コンタクトホール内に前記導電膜を残す工程が、前記単位面積当たりの前記コンタクトホール数の多い領域の前記コンタクトホール上部の前記面取り部を除去するようにしたことを特徴とし、
前記面取り部を除去した後に、前記単位面積当たりの前記コンタクトホール数の多い領域の前記導電膜を埋込んだ前記コンタクトホール内及び前記絶縁膜上に、上部導電膜を堆積する工程と、前記絶縁膜上の前記上部導電膜を除去して、前記単位面積当たりの前記コンタクトホール数の多い領域の前記導電膜を埋込んだ前記コンタクトホール内に、前記上部導電膜を埋込む工程とを備えた事を特徴とする半導体装置の製造方法。 - シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜中に単位面積当たりの数が異なる複数のコンタクトホールを形成する工程と、前記コンタクトホールの上部に面取り部を形成する工程と、前記コンタクトホール内及び前記絶縁膜上に導電膜を形成する工程と、ＣＭＰを施して、前記絶縁膜上の前記導電膜を除去して前記コンタクトホール内に前記導電膜を残す工程とを備えた半導体装置の製造方法において、
前記ＣＭＰを施して、前記絶縁膜上の前記導電膜を除去して前記コンタクトホール内に前記導電膜を残す工程が、前記単位面積当たりの前記コンタクトホール数の多い領域の前記コンタクトホール上部の前記面取り部を除去するようにしたことを特徴とし、
前記面取り部を除去した後に、前記単位面積当たりの前記コンタクトホール数の多い領域の前記導電膜を埋込んだ前記コンタクトホール内及び前記絶縁膜上に、上部導電膜を堆積する工程と、前記上部導電膜をパターニングして、前記導電膜上に上部配線を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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