JPH0864822A - 局部相互接続のオーバパス・マスク/絶縁体及びその製造方法 - Google Patents
局部相互接続のオーバパス・マスク/絶縁体及びその製造方法Info
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- JPH0864822A JPH0864822A JP7118787A JP11878795A JPH0864822A JP H0864822 A JPH0864822 A JP H0864822A JP 7118787 A JP7118787 A JP 7118787A JP 11878795 A JP11878795 A JP 11878795A JP H0864822 A JPH0864822 A JP H0864822A
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Abstract
(57)【要約】
【目的】 本発明は局部相互接続のユーティリティを大
幅に改良する新規な方法と構造とを有する。これらの方
法と構造により、挿入された局部相互接続部は、ある露
出されたデバイスと選択的に接続でき、且つ互いに絶縁
を保つことができる。 【構成】 本発明に従いゲート36は導電性の材料57
から完全に絶縁され、一方、他の局部構造体は、例えば
ゲート40及び拡散物49などの導電性の材料57と電
気的に接続されている。更にスタック構造体31及び3
3の高さは等しい。これは使用されるマスキング及びエ
ッチング・シーケンスのためである。この等しい高さに
よりスペーサの幅はスタック構造体の外部表面に沿って
等しく形成される。
幅に改良する新規な方法と構造とを有する。これらの方
法と構造により、挿入された局部相互接続部は、ある露
出されたデバイスと選択的に接続でき、且つ互いに絶縁
を保つことができる。 【構成】 本発明に従いゲート36は導電性の材料57
から完全に絶縁され、一方、他の局部構造体は、例えば
ゲート40及び拡散物49などの導電性の材料57と電
気的に接続されている。更にスタック構造体31及び3
3の高さは等しい。これは使用されるマスキング及びエ
ッチング・シーケンスのためである。この等しい高さに
よりスペーサの幅はスタック構造体の外部表面に沿って
等しく形成される。
Description
【0001】
【産業上の利用分野】本発明は一般に半導体デバイス及
び半導体デバイスの製造方法に関する。特に本発明は局
部相互接続を使用する半導体デバイスのスタック構造
体、及び特にM0配線レベルでゲート・スタックをオー
バパス伝導体から分離するための2重機能オーバパス・
マスク/絶縁体に関する。本発明はまた、このようなス
タック構造体及び2重機能オーバパス・マスク/絶縁体
の製造方法に関する。
び半導体デバイスの製造方法に関する。特に本発明は局
部相互接続を使用する半導体デバイスのスタック構造
体、及び特にM0配線レベルでゲート・スタックをオー
バパス伝導体から分離するための2重機能オーバパス・
マスク/絶縁体に関する。本発明はまた、このようなス
タック構造体及び2重機能オーバパス・マスク/絶縁体
の製造方法に関する。
【0002】
【従来の技術】同じシリコン・ウエハ上に密集させた集
積回路の形成はよく知られており、これは回路の導電性
相互接続の技術である。例として、通常、使用される相
互接続は、相補型金属酸化膜半導体(CMOS)の電解
効果トランジスタ(FET)のゲートを隣接するFET
の拡散物に接続する配線である。他の一般の、しかし複
雑である相互接続は、介在ゲートに導電的接続なしでF
ETの隣接する拡散間の接続である。
積回路の形成はよく知られており、これは回路の導電性
相互接続の技術である。例として、通常、使用される相
互接続は、相補型金属酸化膜半導体(CMOS)の電解
効果トランジスタ(FET)のゲートを隣接するFET
の拡散物に接続する配線である。他の一般の、しかし複
雑である相互接続は、介在ゲートに導電的接続なしでF
ETの隣接する拡散間の接続である。
【0003】従来の相互接続技術は、コンタクト・ホー
ルと電線を使用しての所望の配線レベルへの形成であっ
た。このような技術は一般にデバイス或いは基板の上に
順応整合性の金属層の成膜、及び電気的接続を必要とし
ない領域と分離する金属層の連続エッチングを含む。こ
のような相互接続技術の1例は米国特許番号第4933
743号の"HIGH PERFORMANCE INTERCONNECT SYSTEM FO
R AN INTEGRATED CIRCUIT"で詳細に述べられている。上
記特許を簡単に説明すると、コンタクト・ホールは誘電
体層と分離されるためにエッチングが施され、デバイス
の接続領域を露出する。順応整合性の金属層が構造体上
に形成され、パターニングされ、エッチングが施されて
相互接続のレベルを形成する。残念なことに順応整合性
の金属層のエッチングによって非平面の表面が形成さ
れ、その後の付加の層或いはデバイスの形成を複雑にす
る。
ルと電線を使用しての所望の配線レベルへの形成であっ
た。このような技術は一般にデバイス或いは基板の上に
順応整合性の金属層の成膜、及び電気的接続を必要とし
ない領域と分離する金属層の連続エッチングを含む。こ
のような相互接続技術の1例は米国特許番号第4933
743号の"HIGH PERFORMANCE INTERCONNECT SYSTEM FO
R AN INTEGRATED CIRCUIT"で詳細に述べられている。上
記特許を簡単に説明すると、コンタクト・ホールは誘電
体層と分離されるためにエッチングが施され、デバイス
の接続領域を露出する。順応整合性の金属層が構造体上
に形成され、パターニングされ、エッチングが施されて
相互接続のレベルを形成する。残念なことに順応整合性
の金属層のエッチングによって非平面の表面が形成さ
れ、その後の付加の層或いはデバイスの形成を複雑にす
る。
【0004】局部相互接続と呼ばれる最近の代わりの方
法では、基板上にブランケット付着された絶縁体で始ま
り、何れのデバイスはこの上に形成される。次にこのブ
ランケット絶縁体は選択的にエッチングされ、所望のデ
バイス接続部を露出させる。挿入金属構造体がエッチン
グ領域に付着され、露出されたデバイス接続部と電気的
に接続する。次にこの金属構造体は残留する絶縁体で平
面化される。局部相互接続技術は、前述のように形成さ
れた第1の配線レベルの下でデバイスを電気的に接続す
るのに使用される。局部相互接続技術は、複数の配線層
に関連する問題を回避する。特に挿入金属は抵抗値が低
く、非常に短い長さの接続部をサポートし、一般に順応
整合性の配線より強い。局部相互接続技術の具体的実施
例が、米国特許番号第4789648号の"METHOD FOR
PRODUCING COPLANAR MULTI-LEVELMETAL/INSULATOR FILM
S ON A SUBSTRATE AND FOR FORMING PATTERND CONDUCTI
VE LINES SIMULTANEOUSLY WITH STUD VIAS"で述べられ
ている。上記特許で述べられるエッチングとマスキング
のシーケンスは一般に波形方式(damascene techniqu
e)として知られており、ここでは"ダマシーニング(da
mascening)"と称する。
法では、基板上にブランケット付着された絶縁体で始ま
り、何れのデバイスはこの上に形成される。次にこのブ
ランケット絶縁体は選択的にエッチングされ、所望のデ
バイス接続部を露出させる。挿入金属構造体がエッチン
グ領域に付着され、露出されたデバイス接続部と電気的
に接続する。次にこの金属構造体は残留する絶縁体で平
面化される。局部相互接続技術は、前述のように形成さ
れた第1の配線レベルの下でデバイスを電気的に接続す
るのに使用される。局部相互接続技術は、複数の配線層
に関連する問題を回避する。特に挿入金属は抵抗値が低
く、非常に短い長さの接続部をサポートし、一般に順応
整合性の配線より強い。局部相互接続技術の具体的実施
例が、米国特許番号第4789648号の"METHOD FOR
PRODUCING COPLANAR MULTI-LEVELMETAL/INSULATOR FILM
S ON A SUBSTRATE AND FOR FORMING PATTERND CONDUCTI
VE LINES SIMULTANEOUSLY WITH STUD VIAS"で述べられ
ている。上記特許で述べられるエッチングとマスキング
のシーケンスは一般に波形方式(damascene techniqu
e)として知られており、ここでは"ダマシーニング(da
mascening)"と称する。
【0005】現在、必要であるこの方式は、挿入金属構
造体或いはスタッドであり、絶縁体のエッチングによっ
て露出されたデバイスの全てのゲート・スタックを電気
的に接続する。複数のゲート或いは拡散部は露出され、
このように接続される。選択的エッチングの使用により
ゲートと隣接する拡散部との間の効果的な相互接続が可
能である。しかしながら、介在ゲートから離隔されてい
る拡散部間の局部相互接続方式は確立されていない。
造体或いはスタッドであり、絶縁体のエッチングによっ
て露出されたデバイスの全てのゲート・スタックを電気
的に接続する。複数のゲート或いは拡散部は露出され、
このように接続される。選択的エッチングの使用により
ゲートと隣接する拡散部との間の効果的な相互接続が可
能である。しかしながら、介在ゲートから離隔されてい
る拡散部間の局部相互接続方式は確立されていない。
【0006】従って、あるゲート・スタックと選択的に
接続され、他のゲート・スタックとは絶縁できる、挿入
金属の局部相互接続の技術が望まれる。この方式は回路
設計者に対して柔軟性を提供し、有効な処理技術にもと
づく選択の余裕を与える。結果として生まれる構造体は
正確に形成され、計画通りの形状と電気特性を持たなけ
ればならない。更に、製作方式は現在の回路設計の電気
的応答を減らしてはならず、更に過剰に複雑な製作ステ
ップを含んではならない。
接続され、他のゲート・スタックとは絶縁できる、挿入
金属の局部相互接続の技術が望まれる。この方式は回路
設計者に対して柔軟性を提供し、有効な処理技術にもと
づく選択の余裕を与える。結果として生まれる構造体は
正確に形成され、計画通りの形状と電気特性を持たなけ
ればならない。更に、製作方式は現在の回路設計の電気
的応答を減らしてはならず、更に過剰に複雑な製作ステ
ップを含んではならない。
【0007】
【発明が解決しようとする課題】本願の目的は、局部相
互接続のユーティリティを大幅に改良する新規な方法と
構造とを与えることにある。これらの方法と構造によ
り、挿入された局部相互接続部は、ある露出されたデバ
イスと選択的に接続でき、且つ互いに絶縁を保つことが
できる。本願の別の目的は、他の処理ステップが用意さ
れ、設計者に利用可能な技術にもとづくオプションを提
供できる方法を与えることにある。更に本願の別の目的
は、結果として生じた構造体を、高度の半導体システム
におけるデバイスの性能と機能性の改良のために精密に
形づくる方法を与えることにある。
互接続のユーティリティを大幅に改良する新規な方法と
構造とを与えることにある。これらの方法と構造によ
り、挿入された局部相互接続部は、ある露出されたデバ
イスと選択的に接続でき、且つ互いに絶縁を保つことが
できる。本願の別の目的は、他の処理ステップが用意さ
れ、設計者に利用可能な技術にもとづくオプションを提
供できる方法を与えることにある。更に本願の別の目的
は、結果として生じた構造体を、高度の半導体システム
におけるデバイスの性能と機能性の改良のために精密に
形づくる方法を与えることにある。
【0008】
【課題を解決するための手段】本発明の第1の態様とし
て半導体の製造方法は、以下のステップを有する。電気
的絶縁材料の第1のマスクを電気的導電性材料にダマシ
ーニングするステップと、電気的導電性材料上に第2の
マスクを形成するステップと、オーバパス伝導体の伝導
体イメージの画定に第1のマスクと第2のマスクとを使
用するステップと、電気的導電性材料の部分をオーバパ
ス伝導体から電気的に絶縁するオーバパス絶縁体として
第1のマスクを保持するステップ、を有することであ
る。
て半導体の製造方法は、以下のステップを有する。電気
的絶縁材料の第1のマスクを電気的導電性材料にダマシ
ーニングするステップと、電気的導電性材料上に第2の
マスクを形成するステップと、オーバパス伝導体の伝導
体イメージの画定に第1のマスクと第2のマスクとを使
用するステップと、電気的導電性材料の部分をオーバパ
ス伝導体から電気的に絶縁するオーバパス絶縁体として
第1のマスクを保持するステップ、を有することであ
る。
【0009】本発明は他の態様として以下のステップを
含むゲート・スタックの形成方法を有する。基板の上部
表面上に電気的導電性材料の層を与えるステップと、電
気的絶縁層を電気的導電性材料の層にダマシーニングす
るステップと、ゲート・スタックの形成のために電気的
導電性材料及び電気的絶縁層にエッチングするステップ
とを有し、電気的導電性材料の層の1部及び電気的絶縁
層の1部は、ゲート・スタックを有し、及び自己整合型
である。
含むゲート・スタックの形成方法を有する。基板の上部
表面上に電気的導電性材料の層を与えるステップと、電
気的絶縁層を電気的導電性材料の層にダマシーニングす
るステップと、ゲート・スタックの形成のために電気的
導電性材料及び電気的絶縁層にエッチングするステップ
とを有し、電気的導電性材料の層の1部及び電気的絶縁
層の1部は、ゲート・スタックを有し、及び自己整合型
である。
【0010】更に他の態様では、基板の上部表面上に、
高さは等しいが異なる組成を有する2つのゲート・スタ
ックを形成する製造方法を提供する。この方法は、第1
の領域において基板の上部表面上に第1の層を形成する
ステップと、第2の領域において基板の上部表面上に2
つの層を形成するステップと、ここにおいて製作途中の
半導体が基板の上部表面上に複数の層を有することが決
まり、及び第1の領域の第1のゲート・スタック、及び
第2の領域の第2のゲート・スタックの構成は、異なる
組成であるが基板の上部表面上において等しい高さであ
る2つのゲート・スタックが形成されるように製作途中
の半導体の上部表面上を平面化するステップとを有す
る。
高さは等しいが異なる組成を有する2つのゲート・スタ
ックを形成する製造方法を提供する。この方法は、第1
の領域において基板の上部表面上に第1の層を形成する
ステップと、第2の領域において基板の上部表面上に2
つの層を形成するステップと、ここにおいて製作途中の
半導体が基板の上部表面上に複数の層を有することが決
まり、及び第1の領域の第1のゲート・スタック、及び
第2の領域の第2のゲート・スタックの構成は、異なる
組成であるが基板の上部表面上において等しい高さであ
る2つのゲート・スタックが形成されるように製作途中
の半導体の上部表面上を平面化するステップとを有す
る。
【0011】更に他の態様として、ゲート・スタック及
びオーバパス伝導体の製造方法が提供される。この方法
は、絶縁層を導体層にダマシーニングすることによっ
て、部分的に基板上にゲート・スタックを形成するステ
ップと、オーバパス伝導体の伝導体イメージを部分的に
画定するためにオーバパス・マスクを有するゲート・ス
タックの絶縁層の1部を使用するステップと、オーバパ
ス伝導体がゲート・スタックの絶縁層によってゲート・
スタックの導体層の1部から絶縁されるようにゲート・
スタック上にオーバパス伝導体を形成するステップとを
有する。
びオーバパス伝導体の製造方法が提供される。この方法
は、絶縁層を導体層にダマシーニングすることによっ
て、部分的に基板上にゲート・スタックを形成するステ
ップと、オーバパス伝導体の伝導体イメージを部分的に
画定するためにオーバパス・マスクを有するゲート・ス
タックの絶縁層の1部を使用するステップと、オーバパ
ス伝導体がゲート・スタックの絶縁層によってゲート・
スタックの導体層の1部から絶縁されるようにゲート・
スタック上にオーバパス伝導体を形成するステップとを
有する。
【0012】構造的に本発明は第1の態様としてスタッ
ク構造体を有する。スタック構造体は基板上に置かれ、
伝導体層及び該伝導体層上に置かれた絶縁体層を有す
る。オーバパス伝導体は、絶縁体層が伝導体層をオーバ
パス伝導体から電気的に絶縁するようにスタック構造体
を囲む。伝導体層と絶縁体層は自己整合であるのが好ま
しい。この半導体の詳細は後で述べられる。
ク構造体を有する。スタック構造体は基板上に置かれ、
伝導体層及び該伝導体層上に置かれた絶縁体層を有す
る。オーバパス伝導体は、絶縁体層が伝導体層をオーバ
パス伝導体から電気的に絶縁するようにスタック構造体
を囲む。伝導体層と絶縁体層は自己整合であるのが好ま
しい。この半導体の詳細は後で述べられる。
【0013】更に他の態様において、半導体は第1のゲ
ート・スタックと第2のゲート・スタックとを有する。
第1のゲート・スタックは第1の組成を持ち、その上部
表面は基板の上部表面から間隔'X'だけ上方に位置す
る。同様に、第2のゲート・スタックは、基板の上部表
面より上方に間隔'X'で上部表面を持つ。上部層と下部
層とを有する第2のゲート・スタックは第2の組成を有
する。
ート・スタックと第2のゲート・スタックとを有する。
第1のゲート・スタックは第1の組成を持ち、その上部
表面は基板の上部表面から間隔'X'だけ上方に位置す
る。同様に、第2のゲート・スタックは、基板の上部表
面より上方に間隔'X'で上部表面を持つ。上部層と下部
層とを有する第2のゲート・スタックは第2の組成を有
する。
【0014】
【実施例】概略的に述べると、本発明は半導体相互接続
構造とその製造方法である。特にスタック・コンポーネ
ントが、局部相互接続材料から成る挿入層の周囲から電
気的に絶縁される半導体が提供される。絶縁機能は、金
属相互接続材料の下に選択的に埋込まれた自己整合のオ
ーバパス絶縁体で部分的に得られる。
構造とその製造方法である。特にスタック・コンポーネ
ントが、局部相互接続材料から成る挿入層の周囲から電
気的に絶縁される半導体が提供される。絶縁機能は、金
属相互接続材料の下に選択的に埋込まれた自己整合のオ
ーバパス絶縁体で部分的に得られる。
【0015】後で説明されるように、局部相互接続の製
作は、スタック構造体の上方に絶縁体のブランケット層
を付着し、次にこのブランケット層をエッチングしてマ
スクを形成し、伝導体イメージを画定する。エッチング
・パターンの修正は、局部相互接続部に接続を望まない
ゲート上に絶縁体を残すことで可能である。しかしなが
ら、このエッチング修正方式は、ゲート、挿入伝導体及
び他の露出されたデバイスとの間に位置合わせの問題を
生む。
作は、スタック構造体の上方に絶縁体のブランケット層
を付着し、次にこのブランケット層をエッチングしてマ
スクを形成し、伝導体イメージを画定する。エッチング
・パターンの修正は、局部相互接続部に接続を望まない
ゲート上に絶縁体を残すことで可能である。しかしなが
ら、このエッチング修正方式は、ゲート、挿入伝導体及
び他の露出されたデバイスとの間に位置合わせの問題を
生む。
【0016】特に通常の製作プロセスではポリシリコン
・ゲート・スタックはグループとして形成され、通常の
エッチング・ステップによって露出される。グループと
してのゲート・スタックは、これらの上に置かれた絶縁
体を有する。次にデバイスは付加の絶縁体材料によって
完全に包まれ、エッチング後、挿入金属の伝導体イメー
ジを画定する境界材料として働く。基板上のこの絶縁体
層の高さは何れのデバイス或いは接続部より高い。電気
的接続を満たすために以前に施された絶縁体をゲート・
スタックから除去するエッチングでは、ゲート・スタッ
クの覆い部分に完全に整合するマスクを必要とする。正
確なマスクの位置合わせは不可能なので、絶縁体の残留
部分はその後の構成物の形成に悪影響を及ぼす。特に続
いて付着される伝導体は低い方のデバイスに整合しない
のでデバイス全体の電気特性に悪影響を及ぼす。
・ゲート・スタックはグループとして形成され、通常の
エッチング・ステップによって露出される。グループと
してのゲート・スタックは、これらの上に置かれた絶縁
体を有する。次にデバイスは付加の絶縁体材料によって
完全に包まれ、エッチング後、挿入金属の伝導体イメー
ジを画定する境界材料として働く。基板上のこの絶縁体
層の高さは何れのデバイス或いは接続部より高い。電気
的接続を満たすために以前に施された絶縁体をゲート・
スタックから除去するエッチングでは、ゲート・スタッ
クの覆い部分に完全に整合するマスクを必要とする。正
確なマスクの位置合わせは不可能なので、絶縁体の残留
部分はその後の構成物の形成に悪影響を及ぼす。特に続
いて付着される伝導体は低い方のデバイスに整合しない
のでデバイス全体の電気特性に悪影響を及ぼす。
【0017】更に、反応性イオン・エッチング(RI
E)は低いデバイス領域を選択させることは不可能であ
り、ウエット・エッチングは生成されるねじれ及び絶縁
体そのものに対するウエット・エッチングの温度及び化
学的不親和性のために適切ではない。
E)は低いデバイス領域を選択させることは不可能であ
り、ウエット・エッチングは生成されるねじれ及び絶縁
体そのものに対するウエット・エッチングの温度及び化
学的不親和性のために適切ではない。
【0018】処理が進むにつれ、付加の問題が生ずる。
挿入金属の付加と平面化において、露出されて電気的接
続を必要とする他のゲート・スタックは、絶縁されたス
タックの高さよりも異なるスタック高さを有する。従っ
て等しく付着されたスペーサ層は、異なるスタックの表
面上で不規則な形態となる。隣接するゲートのポイント
間で測定された横方向の間隔は、このように一定ではな
い。これは例えば特殊化された回路設計などにおけるゲ
ート間の一定のデバイス長さを必要とするアプリケーシ
ョンにとって重大な問題である。望ましくはないが複雑
なエッチング・シーケンスを採用することにより、これ
らの問題の軽減が可能である。
挿入金属の付加と平面化において、露出されて電気的接
続を必要とする他のゲート・スタックは、絶縁されたス
タックの高さよりも異なるスタック高さを有する。従っ
て等しく付着されたスペーサ層は、異なるスタックの表
面上で不規則な形態となる。隣接するゲートのポイント
間で測定された横方向の間隔は、このように一定ではな
い。これは例えば特殊化された回路設計などにおけるゲ
ート間の一定のデバイス長さを必要とするアプリケーシ
ョンにとって重大な問題である。望ましくはないが複雑
なエッチング・シーケンスを採用することにより、これ
らの問題の軽減が可能である。
【0019】上記の全ての問題は、以下の実施例で述べ
られる新規な方法と構造によって回避できる。
られる新規な方法と構造によって回避できる。
【0020】本発明の第1の実施例は、2重機能、自己
整合オーバパス・マスク/絶縁体を作り出す製造方法を
含む。第2、第3及び第4の製作実施例は、第1の実施
例に対する必然的な変更と改良であり、異なる物理的及
び電気特性での構造を作り出す様々な処理技術が含まれ
る。
整合オーバパス・マスク/絶縁体を作り出す製造方法を
含む。第2、第3及び第4の製作実施例は、第1の実施
例に対する必然的な変更と改良であり、異なる物理的及
び電気特性での構造を作り出す様々な処理技術が含まれ
る。
【0021】最初に図8を参照すると、本発明の第1の
実施例に従って製作された半導体が示されており、2つ
のスタック構造体31及び33を有し、該構造体を導電
性の材料57の挿入層が囲んでいる。導電性の材料は境
界層金属がチタン窒化物であるタングステンなどの金属
であり、及び銅或いはアルミニウム/銅などの他の材料
である。基板10の上部にあるスタック構造体はゲート
酸化物44a及び44bを有する。この特定の構造体で
は、スタックは基板10内で拡散物49を共有する。
実施例に従って製作された半導体が示されており、2つ
のスタック構造体31及び33を有し、該構造体を導電
性の材料57の挿入層が囲んでいる。導電性の材料は境
界層金属がチタン窒化物であるタングステンなどの金属
であり、及び銅或いはアルミニウム/銅などの他の材料
である。基板10の上部にあるスタック構造体はゲート
酸化物44a及び44bを有する。この特定の構造体で
は、スタックは基板10内で拡散物49を共有する。
【0022】特にスタック構造体33を参照すると、ゲ
ート36がゲート酸化物44b上に置かれている。濃厚
にドープされた多結晶のシリコン層から成るゲート36
は、基板10の減耗領域、すなわちゲート酸化物44b
上部表面を電気的に制御する。オーバパス絶縁体34は
ゲート36の上部表面38上に置かれているのがわか
る。酸化物スペーサ42c及び42dは、オーバパス絶
縁体34からゲート36の側壁に沿って基板10に延び
る。同様に、窒化物障壁59c及び59dは、酸化物ス
ペーサ42c及び42dの外部表面に沿って置かれる。
従って、ゲート36は、局部相互接続を形成する挿入さ
れた導電性の材料57から完全に電気的に絶縁される。
図示されるように、この絶縁構造体の重要な構成要素は
オーバパス絶縁体34を有する。ゲート36と同時に形
成されたこの絶縁体はゲートと自己整合されており、ス
タック構造体33の1部である。
ート36がゲート酸化物44b上に置かれている。濃厚
にドープされた多結晶のシリコン層から成るゲート36
は、基板10の減耗領域、すなわちゲート酸化物44b
上部表面を電気的に制御する。オーバパス絶縁体34は
ゲート36の上部表面38上に置かれているのがわか
る。酸化物スペーサ42c及び42dは、オーバパス絶
縁体34からゲート36の側壁に沿って基板10に延び
る。同様に、窒化物障壁59c及び59dは、酸化物ス
ペーサ42c及び42dの外部表面に沿って置かれる。
従って、ゲート36は、局部相互接続を形成する挿入さ
れた導電性の材料57から完全に電気的に絶縁される。
図示されるように、この絶縁構造体の重要な構成要素は
オーバパス絶縁体34を有する。ゲート36と同時に形
成されたこの絶縁体はゲートと自己整合されており、ス
タック構造体33の1部である。
【0023】絶縁されたスタック構造体33とは対照的
にスタック構造体31と拡散物49は各々挿入された導
電性の材料57と電気的に接続されている。特にスタッ
ク構造体31を参照すると、酸化物スペーサ42a及び
42b、残留窒化物障壁59a及び59bはゲート40
の側壁に沿って延びている。スタック構造体31の上部
層48は、例えばゲート・ケイ化物から成る伝導体層を
有する。この伝導体層は、挿入された導電性の材料57
とゲート40との間にオーム接触として働く。同様に拡
散物49はケイ化拡散物50を介して導電性の材料57
と電気的に接続する。
にスタック構造体31と拡散物49は各々挿入された導
電性の材料57と電気的に接続されている。特にスタッ
ク構造体31を参照すると、酸化物スペーサ42a及び
42b、残留窒化物障壁59a及び59bはゲート40
の側壁に沿って延びている。スタック構造体31の上部
層48は、例えばゲート・ケイ化物から成る伝導体層を
有する。この伝導体層は、挿入された導電性の材料57
とゲート40との間にオーム接触として働く。同様に拡
散物49はケイ化拡散物50を介して導電性の材料57
と電気的に接続する。
【0024】要約すると、本発明に従うゲート36は導
電性の材料57から完全に絶縁され、一方、他の局部構
造体は、例えばゲート40及び拡散物49などの導電性
の材料57と電気的に接続されている。更にスタック構
造体31(ケイ化状態になる前)及び33の高さは等し
い。これは後で説明されるが使用されるマスキング及び
エッチングのシーケンスのためである。この等しい高さ
によりスペーサの幅は、スタック構造体の外部表面に沿
って等しく形成される。
電性の材料57から完全に絶縁され、一方、他の局部構
造体は、例えばゲート40及び拡散物49などの導電性
の材料57と電気的に接続されている。更にスタック構
造体31(ケイ化状態になる前)及び33の高さは等し
い。これは後で説明されるが使用されるマスキング及び
エッチングのシーケンスのためである。この等しい高さ
によりスペーサの幅は、スタック構造体の外部表面に沿
って等しく形成される。
【0025】次に図13を参照すると、本発明の第2及
び第3の実施例に従って製作された半導体が示されてい
る。図13は再び2つのスタック構造体71及び73を
示す。スタック構造体71は、自己整合のゲート40及
びゲート・ケイ化物75を有し、拡散物77上のオプシ
ョンのケイ化物79からある厚さで減結合されている。
これは独立した2つのケイ化物を形成することによって
得られる。更に、基板上における両方のスタック構造体
の高さは等しい。図示されている構造体の周囲に形成さ
れた挿入された伝導層(図示なし)は、ゲート・ケイ化
物75とケイ化物79とは電気的に接続されているが、
ゲート36とは電気的に接続されていない。
び第3の実施例に従って製作された半導体が示されてい
る。図13は再び2つのスタック構造体71及び73を
示す。スタック構造体71は、自己整合のゲート40及
びゲート・ケイ化物75を有し、拡散物77上のオプシ
ョンのケイ化物79からある厚さで減結合されている。
これは独立した2つのケイ化物を形成することによって
得られる。更に、基板上における両方のスタック構造体
の高さは等しい。図示されている構造体の周囲に形成さ
れた挿入された伝導層(図示なし)は、ゲート・ケイ化
物75とケイ化物79とは電気的に接続されているが、
ゲート36とは電気的に接続されていない。
【0026】図23は、本発明の第4の実施例に従って
製作された半導体を示す。スタック構造体91及び93
は、図13に関連して説明された構造体と同様である
が、しかしながら、第4の実施例ではエッチング・シー
ケンスに改良が加えられおり、埋込まれたケイ化物11
6とオーバパス絶縁体102の両方は複雑なエッチング
・シーケンスなしで形成される。本発明による様々な製
作順序が下記に述べられている。
製作された半導体を示す。スタック構造体91及び93
は、図13に関連して説明された構造体と同様である
が、しかしながら、第4の実施例ではエッチング・シー
ケンスに改良が加えられおり、埋込まれたケイ化物11
6とオーバパス絶縁体102の両方は複雑なエッチング
・シーケンスなしで形成される。本発明による様々な製
作順序が下記に述べられている。
【0027】第1の実施例:概略的に説明すると第1の
製作実施例は、ゲート・スタックを挿入された局部相互
接続部から絶縁する、2重機能オーバパス・マスク/絶
縁体のゲート・スタック上への形成方法である。マスク
/絶縁体はゲートと同時に形成され、ゲートに対して自
己整合型である。非腐食性の材料で構成するマスク/絶
縁体は、局部相互接続の伝導体イメージを画定するエッ
チングからゲートを保護する。最後にマスク/絶縁体は
回路の動作中、オーバパス絶縁体として機能を保つ。
製作実施例は、ゲート・スタックを挿入された局部相互
接続部から絶縁する、2重機能オーバパス・マスク/絶
縁体のゲート・スタック上への形成方法である。マスク
/絶縁体はゲートと同時に形成され、ゲートに対して自
己整合型である。非腐食性の材料で構成するマスク/絶
縁体は、局部相互接続の伝導体イメージを画定するエッ
チングからゲートを保護する。最後にマスク/絶縁体は
回路の動作中、オーバパス絶縁体として機能を保つ。
【0028】図1はCMOS製作プロセスを表す。初期
の形態は基板10の上部で成長し、最終的にはゲート酸
化物としての役目をする薄膜酸化物層25を持つ基板1
0を有する。また分離領域としての役目をし、薄膜酸化
物層25から選択的に成長するリセス酸化物層22が与
えられている。分離領域は、基板中にみぞを形成し、酸
化物で充填した浅いトレンチ絶縁物によって代わりに形
成することができる。次に酸化物は平面化され、図2で
示される絶縁酸化物24となる。
の形態は基板10の上部で成長し、最終的にはゲート酸
化物としての役目をする薄膜酸化物層25を持つ基板1
0を有する。また分離領域としての役目をし、薄膜酸化
物層25から選択的に成長するリセス酸化物層22が与
えられている。分離領域は、基板中にみぞを形成し、酸
化物で充填した浅いトレンチ絶縁物によって代わりに形
成することができる。次に酸化物は平面化され、図2で
示される絶縁酸化物24となる。
【0029】ポリシリコンなどの伝導層20は酸化物上
にブランケット付着され、ブラインド研摩、或いは他の
同様の方法を使用して平面化が行われる。次にマスキン
グ及びエッチングのステップが行われる。図2において
マスク26は画定され、伝導層20においてエッチング
領域28を生成するのに使用される(図3参照)。次に
絶縁層30が等しく付着され、化学機械研磨(CMP)
或いは他の適当な手段を用いて平面化される。知られて
いるように化学機械研磨は選択的スラリーを使用する。
これは、同一平面の膜の生成において異なるエッチング
率を持ち、物質に対して異なる除去率を有する。この方
式は、Beyerらによる米国特許番号第4944836号
の"CHEM-MECH POLISHING METHOD FOR PRODUCING COPLAN
AR METAL/INSULATOR FILMS ON A SUBSTRATE"に記載され
ている。絶縁層30は、シリコン窒化物Si3N4などの
非腐食性の絶縁材料から成る。オーバパス絶縁体34は
この絶縁材料で形成され、伝導層20の上部表面に対し
て同一平面にある(図4)。次に第2のマスク32がゲ
ート・スタック構造体を画定するのに使用される(図
5)。これらの構造は、図4の製作途中の構造体をエッ
チングすることで生じる。
にブランケット付着され、ブラインド研摩、或いは他の
同様の方法を使用して平面化が行われる。次にマスキン
グ及びエッチングのステップが行われる。図2において
マスク26は画定され、伝導層20においてエッチング
領域28を生成するのに使用される(図3参照)。次に
絶縁層30が等しく付着され、化学機械研磨(CMP)
或いは他の適当な手段を用いて平面化される。知られて
いるように化学機械研磨は選択的スラリーを使用する。
これは、同一平面の膜の生成において異なるエッチング
率を持ち、物質に対して異なる除去率を有する。この方
式は、Beyerらによる米国特許番号第4944836号
の"CHEM-MECH POLISHING METHOD FOR PRODUCING COPLAN
AR METAL/INSULATOR FILMS ON A SUBSTRATE"に記載され
ている。絶縁層30は、シリコン窒化物Si3N4などの
非腐食性の絶縁材料から成る。オーバパス絶縁体34は
この絶縁材料で形成され、伝導層20の上部表面に対し
て同一平面にある(図4)。次に第2のマスク32がゲ
ート・スタック構造体を画定するのに使用される(図
5)。これらの構造は、図4の製作途中の構造体をエッ
チングすることで生じる。
【0030】代替のエッチング方式が、第2のマスク3
2を使用してスタック構造体を作り出すのに利用でき
る。オーバパス絶縁体34の露出領域が最初にエッチン
グされ、エッチング防止として働く薄膜酸化物層25付
きの伝導層20をエッチングする。薄膜酸化物のエッチ
ング防止に対してポリシリコンの良好なエッチング比率
が与えられれば、第1の窒化物のエッチングによって生
じたポリシリコン層の厚さの相違は薄膜酸化物の早期除
去とはならない。第2の代替方法として、伝導層20及
び薄膜酸化物25に対する同じ割合でのエッチングが使
用可能である。他の代替方法は伝導層20をオーバパス
絶縁体34の下部レベルまでエッチングし、それからオ
ーバパス絶縁体34の露出領域にエッチングを施し、残
留する伝導層20を薄膜酸化物層25までエッチングす
る方法である。この後者のエッチング方法は複雑である
がゲート40において利点を有し、ゲート40の上部表
面で事前エッチングすることにより、ポリシリコンの厚
さが均一となり、エッチング防止域において後続のエッ
チングをする必要がなくなる。
2を使用してスタック構造体を作り出すのに利用でき
る。オーバパス絶縁体34の露出領域が最初にエッチン
グされ、エッチング防止として働く薄膜酸化物層25付
きの伝導層20をエッチングする。薄膜酸化物のエッチ
ング防止に対してポリシリコンの良好なエッチング比率
が与えられれば、第1の窒化物のエッチングによって生
じたポリシリコン層の厚さの相違は薄膜酸化物の早期除
去とはならない。第2の代替方法として、伝導層20及
び薄膜酸化物25に対する同じ割合でのエッチングが使
用可能である。他の代替方法は伝導層20をオーバパス
絶縁体34の下部レベルまでエッチングし、それからオ
ーバパス絶縁体34の露出領域にエッチングを施し、残
留する伝導層20を薄膜酸化物層25までエッチングす
る方法である。この後者のエッチング方法は複雑である
がゲート40において利点を有し、ゲート40の上部表
面で事前エッチングすることにより、ポリシリコンの厚
さが均一となり、エッチング防止域において後続のエッ
チングをする必要がなくなる。
【0031】次に図5の半導体におけるエッチングにつ
いて述べる。マスク32が適当な手段によって除去され
る。"マスク"34の絶縁特性はゲート36と続いて付着
される局部相互接続部との間の電気的接続を防止するこ
とに注目することが重要である。更にゲート36と同時
にエッチングされたオーバパス絶縁体34はゲート36
と自己整合される。特にオーバパス絶縁体34の露出さ
れたサイド・エッジ29a及び29bと、ゲート36の
とサイド表面27a及び27bとは、一直線に揃う。こ
の位置合わせは非常に重要であり、後で述べるようにデ
バイスにおける電気特性の全体的改良となる。このよう
な位置合わせは、マスクがゲートの形成後に形成される
場合は可能でないことに注目する。ゲートの形成後に形
成されたマスクは、表面27a及び27bに延びる傾向
があり、これにより基板への拡散物の注入及び接続に影
響を及ぼす。
いて述べる。マスク32が適当な手段によって除去され
る。"マスク"34の絶縁特性はゲート36と続いて付着
される局部相互接続部との間の電気的接続を防止するこ
とに注目することが重要である。更にゲート36と同時
にエッチングされたオーバパス絶縁体34はゲート36
と自己整合される。特にオーバパス絶縁体34の露出さ
れたサイド・エッジ29a及び29bと、ゲート36の
とサイド表面27a及び27bとは、一直線に揃う。こ
の位置合わせは非常に重要であり、後で述べるようにデ
バイスにおける電気特性の全体的改良となる。このよう
な位置合わせは、マスクがゲートの形成後に形成される
場合は可能でないことに注目する。ゲートの形成後に形
成されたマスクは、表面27a及び27bに延びる傾向
があり、これにより基板への拡散物の注入及び接続に影
響を及ぼす。
【0032】図6は、第1の実施例による下記の処理ス
テップでの半導体を示す。特にスペーサ材料(例えばシ
リコン酸化物)は構造体全体の上部に付着される。拡散
物49の形成はイオン注入を使用して始められる。スペ
ーサ材料と薄膜酸化物層25はエッチングされ、これに
よりスペーサ42a乃至42dとゲート酸化物44a及
び44bを形成する。アニール・ステップがイオン注入
を"ドライブ・イン"するために追加的に行われ、これに
よって拡散物49の形成を完了する。
テップでの半導体を示す。特にスペーサ材料(例えばシ
リコン酸化物)は構造体全体の上部に付着される。拡散
物49の形成はイオン注入を使用して始められる。スペ
ーサ材料と薄膜酸化物層25はエッチングされ、これに
よりスペーサ42a乃至42dとゲート酸化物44a及
び44bを形成する。アニール・ステップがイオン注入
を"ドライブ・イン"するために追加的に行われ、これに
よって拡散物49の形成を完了する。
【0033】本発明の他の機能、すなわちスタック構造
上部における酸化物スペーサの正確な形成がこの段階で
明らかになる。これはスペーサが等しく付着された酸化
物の層から形成され、及びこの時点での処理における両
方のスタックが等しい高さであることの事実から、正確
なスペーサ形成が可能である。順応整合性のスペーサの
成膜とエッチング及びその結果として生じる大きさは、
施されたスタック構造体の高さによって影響を受けるこ
とに注目する。順応整合性のスペーサの厚さがスタック
構造体の高さの50%に近いか或いは越える場合、この
影響は更に強くなる。更にスペーサの幅はデバイスの長
さに関係するので回路設計者にとって一般的に厳しいこ
とになる。従って本発明は異なる組成であるがこの処理
段階で等しい高さのスタック構造体を提供する。
上部における酸化物スペーサの正確な形成がこの段階で
明らかになる。これはスペーサが等しく付着された酸化
物の層から形成され、及びこの時点での処理における両
方のスタックが等しい高さであることの事実から、正確
なスペーサ形成が可能である。順応整合性のスペーサの
成膜とエッチング及びその結果として生じる大きさは、
施されたスタック構造体の高さによって影響を受けるこ
とに注目する。順応整合性のスペーサの厚さがスタック
構造体の高さの50%に近いか或いは越える場合、この
影響は更に強くなる。更にスペーサの幅はデバイスの長
さに関係するので回路設計者にとって一般的に厳しいこ
とになる。従って本発明は異なる組成であるがこの処理
段階で等しい高さのスタック構造体を提供する。
【0034】この実例の構造体は拡散物49とゲート4
0の間の局部相互接続を有するので、ゲート・ケイ化物
48及びケイ化拡散物50は好ましく形成され、接続を
容易にする。これらのケイ化物は後で熱サイクルが行わ
れるチタンなどの構成物による金属層の成膜(図示な
し)によって形成することができる。ケイ化物は金属
層、すなわちゲート40の上部表面及び拡散物49上に
露出されたシリコンだけに形成される。例えば窒化物障
壁46は、それから半導体全体の上部に等しく付着さ
れ、その後の処理中、デバイスをイオン汚染から保護す
る。
0の間の局部相互接続を有するので、ゲート・ケイ化物
48及びケイ化拡散物50は好ましく形成され、接続を
容易にする。これらのケイ化物は後で熱サイクルが行わ
れるチタンなどの構成物による金属層の成膜(図示な
し)によって形成することができる。ケイ化物は金属
層、すなわちゲート40の上部表面及び拡散物49上に
露出されたシリコンだけに形成される。例えば窒化物障
壁46は、それから半導体全体の上部に等しく付着さ
れ、その後の処理中、デバイスをイオン汚染から保護す
る。
【0035】局部相互接続(すなわち、M0レベル配
線)を有するために導電性の材料が次に付着され、"ダ
マシーン"(damascene)方式に従って平面化される。"
ダマシーン"方式はChowらによる米国特許番号第478
9648号の"METHOD FOR PRODUCING COPLANAR MULTI-L
EVEL METAL/INSULATOR FILMS ON A SUBSTRATE AND FOR
FORMING PATTERNED CONDUCTIVE LINES SIMULTANEOUSLY
WITH STUD VIAS"に記載されている。簡単に説明する
と、ダマシーニングは例として、平面化された絶縁層を
電気的接続が得られる導電性の材料上に付着する。エッ
チングが施されるとエッチング・チャネルが得られ、下
部に施された導電性の材料が露出され、伝導体イメージ
を画定する。これらのチャネルはそれから金属被覆で充
填され、残る絶縁体で平面化され、局部相互接続を形成
する。本実施例ではゲート36はこのようなチャネル内
にあるが局部相互接続部からは絶縁されることはない。
線)を有するために導電性の材料が次に付着され、"ダ
マシーン"(damascene)方式に従って平面化される。"
ダマシーン"方式はChowらによる米国特許番号第478
9648号の"METHOD FOR PRODUCING COPLANAR MULTI-L
EVEL METAL/INSULATOR FILMS ON A SUBSTRATE AND FOR
FORMING PATTERNED CONDUCTIVE LINES SIMULTANEOUSLY
WITH STUD VIAS"に記載されている。簡単に説明する
と、ダマシーニングは例として、平面化された絶縁層を
電気的接続が得られる導電性の材料上に付着する。エッ
チングが施されるとエッチング・チャネルが得られ、下
部に施された導電性の材料が露出され、伝導体イメージ
を画定する。これらのチャネルはそれから金属被覆で充
填され、残る絶縁体で平面化され、局部相互接続を形成
する。本実施例ではゲート36はこのようなチャネル内
にあるが局部相互接続部からは絶縁されることはない。
【0036】ダマシーニングは、図7及び図8を参照す
ることによって更に説明される。スパッタされたクォー
ツ、すなわちSi3N4/SiO2層(CVDによって付
着される)で構成する絶縁層52は半導体全体の上部に
付着され、平面化される。この層の高さは局部相互接続
のために必要な厚さに相当する。絶縁層52の平らな上
部表面に画定された第3のマスク54は、絶縁層52と
窒化物障壁46の垂直エッチングを容易にする。残留障
壁スペーサ59a乃至59dは構造体上に残り、スタッ
クを包む空隙が形成される。オーバパス絶縁体34の非
腐食特性は、オーバパス絶縁体及びゲート36からの物
資の移動を防止する。マスク54の除去後、空隙は導電
性の材料57で充填される。導電性の材料57はチタン
窒化物(TiN)などを含み、タングステンのCVDが
施され、オーバパス伝導体として機能する。最後に、再
びCMP或いは他の適当な方法で導電性の材料57と絶
縁層52の平面化が行われる。
ることによって更に説明される。スパッタされたクォー
ツ、すなわちSi3N4/SiO2層(CVDによって付
着される)で構成する絶縁層52は半導体全体の上部に
付着され、平面化される。この層の高さは局部相互接続
のために必要な厚さに相当する。絶縁層52の平らな上
部表面に画定された第3のマスク54は、絶縁層52と
窒化物障壁46の垂直エッチングを容易にする。残留障
壁スペーサ59a乃至59dは構造体上に残り、スタッ
クを包む空隙が形成される。オーバパス絶縁体34の非
腐食特性は、オーバパス絶縁体及びゲート36からの物
資の移動を防止する。マスク54の除去後、空隙は導電
性の材料57で充填される。導電性の材料57はチタン
窒化物(TiN)などを含み、タングステンのCVDが
施され、オーバパス伝導体として機能する。最後に、再
びCMP或いは他の適当な方法で導電性の材料57と絶
縁層52の平面化が行われる。
【0037】要約すると本発明の第1の処理実施例によ
って製作され、結果として生じた半導体は図8で示され
る。この半導体は、ゲート36をオーバパスする局部相
互接続部57を有するが、ゲート40及び拡散物49な
どの実例であるデバイスと電気的に接続されている。ゲ
ート36と同時に形成されたオーバパス絶縁体34はゲ
ート36と自己整合され、回路はゲート及び拡散物上部
のイメージ・バイアスを受けない。
って製作され、結果として生じた半導体は図8で示され
る。この半導体は、ゲート36をオーバパスする局部相
互接続部57を有するが、ゲート40及び拡散物49な
どの実例であるデバイスと電気的に接続されている。ゲ
ート36と同時に形成されたオーバパス絶縁体34はゲ
ート36と自己整合され、回路はゲート及び拡散物上部
のイメージ・バイアスを受けない。
【0038】第2の実施例:ステップが図9乃至図13
で示される本発明の第2の実施例は、第1の処理実施例
の修正であり、大きさと機能性が改良されたスタック構
造体である。この処理実施例は一般に、スタック構造体
の形成前のスタック構造体上部内における導電性及び絶
縁性マスクの選択的形成であり、その結果、自己整合の
絶縁性及び導電性マスクとなる。
で示される本発明の第2の実施例は、第1の処理実施例
の修正であり、大きさと機能性が改良されたスタック構
造体である。この処理実施例は一般に、スタック構造体
の形成前のスタック構造体上部内における導電性及び絶
縁性マスクの選択的形成であり、その結果、自己整合の
絶縁性及び導電性マスクとなる。
【0039】図9は前述の図2と同様であるが、伝導層
60は伝導層20上に付着され、並びにマスク62が形
成されて伝導層の1部が取り除かれ、伝導層60の空隙
66が生じる(図10参照)。次に絶縁層64が等しく
付着され、CMP或いは他の適当な手段を用いて平面化
される(図11)複合層70は、少なくとも1つのセク
ション80と結果として残る層60の1部を含む。
60は伝導層20上に付着され、並びにマスク62が形
成されて伝導層の1部が取り除かれ、伝導層60の空隙
66が生じる(図10参照)。次に絶縁層64が等しく
付着され、CMP或いは他の適当な手段を用いて平面化
される(図11)複合層70は、少なくとも1つのセク
ション80と結果として残る層60の1部を含む。
【0040】例として伝導層60は、タングステン
(W)、コバルト(Co)、或いはチタン(Ti)を含
む。絶縁層64は非腐食性の酸化物、或いは窒化物であ
るのが好ましい。絶縁層64と伝導層60の材料の選択
は互いに関係あることに注意する。例えば、タングステ
ンが伝導層60に使用された場合、層の残りの部分は酸
化物に対しての低研磨率から卓越した研磨防止として働
く。複合層70の厚さは、その後のステップで形成され
る、伝導ゲート上に所望されるケイ化物の厚さと一致す
るように選択される。
(W)、コバルト(Co)、或いはチタン(Ti)を含
む。絶縁層64は非腐食性の酸化物、或いは窒化物であ
るのが好ましい。絶縁層64と伝導層60の材料の選択
は互いに関係あることに注意する。例えば、タングステ
ンが伝導層60に使用された場合、層の残りの部分は酸
化物に対しての低研磨率から卓越した研磨防止として働
く。複合層70の厚さは、その後のステップで形成され
る、伝導ゲート上に所望されるケイ化物の厚さと一致す
るように選択される。
【0041】図11は、下記の平面化とマスク68の画
定が施される構造体を示す。エッチングが次に行われ、
図12で示されるスタック構造体となる。第1の実施例
においては、含まれる材料の異なるエッチング率によ
り、複数のエッチング・シーケンスが可能であった。し
かしながら全ての実施例では、伝導層60、絶縁層64
及び伝導層20の材料は、マスク68によって画定され
た開放領域でエッチングされる。図12は、結果として
生ずるスタック構造体71及び73を示す。導電性マス
ク74及びオーバパスの絶縁マスク72はこれらのスタ
ック構造体の1部分である。
定が施される構造体を示す。エッチングが次に行われ、
図12で示されるスタック構造体となる。第1の実施例
においては、含まれる材料の異なるエッチング率によ
り、複数のエッチング・シーケンスが可能であった。し
かしながら全ての実施例では、伝導層60、絶縁層64
及び伝導層20の材料は、マスク68によって画定され
た開放領域でエッチングされる。図12は、結果として
生ずるスタック構造体71及び73を示す。導電性マス
ク74及びオーバパスの絶縁マスク72はこれらのスタ
ック構造体の1部分である。
【0042】この実施例に従う半導体の多くの機能は図
12から明白である。第1に、スタック構造体71及び
73は等しい高さ'X'を持つ。前述のように正確なスペ
ーサの形成は、基板の上部表面上に等しい高さのデバイ
スを必要とする。第2に、導電性マスク74と絶縁性マ
スク72は、これらの下にある対応するゲートと同時に
形成されるのでゲートに対して一直線に揃う。対照的に
図6のスタック構造体31は、一直線に揃わないゲート
・ケイ化物48を有する。このように図8で示されるよ
うに、エッジ56a及び56bはゲート・ケイ化物48
を直接に囲む領域で不規則に形成される、すなわち絶縁
体34を囲む領域のエッジ56c及び56dと対照的で
ある。更に熱サイクルが施されると事前に形成されてい
た導電性マスク74は図13で示されるようにゲート・
ケイ化物75を形成する。ゲート・ケイ化物75はま
た、ゲートに一直線に合わされ、並びにゲート・ケイ化
物75の形成は、ケイ化物79の形成から本質的に減結
合され、拡散物77に対してオーム接触として働く。接
続がゲート40だけに必要である場合、ケイ化物79の
形成は避けることができる。減結合のケイ化物の形成
は、回路設計者が拡散物近辺でのケイ化物反応における
シリコンの消失を減少或いは排除できるので有利であ
る。図13で示されるように回路処理は、ブランケット
絶縁、エッチング及び図8に関連して説明された挿入局
部相互接続にそなえてのスペーサと障壁の付加が続けら
れる。
12から明白である。第1に、スタック構造体71及び
73は等しい高さ'X'を持つ。前述のように正確なスペ
ーサの形成は、基板の上部表面上に等しい高さのデバイ
スを必要とする。第2に、導電性マスク74と絶縁性マ
スク72は、これらの下にある対応するゲートと同時に
形成されるのでゲートに対して一直線に揃う。対照的に
図6のスタック構造体31は、一直線に揃わないゲート
・ケイ化物48を有する。このように図8で示されるよ
うに、エッジ56a及び56bはゲート・ケイ化物48
を直接に囲む領域で不規則に形成される、すなわち絶縁
体34を囲む領域のエッジ56c及び56dと対照的で
ある。更に熱サイクルが施されると事前に形成されてい
た導電性マスク74は図13で示されるようにゲート・
ケイ化物75を形成する。ゲート・ケイ化物75はま
た、ゲートに一直線に合わされ、並びにゲート・ケイ化
物75の形成は、ケイ化物79の形成から本質的に減結
合され、拡散物77に対してオーム接触として働く。接
続がゲート40だけに必要である場合、ケイ化物79の
形成は避けることができる。減結合のケイ化物の形成
は、回路設計者が拡散物近辺でのケイ化物反応における
シリコンの消失を減少或いは排除できるので有利であ
る。図13で示されるように回路処理は、ブランケット
絶縁、エッチング及び図8に関連して説明された挿入局
部相互接続にそなえてのスペーサと障壁の付加が続けら
れる。
【0043】第3の実施例:第3の処理実施例は複合層
70がどのように形成されるかの点で第2の実施例とは
異なる。どの処理実施例を使用するかの選択は、利用可
能なエッチングと平面化技術にもとづく。図14乃至図
16で説明されるように、この実施例は施されたマスク
の"極性"を変更する。特に図14で示されるように、絶
縁層78は伝導体20上に形成され、マスク76はその
上に画定され、スタック構造体を包み込むために基板上
の領域において絶縁層78の1部を粗く保護する。図1
5の伝導層82はそれから等しく施されて平面化され
る。この実施例では全く同じ材料が使用される。例えば
伝導層82ではW、Ti、或いはCo、及び絶縁層78
では窒化物或いは酸化物である。平面化に続いて図16
で示されるようにマスク84が画定される。この時点か
ら後のステップは第2の実施例のステップと同じであ
る。図11と図16の結果としての構造の同一性に注目
されたい。第3の実施例は、異なるエッチング及び平面
化技術に対応するために提供される。
70がどのように形成されるかの点で第2の実施例とは
異なる。どの処理実施例を使用するかの選択は、利用可
能なエッチングと平面化技術にもとづく。図14乃至図
16で説明されるように、この実施例は施されたマスク
の"極性"を変更する。特に図14で示されるように、絶
縁層78は伝導体20上に形成され、マスク76はその
上に画定され、スタック構造体を包み込むために基板上
の領域において絶縁層78の1部を粗く保護する。図1
5の伝導層82はそれから等しく施されて平面化され
る。この実施例では全く同じ材料が使用される。例えば
伝導層82ではW、Ti、或いはCo、及び絶縁層78
では窒化物或いは酸化物である。平面化に続いて図16
で示されるようにマスク84が画定される。この時点か
ら後のステップは第2の実施例のステップと同じであ
る。図11と図16の結果としての構造の同一性に注目
されたい。第3の実施例は、異なるエッチング及び平面
化技術に対応するために提供される。
【0044】第4の実施例:図17乃至図23で示され
るように本発明の第4の処理実施例は、付加の改良と処
理オプションを含む。簡単に説明すると、オーバパス・
マスクはまだ使われ、及び絶縁性(または導電性)のマ
スクは挿入局部相互接続を絶縁(または接続する)ため
に選択されたゲート上に残される。しかしながら、導電
性マスクが形成されるゲート上では、代替材料、例えば
酸化物或いは窒化物が前述のエッチング・シーケンスに
おける複雑性を少なくするために初期のエッチング・シ
ーケンスで使用される。下記のゲート上でのスペーサ形
成において、この代替材料はゲートから選択的にウェッ
ト・エッチングされ、所望の金属/ケイ化物と入れ替わ
る。代替材料としてシリコン・ベースの材料が使用され
ると、平面化、エッチング及びスペーサの形成を簡単に
制御できる。
るように本発明の第4の処理実施例は、付加の改良と処
理オプションを含む。簡単に説明すると、オーバパス・
マスクはまだ使われ、及び絶縁性(または導電性)のマ
スクは挿入局部相互接続を絶縁(または接続する)ため
に選択されたゲート上に残される。しかしながら、導電
性マスクが形成されるゲート上では、代替材料、例えば
酸化物或いは窒化物が前述のエッチング・シーケンスに
おける複雑性を少なくするために初期のエッチング・シ
ーケンスで使用される。下記のゲート上でのスペーサ形
成において、この代替材料はゲートから選択的にウェッ
ト・エッチングされ、所望の金属/ケイ化物と入れ替わ
る。代替材料としてシリコン・ベースの材料が使用され
ると、平面化、エッチング及びスペーサの形成を簡単に
制御できる。
【0045】最初に図17を参照すると、好ましくはシ
リコン窒化物から成る絶縁層88は伝導層20上に形成
される。次にマスク90が画定され、空隙92はエッチ
ング後に絶縁層88に形成される(図18参照)。等し
く施された絶縁層94はシリコン酸化物から成るのが好
ましい。再びCMP或いは他の適切な手段を使用して平
面化が行われる。絶縁層88の残留部分は絶縁層94に
対する十分な研磨防止として働く。これは酸化物と窒化
物の優れた研磨比率による。複合層98は平面化から生
じ、マスク96は図19で示されるように画定される。
リコン窒化物から成る絶縁層88は伝導層20上に形成
される。次にマスク90が画定され、空隙92はエッチ
ング後に絶縁層88に形成される(図18参照)。等し
く施された絶縁層94はシリコン酸化物から成るのが好
ましい。再びCMP或いは他の適切な手段を使用して平
面化が行われる。絶縁層88の残留部分は絶縁層94に
対する十分な研磨防止として働く。これは酸化物と窒化
物の優れた研磨比率による。複合層98は平面化から生
じ、マスク96は図19で示されるように画定される。
【0046】図19及び図20に説明を続けると、マス
ク96を使用してスタック構造体91及び93が画定さ
れる。絶縁マスク100及び102はそのまま残る。前
述のように簡単なエッチング・シーケンスが用いられ
る。複合層98のセクションは、同時に伝導層20まで
エッチングできるこれはエッチングが同率で行われる材
料が好適に選ばれるからであり、並びに伝導層20以外
がエッチングされる、すなわち伝導層20と同等の厚さ
がエッチングされる。従って、材料とエッチングは、ポ
リシリコンとその後の選択的ウェット・エッチングと同
様のエッチング比率をサポートするように選ばれなけれ
ばならない。好ましい実施例で選ばれた窒化物と酸化物
は両方の必要条件をサポートする。特に選ばれた材料で
ある酸化物と窒化物は、アルゴン・イオン衝撃と共に酸
素中でCF4のエッチングに使われる。これはポリシリ
コンに対して、酸化物及び窒化物のおよそ等しいエッチ
ング比率にならなければならない。伝導層20だけに施
され第2のエッチングが行われ、薄膜酸化物層25がエ
ッチング防止として働く。厚さの違いのないエッチング
が行われる。
ク96を使用してスタック構造体91及び93が画定さ
れる。絶縁マスク100及び102はそのまま残る。前
述のように簡単なエッチング・シーケンスが用いられ
る。複合層98のセクションは、同時に伝導層20まで
エッチングできるこれはエッチングが同率で行われる材
料が好適に選ばれるからであり、並びに伝導層20以外
がエッチングされる、すなわち伝導層20と同等の厚さ
がエッチングされる。従って、材料とエッチングは、ポ
リシリコンとその後の選択的ウェット・エッチングと同
様のエッチング比率をサポートするように選ばれなけれ
ばならない。好ましい実施例で選ばれた窒化物と酸化物
は両方の必要条件をサポートする。特に選ばれた材料で
ある酸化物と窒化物は、アルゴン・イオン衝撃と共に酸
素中でCF4のエッチングに使われる。これはポリシリ
コンに対して、酸化物及び窒化物のおよそ等しいエッチ
ング比率にならなければならない。伝導層20だけに施
され第2のエッチングが行われ、薄膜酸化物層25がエ
ッチング防止として働く。厚さの違いのないエッチング
が行われる。
【0047】酸化物スペーサ106a乃至106dは、
図21で示されるように結果として生じるスタック構造
体91及び93の側壁に沿って形成される。シリコン・
マスク100及び102によるスペーサの形成は、前の
実施例同様に続けられる。結果として生じるスタック構
造はスペーサの形成前において都合よく同じ高さであ
る。前述のようにマスク100はここで選択的にウェッ
ト・エッチングされ、この選択性エッチングのために材
料が最初に選ばれるので、他の材料或いは構造は影響を
受けない。空隙104が構築され、図22で示されるよ
うに、スペーサ106a及び106bの上部エッジはケ
イ化物116の形成に対する境界として働く。スペーサ
境界によってケイ化物116はゲートに一直線に揃って
残る。ケイ化物118は、また拡散物120に対して形
成される。
図21で示されるように結果として生じるスタック構造
体91及び93の側壁に沿って形成される。シリコン・
マスク100及び102によるスペーサの形成は、前の
実施例同様に続けられる。結果として生じるスタック構
造はスペーサの形成前において都合よく同じ高さであ
る。前述のようにマスク100はここで選択的にウェッ
ト・エッチングされ、この選択性エッチングのために材
料が最初に選ばれるので、他の材料或いは構造は影響を
受けない。空隙104が構築され、図22で示されるよ
うに、スペーサ106a及び106bの上部エッジはケ
イ化物116の形成に対する境界として働く。スペーサ
境界によってケイ化物116はゲートに一直線に揃って
残る。ケイ化物118は、また拡散物120に対して形
成される。
【0048】スペーサ幅108a乃至108dは、図2
2で示されるように酸化物スペーサ106a乃至106
dの結果としての幅を表す。デバイス長114はスペー
サ幅108a乃至108dに非常に依存する。一定のデ
バイス長114は、ある種のアプリケーションにとって
必要であり、スペーサ幅108a乃至108dは等しく
なければならない。酸化物スペーサ106a乃至106
dの形成中、等しい高さのゲート・スタックの存在は、
スペーサ幅を厳密に調整できることを保証する。マスク
100を除去し、スペーサ106a及び106bを利用
することによって自己整合のケイ化物接続(ケイ化物1
16)は、前述のように可能である。
2で示されるように酸化物スペーサ106a乃至106
dの結果としての幅を表す。デバイス長114はスペー
サ幅108a乃至108dに非常に依存する。一定のデ
バイス長114は、ある種のアプリケーションにとって
必要であり、スペーサ幅108a乃至108dは等しく
なければならない。酸化物スペーサ106a乃至106
dの形成中、等しい高さのゲート・スタックの存在は、
スペーサ幅を厳密に調整できることを保証する。マスク
100を除去し、スペーサ106a及び106bを利用
することによって自己整合のケイ化物接続(ケイ化物1
16)は、前述のように可能である。
【0049】好ましい実施例がここで図示され、説明さ
れたが、関連する技術の当業者は、様々な修正、追加、
代替及びこのようなことが本発明の趣旨内で実行でき、
従って、これらは以下の請求項で限定された本発明の範
囲内で考慮される。
れたが、関連する技術の当業者は、様々な修正、追加、
代替及びこのようなことが本発明の趣旨内で実行でき、
従って、これらは以下の請求項で限定された本発明の範
囲内で考慮される。
【0050】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0051】(1)半導体の製造方法であって a)電気的絶縁性材料の第1のマスクを電気的導電性材
料にダマシーニングするステップと、 b)上記電気的導電性材料上に第2のマスクを形成する
ステップと、 c)オーバパス伝導体の伝導体イメージを画定するため
に上記第1のマスクと上記第2のマスクとを使用するス
テップと、 d)上記オーバパス伝導体から上記電気的導電性材料の
1部を電気的に絶縁するオーバパス絶縁体として上記第
1のマスクを保持するステップと、 を有する、半導体の製造方法。 (2)上記ダマシーニングするステップc)は、 i)上記電気的導電性材料の層を基板上に形成するステ
ップと、 ii)上記電気的導電性材料の層の部分的なエッチング
領域に上記第1のマスクを与えるステップと、 を有する上記(1)記載の製造方法。 (3)少なくとも1つの側壁を持つ自己整合のスタック
構造体が上記基板上に画定されるように、電気的絶縁性
材料の上記第1のマスクと上記電気的導電性材料とをエ
ッチングするステップを更に有する、上記(2)の製造
方法。 (4)上記第1のマスクと上記第2のマスクとを使用す
るステップc)は、 i)上記スタック構造体を囲む電気的絶縁性材料のブラ
ンケットを形成するステップと、 ii)上記スタック構造体の上記第1のマスクを浸食す
ることなしに上記スタック構造体の上部を露出するよう
に第1のマスクと第2のマスクとで電気的絶縁性材料の
上記ブランケットを部分的に除去するステップと、 を有する上記(3)記載の製造方法。 (5)上記スタック構造体上に酸化物の順応整合性の層
を形成するステップと、スペーサが上記スタック構造体
の上記少なくとも1つの側壁上に画定されるように上記
酸化物の順応整合性の層を異方性的にエッチングするス
テップとを有し、上記スペーサは上記自己整合のスタッ
ク構造体の少なくとも1つの側壁から既知の横方向の厚
さを持つ、上記(3)記載の製造方法。 (6)上記エッチング・ステップによって形成された上
記自己整合のスタック構造体は、電界効果トランジスタ
のゲート・スタックを有する、上記(3)記載の製造方
法。 (7)上記スタック構造体の電気的絶縁性材料の上記第
1のマスクが上記スタック構造体の電気的導電性材料の
層をオーバパス伝導体から電気的に絶縁するように上記
オーバパス伝導体を形成するステップを更に有する、上
記(2)記載の製造方法。 (8)上記オーバパス伝導体を形成する上記ステップ
が、チタン窒化物またはタングステンのいずれかで上記
オーバパス伝導体を形成することを含む、上記(7)記
載の製造方法。 (9)上記電気的導電性材料の層を基板上に形成するス
テップi)において、上記電気的導電性材料がポリシリ
コンであることを含む、上記(2)記載の製造方法。 (10)上記第1のマスクを与えるステップii)にお
いて、シリコン窒化物の電気的絶縁性材料の第1のマス
クを形成するステップを含む、上記(2)記載の製造方
法。 (11)ゲート・スタック構造体を形成するための方法
であって、 a)電気的導電性材料の層を基板の上部表面上に与える
ステップと、 b)電気的絶縁層を電気的導電性材料の上記層にダマシ
ーニングするステップと、 c)電気的導電性材料の層の1部と電気的絶縁層の1部
とがゲート・スタック構造体を含み、及び自己整合する
ように、電気的導電性材料の上記層と上記電気的絶縁層
とをエッチングして、ゲート・スタック構造体を形成す
るステップと、 を有する、形成方法。 (12)上記ダマシーニングするステップb)は、 i)絶縁材料のブランケット層を電気的導電性材料の層
上、及び電気的導電性材料の層の部分的にエッチングさ
れた領域に与えるステップと、 ii)上記絶縁材料のブランケット層が上記電気的導電
性材料の層の上記部分的にエッチングされた領域のみに
残留するように、上記ブランケット層を上記電気的導電
性材料の層への平面化によって上記電気的導電性材料の
層に上記電気的絶縁層を形成するステップと、 を有する、上記(11)記載の形成方法。 (13)上記電気的導電性材料の層の上記電気的絶縁層
はオーバパス・マスクを有し、上記ゲート・スタック構
造体を部分的に囲むために電気的絶縁性材料の第2のブ
ランケットを形成するステップと、電気的絶縁性材料の
上記第2のブランケット上に第2のマスクを画定するス
テップと、上記オーバパス・マスクを浸食することなし
に上記ゲート・スタック構造体の上部を露出するために
オーバパス・マスクと第2のマスクとを使用して上記電
気的絶縁性材料の第2のブランケットを部分的に除去す
るステップと、を有する、上記(12)記載の形成方
法。 (14)上記ゲート・スタック構造体の露出された上部
にオーバパス伝導体を形成するステップを更に有し、上
記オーバパス・マスクはゲート・スタック構造体の電気
的導電性材料の層からオーバパス伝導体を電気的に絶縁
する、上記(13)記載の形成方法。 (15)ゲート・スタック構造体は少なくとも1つの側
壁を有し、上記ゲート・スタック構造体上に酸化物の順
応整合性の層を形成するステップと、スペーサが上記ゲ
ート・スタック構造体の上記少なくとも1つの側壁上に
画定されるように上記酸化物の順応整合性の層を異方性
的にエッチングするステップとを有し、上記スペーサは
上記自己整合のゲート・スタック構造体の少なくとも1
つの側壁から既知の横方向の厚さを持つ、上記(11)
記載の形成方法。 (16)上記電気的導電性材料の層の上記電気的絶縁層
はオーバパス・マスクを有し、上記ゲート・スタック構
造体を部分的に囲むために電気的絶縁性材料のブランケ
ットを形成するステップと、上記電気的絶縁性材料のブ
ランケット上に第2のマスクを画定するステップと、上
記オーバパス・マスクを浸食することなしに上記ゲート
・スタック構造体の上部を露出するためにオーバパス・
マスクと第2のマスクとを使用して上記電気的絶縁性材
料のブランケットを部分的に除去するステップと、を有
する、上記(15)記載の形成方法。 (17)上記ゲート・スタック構造体の露出された上部
にオーバパス伝導体を形成するステップを更に有し、上
記オーバパス・マスクはゲート・スタック構造体の電気
的導電性材料の層の1部からオーバパス伝導体を電気的
に絶縁する、上記(16)記載の形成方法。 (18)基板の上部表面上に異なる組成であるが高さが
等しい2つのゲート・スタック構造体を形成する製造方
法であって、 a)上記基板の上部表面の第1の領域上に第1の材料の
層を形成するステップと、 b)上記基板の上部表面の第2の領域上に2種類の材料
の層を形成するステップとを有し、上記層を形成する2
つのステップは、基板の上部表面上に複数の層を有する
製作途中の半導体を画定し、及び、 c)第1の領域の第1のゲート・スタック及び第2の領
域の第2のゲート・スタックの形成が、上記基板の上部
表面上に異なる組成であるが高さが等しい2つのゲート
・スタック構造体となるように製作途中の半導体の上部
表面を平面化するステップを、更に有する、製造方法。 (19)基板の上部表面の第2の領域上に2つの層を形
成する上記ステップb)は、電気的絶縁性材料の層を電
気的導電性材料の層にダマシーニングするステップを有
する、上記(18)記載の製造方法。 (20)第1の領域に第1のゲート・スタック構造体及
び第2の領域に第2のゲート・スタック構造体を形成す
るために製作途中の半導体をエッチングするステップを
更に有し、上記第1のゲート・スタック構造体は単一の
材料から成り、及び上記第2のゲート・スタック構造体
は第1の材料と第2の材料とから成り、上記第1の材料
と上記第2の材料は自己整合型である、上記(18)記
載の製造方法。 (21)上記第1の層を形成するステップa)は、基板
の第1の領域の上部表面上に第2の材料の層を形成する
ステップを更に有し、上記第1の領域における上記第1
の材料の層及び上記第2の材料の層の少なくとも1つ
は、基板の上部表面の第2の領域上に2つの層を形成す
るステップで形成される2つの層とは異なる、上記(1
8)記載の製造方法。 (22)第1の領域に第1のゲート・スタック構造体及
び第2の領域に第2のゲート・スタック構造体を形成す
るために製作途中の半導体をエッチングするステップを
更に有し、上記第1のゲート・スタック構造体及び上記
第2のゲート・スタック構造体のそれぞれは自己整合の
層を有する、上記(21)記載の製造方法。 (23)上記第1のゲート・スタック構造体及び上記第
2のゲート・スタック構造体上にマスクを形成するステ
ップと、オーバパス伝導体の伝導体イメージを画定する
ために上記マスクと上記第1のゲート・スタック構造体
の上部及び上記第2のゲート・スタック構造体の上部を
使用するステップと、上記オーバパス伝導体の形成後、
上記第1のゲート・スタック構造体の上部及び上記第2
のゲート・スタック構造体の上部を保持するステップ
と、を更に有する、上記(22)記載の製造方法。 (24)上記第2の材料の層は上記第1の材料の層上に
形成され、請求項18記載の上記第1の層を形成するス
テップは、第1の絶縁材料で第2の層を形成するステッ
プを含み、上記形成ステップb)の2つの層を形成する
ステップは、上記第2の領域における上部材料の層とし
て上記2種類の層の1つを形成するステップを含み、上
記第2の領域における上記上部材料の層は第2の絶縁材
料を含み、上記第1の領域の上記第2の材料の層及び上
記第2の領域の上記上部材料の層は選択的にエッチング
可能である、上記(22)記載の製造方法。 (25)上記第1のゲート・スタックにおいて第2の材
料の層を選択的にエッチングするステップと、上記第2
の材料の層のエッチング後、上記第1のゲート・スタッ
ク上にケイ化物の層を形成するステップと、を有する、
上記(24)記載の製造方法。 (26)上記形成ステップa)の上記第1の層を形成す
るステップは、伝導材料の上記第1の領域に第2の材料
の層を形成するステップを含み、上記形成ステップb)
の2つの層を形成するステップは、上記第2の領域にお
ける上部材料の層として上記2種類の層の1つを形成す
るステップを含み、上記第2の領域における上記上部材
料の層は絶縁材料を含む、上記(22)記載の製造方
法。 (27)上記形成ステップa)の上記第1の層を形成す
るステップは、コバルト、チタン及びタングステンから
成るグループの1つを有する導電性の材料において上記
第1の領域に第2の材料の層を形成するステップを有
し、上記形成ステップb)の2つの層を形成するステッ
プは、シリコン酸化物及びシリコン窒化物から成るグル
ープの1つを有する絶縁材料において上部材料の層を形
成するステップを有する、上記(26)記載の製造方
法。 (28)上記第1のゲート・スタック及び上記第2のゲ
ート・スタック上に酸化物の順応整合性の層を形成する
ステップと、第1のスペーサが上記第1のゲート・スタ
ックの第1の側壁上に残留し、及び第2のスペーサが上
記第2のゲート・スタックの側壁上に残留するように上
記酸化物の順応整合性の層を異方性的にエッチングする
ステップとを有し、上記第1のスペーサと上記第2のス
ペーサは等しい幅を持つ、上記(20)記載の製造方
法。 (29)ゲート・スタック及びオーバパス伝導体の製造
方法であって、 a)ゲート・スタックが導体層の1部と絶縁層の1部と
を有するように、上記絶縁層を上記導体層にダマシーニ
ングすることを含む、ゲート・スタックを基板上に形成
するステップと、 b)オーバパス伝導体の伝導体イメージを部分的に画定
するためのオーバパス・マスクとして上記ゲート・スタ
ックの上記絶縁層の上記部分を使用するステップと、 c)上記ゲート・スタックの上記絶縁層の部分だけ上記
ゲート・スタックの上記導体層の部分から上記オーバパ
ス伝導体が絶縁されるようにオーバパス伝導体を上記ゲ
ート・スタック上に形成するステップと、 を有する、製造方法。 (30)ゲート・スタックを基板上に形成するステップ
a)は、 i)基板上に導体層を形成するステップと、 ii)絶縁層を導体層の部分的にエッチングされた領域
に与えるステップと、 を有する上記(29)記載の製造方法。 (31)基板上に導体層を形成する上記ステップi)
は、ポリシリコンの導体層を形成するステップを有す
る、上記(30)記載の製造方法。 (32)絶縁層を導体層の部分的にエッチングされた領
域に与える上記ステップii)は、シリコン窒化物の上
記絶縁層を形成するステップを含む、上記(31)記載
の製造方法。 (33)オーバパス伝導体を上記ゲート・スタック上に
形成する上記ステップc)において、上記オーバパス伝
導体はチタン窒化物或いはタングステンである上記(3
2)記載の製造方法。 (34)ゲート・スタックを基板上に形成する上記ステ
ップa)は、導体層の1部及び絶縁層の1部においてゲ
ート・スタックが自己整合になるようにゲート・スタッ
クを形成することを含む、上記(29)記載の製造方
法。 (35)i)電気的絶縁性材料のブランケットを上記ゲ
ート・スタック上に形成するステップと、 ii)第2のマスクを上記電気的絶縁性材料のブランケ
ット上に画定するステップと、 iii)ゲート・スタックの絶縁層の1部を侵食せずに
上記ゲート・スタックの上部を露出させるようにオーバ
パス・マスクと第2のマスクとで電気的絶縁性材料の上
記ブランケットを部分的に除去するステップと、 を有する、上記(29)記載の製造方法。 (36)上記ゲート・スタック上に酸化物の順応整合性
の層を形成するステップと、スペーサが上記ゲート・ス
タックの少なくとも1つの側壁上に画定されるように酸
化物の上記順応整合性の層を異方性的にエッチングする
ステップと、を有し、上記スペーサはゲート・スタック
の少なくとも1つの側壁から既知の横方向の厚さを持
つ、上記(29)記載の製造方法。 (37)伝導体層及び絶縁体層を上部に有する、基板上
に置かれたスタック構造体と、上記絶縁体層によって上
記伝導体層から電気的に絶縁され、上記スタック構造体
を囲む上記オーバパス伝導体と、を有する半導体。 (38)上記スタック構造体の上記絶縁体層は、上記ス
タック構造体の上記伝導体層と自己整合である、上記
(37)記載の半導体。 (39)上記スタック構造体は、上記基板の上部表面に
垂直に置かれた少なくとも1つの側壁と、上記少なくと
も1つの側壁に沿って延びる酸化物スペーサと、を有す
る、上記(37)記載の半導体。 (40)上記スタック構造体が薄膜酸化物を有するよう
に、上記伝導体層と上記基板との間に置かれた薄膜酸化
物を更に有する、上記(37)記載の半導体。 (41)上記伝導体層はポリシリコンから成る、上記
(37)記載の半導体。 (42)上記絶縁体層はシリコン窒化物から成る、上記
(37)記載の半導体。 (43)オーバパス伝導体はチタン窒化物、或いはタン
グステンから成る、上記(37)記載の半導体。 (44)上記スタック構造体は電界効果トランジスタ・
ゲートである、上記(37)記載の半導体。 (45)第1の構成を有し、基板の上部表面から距離'
X'だけ上方に上部表面を有する第1のゲート・スタッ
クと、上部層と下部層とを持つ第2の構成を有する第2
のゲート・スタックとを有し、上記第2のゲート・スタ
ックは上記基板の上部表面から距離'X'だけ上方に上部
表面を有する、半導体。 (46)上記第2のゲート・スタックの上記上部層は、
電気的絶縁性材料で形成される、上記(45)記載の半
導体。 (47)上記第1のゲート・スタックの上記第1の構成
は単一の層を有し、上記第2のゲート・スタックの上記
下部層及び上記第1のゲート・スタックの上記単一の層
は同じ電気的導電性材料から形成される、上記(46)
記載の半導体。 (48)上記第1のゲート・スタック及び上記第2のゲ
ート・スタックのそれぞれの1部を実質的に囲む電気伝
導体材料を更に有し、上記電気伝導体材料は上記第1の
ゲート・スタックの上記単一の層と電気的接続され、及
び上記上部層によって第2のゲート・スタックの上記下
部層から電気的に絶縁されている、上記(47)記載の
半導体。 (49)上記第1のゲート・スタックの上記第1の構成
は上部伝導層を含む、上記(45)記載の半導体。 (50)上記第1のゲート・スタック及び上記第2のゲ
ート・スタックは、隣接するゲート・スタックを有し、
上記半導体は、上記基板の上記第1のゲート・スタック
と上記第2のゲート・スタックとの間に拡散物の層を更
に有する、上記(45)記載の半導体。 (51)上記第1のゲート・スタックの上記第1の構成
は、厚さ'A'を持つケイ化物の上部層を有し、半導体は
上記基板の上記拡散物の層上において上記第1のゲート
・スタックと上記第2のゲート・スタックとの間に置か
れたケイ化物の層を更に有し、上記第1のゲート・スタ
ックと上記第2のゲート・スタックとの間の上記ケイ化
物層は、'A'≠'B'である厚さ'B'を有する、上記(5
0)記載の半導体。 (52)上記第1のゲート・スタックの側壁に沿って延
びる第1の酸化物スペーサと上記第2のゲート・スタッ
クの側壁に沿って延びる第2の酸化物スペーサとを更に
有し、上記第1の酸化物スペーサ及び上記第2の酸化物
スペーサは等しい厚さである、上記(45)記載の半導
体。
料にダマシーニングするステップと、 b)上記電気的導電性材料上に第2のマスクを形成する
ステップと、 c)オーバパス伝導体の伝導体イメージを画定するため
に上記第1のマスクと上記第2のマスクとを使用するス
テップと、 d)上記オーバパス伝導体から上記電気的導電性材料の
1部を電気的に絶縁するオーバパス絶縁体として上記第
1のマスクを保持するステップと、 を有する、半導体の製造方法。 (2)上記ダマシーニングするステップc)は、 i)上記電気的導電性材料の層を基板上に形成するステ
ップと、 ii)上記電気的導電性材料の層の部分的なエッチング
領域に上記第1のマスクを与えるステップと、 を有する上記(1)記載の製造方法。 (3)少なくとも1つの側壁を持つ自己整合のスタック
構造体が上記基板上に画定されるように、電気的絶縁性
材料の上記第1のマスクと上記電気的導電性材料とをエ
ッチングするステップを更に有する、上記(2)の製造
方法。 (4)上記第1のマスクと上記第2のマスクとを使用す
るステップc)は、 i)上記スタック構造体を囲む電気的絶縁性材料のブラ
ンケットを形成するステップと、 ii)上記スタック構造体の上記第1のマスクを浸食す
ることなしに上記スタック構造体の上部を露出するよう
に第1のマスクと第2のマスクとで電気的絶縁性材料の
上記ブランケットを部分的に除去するステップと、 を有する上記(3)記載の製造方法。 (5)上記スタック構造体上に酸化物の順応整合性の層
を形成するステップと、スペーサが上記スタック構造体
の上記少なくとも1つの側壁上に画定されるように上記
酸化物の順応整合性の層を異方性的にエッチングするス
テップとを有し、上記スペーサは上記自己整合のスタッ
ク構造体の少なくとも1つの側壁から既知の横方向の厚
さを持つ、上記(3)記載の製造方法。 (6)上記エッチング・ステップによって形成された上
記自己整合のスタック構造体は、電界効果トランジスタ
のゲート・スタックを有する、上記(3)記載の製造方
法。 (7)上記スタック構造体の電気的絶縁性材料の上記第
1のマスクが上記スタック構造体の電気的導電性材料の
層をオーバパス伝導体から電気的に絶縁するように上記
オーバパス伝導体を形成するステップを更に有する、上
記(2)記載の製造方法。 (8)上記オーバパス伝導体を形成する上記ステップ
が、チタン窒化物またはタングステンのいずれかで上記
オーバパス伝導体を形成することを含む、上記(7)記
載の製造方法。 (9)上記電気的導電性材料の層を基板上に形成するス
テップi)において、上記電気的導電性材料がポリシリ
コンであることを含む、上記(2)記載の製造方法。 (10)上記第1のマスクを与えるステップii)にお
いて、シリコン窒化物の電気的絶縁性材料の第1のマス
クを形成するステップを含む、上記(2)記載の製造方
法。 (11)ゲート・スタック構造体を形成するための方法
であって、 a)電気的導電性材料の層を基板の上部表面上に与える
ステップと、 b)電気的絶縁層を電気的導電性材料の上記層にダマシ
ーニングするステップと、 c)電気的導電性材料の層の1部と電気的絶縁層の1部
とがゲート・スタック構造体を含み、及び自己整合する
ように、電気的導電性材料の上記層と上記電気的絶縁層
とをエッチングして、ゲート・スタック構造体を形成す
るステップと、 を有する、形成方法。 (12)上記ダマシーニングするステップb)は、 i)絶縁材料のブランケット層を電気的導電性材料の層
上、及び電気的導電性材料の層の部分的にエッチングさ
れた領域に与えるステップと、 ii)上記絶縁材料のブランケット層が上記電気的導電
性材料の層の上記部分的にエッチングされた領域のみに
残留するように、上記ブランケット層を上記電気的導電
性材料の層への平面化によって上記電気的導電性材料の
層に上記電気的絶縁層を形成するステップと、 を有する、上記(11)記載の形成方法。 (13)上記電気的導電性材料の層の上記電気的絶縁層
はオーバパス・マスクを有し、上記ゲート・スタック構
造体を部分的に囲むために電気的絶縁性材料の第2のブ
ランケットを形成するステップと、電気的絶縁性材料の
上記第2のブランケット上に第2のマスクを画定するス
テップと、上記オーバパス・マスクを浸食することなし
に上記ゲート・スタック構造体の上部を露出するために
オーバパス・マスクと第2のマスクとを使用して上記電
気的絶縁性材料の第2のブランケットを部分的に除去す
るステップと、を有する、上記(12)記載の形成方
法。 (14)上記ゲート・スタック構造体の露出された上部
にオーバパス伝導体を形成するステップを更に有し、上
記オーバパス・マスクはゲート・スタック構造体の電気
的導電性材料の層からオーバパス伝導体を電気的に絶縁
する、上記(13)記載の形成方法。 (15)ゲート・スタック構造体は少なくとも1つの側
壁を有し、上記ゲート・スタック構造体上に酸化物の順
応整合性の層を形成するステップと、スペーサが上記ゲ
ート・スタック構造体の上記少なくとも1つの側壁上に
画定されるように上記酸化物の順応整合性の層を異方性
的にエッチングするステップとを有し、上記スペーサは
上記自己整合のゲート・スタック構造体の少なくとも1
つの側壁から既知の横方向の厚さを持つ、上記(11)
記載の形成方法。 (16)上記電気的導電性材料の層の上記電気的絶縁層
はオーバパス・マスクを有し、上記ゲート・スタック構
造体を部分的に囲むために電気的絶縁性材料のブランケ
ットを形成するステップと、上記電気的絶縁性材料のブ
ランケット上に第2のマスクを画定するステップと、上
記オーバパス・マスクを浸食することなしに上記ゲート
・スタック構造体の上部を露出するためにオーバパス・
マスクと第2のマスクとを使用して上記電気的絶縁性材
料のブランケットを部分的に除去するステップと、を有
する、上記(15)記載の形成方法。 (17)上記ゲート・スタック構造体の露出された上部
にオーバパス伝導体を形成するステップを更に有し、上
記オーバパス・マスクはゲート・スタック構造体の電気
的導電性材料の層の1部からオーバパス伝導体を電気的
に絶縁する、上記(16)記載の形成方法。 (18)基板の上部表面上に異なる組成であるが高さが
等しい2つのゲート・スタック構造体を形成する製造方
法であって、 a)上記基板の上部表面の第1の領域上に第1の材料の
層を形成するステップと、 b)上記基板の上部表面の第2の領域上に2種類の材料
の層を形成するステップとを有し、上記層を形成する2
つのステップは、基板の上部表面上に複数の層を有する
製作途中の半導体を画定し、及び、 c)第1の領域の第1のゲート・スタック及び第2の領
域の第2のゲート・スタックの形成が、上記基板の上部
表面上に異なる組成であるが高さが等しい2つのゲート
・スタック構造体となるように製作途中の半導体の上部
表面を平面化するステップを、更に有する、製造方法。 (19)基板の上部表面の第2の領域上に2つの層を形
成する上記ステップb)は、電気的絶縁性材料の層を電
気的導電性材料の層にダマシーニングするステップを有
する、上記(18)記載の製造方法。 (20)第1の領域に第1のゲート・スタック構造体及
び第2の領域に第2のゲート・スタック構造体を形成す
るために製作途中の半導体をエッチングするステップを
更に有し、上記第1のゲート・スタック構造体は単一の
材料から成り、及び上記第2のゲート・スタック構造体
は第1の材料と第2の材料とから成り、上記第1の材料
と上記第2の材料は自己整合型である、上記(18)記
載の製造方法。 (21)上記第1の層を形成するステップa)は、基板
の第1の領域の上部表面上に第2の材料の層を形成する
ステップを更に有し、上記第1の領域における上記第1
の材料の層及び上記第2の材料の層の少なくとも1つ
は、基板の上部表面の第2の領域上に2つの層を形成す
るステップで形成される2つの層とは異なる、上記(1
8)記載の製造方法。 (22)第1の領域に第1のゲート・スタック構造体及
び第2の領域に第2のゲート・スタック構造体を形成す
るために製作途中の半導体をエッチングするステップを
更に有し、上記第1のゲート・スタック構造体及び上記
第2のゲート・スタック構造体のそれぞれは自己整合の
層を有する、上記(21)記載の製造方法。 (23)上記第1のゲート・スタック構造体及び上記第
2のゲート・スタック構造体上にマスクを形成するステ
ップと、オーバパス伝導体の伝導体イメージを画定する
ために上記マスクと上記第1のゲート・スタック構造体
の上部及び上記第2のゲート・スタック構造体の上部を
使用するステップと、上記オーバパス伝導体の形成後、
上記第1のゲート・スタック構造体の上部及び上記第2
のゲート・スタック構造体の上部を保持するステップ
と、を更に有する、上記(22)記載の製造方法。 (24)上記第2の材料の層は上記第1の材料の層上に
形成され、請求項18記載の上記第1の層を形成するス
テップは、第1の絶縁材料で第2の層を形成するステッ
プを含み、上記形成ステップb)の2つの層を形成する
ステップは、上記第2の領域における上部材料の層とし
て上記2種類の層の1つを形成するステップを含み、上
記第2の領域における上記上部材料の層は第2の絶縁材
料を含み、上記第1の領域の上記第2の材料の層及び上
記第2の領域の上記上部材料の層は選択的にエッチング
可能である、上記(22)記載の製造方法。 (25)上記第1のゲート・スタックにおいて第2の材
料の層を選択的にエッチングするステップと、上記第2
の材料の層のエッチング後、上記第1のゲート・スタッ
ク上にケイ化物の層を形成するステップと、を有する、
上記(24)記載の製造方法。 (26)上記形成ステップa)の上記第1の層を形成す
るステップは、伝導材料の上記第1の領域に第2の材料
の層を形成するステップを含み、上記形成ステップb)
の2つの層を形成するステップは、上記第2の領域にお
ける上部材料の層として上記2種類の層の1つを形成す
るステップを含み、上記第2の領域における上記上部材
料の層は絶縁材料を含む、上記(22)記載の製造方
法。 (27)上記形成ステップa)の上記第1の層を形成す
るステップは、コバルト、チタン及びタングステンから
成るグループの1つを有する導電性の材料において上記
第1の領域に第2の材料の層を形成するステップを有
し、上記形成ステップb)の2つの層を形成するステッ
プは、シリコン酸化物及びシリコン窒化物から成るグル
ープの1つを有する絶縁材料において上部材料の層を形
成するステップを有する、上記(26)記載の製造方
法。 (28)上記第1のゲート・スタック及び上記第2のゲ
ート・スタック上に酸化物の順応整合性の層を形成する
ステップと、第1のスペーサが上記第1のゲート・スタ
ックの第1の側壁上に残留し、及び第2のスペーサが上
記第2のゲート・スタックの側壁上に残留するように上
記酸化物の順応整合性の層を異方性的にエッチングする
ステップとを有し、上記第1のスペーサと上記第2のス
ペーサは等しい幅を持つ、上記(20)記載の製造方
法。 (29)ゲート・スタック及びオーバパス伝導体の製造
方法であって、 a)ゲート・スタックが導体層の1部と絶縁層の1部と
を有するように、上記絶縁層を上記導体層にダマシーニ
ングすることを含む、ゲート・スタックを基板上に形成
するステップと、 b)オーバパス伝導体の伝導体イメージを部分的に画定
するためのオーバパス・マスクとして上記ゲート・スタ
ックの上記絶縁層の上記部分を使用するステップと、 c)上記ゲート・スタックの上記絶縁層の部分だけ上記
ゲート・スタックの上記導体層の部分から上記オーバパ
ス伝導体が絶縁されるようにオーバパス伝導体を上記ゲ
ート・スタック上に形成するステップと、 を有する、製造方法。 (30)ゲート・スタックを基板上に形成するステップ
a)は、 i)基板上に導体層を形成するステップと、 ii)絶縁層を導体層の部分的にエッチングされた領域
に与えるステップと、 を有する上記(29)記載の製造方法。 (31)基板上に導体層を形成する上記ステップi)
は、ポリシリコンの導体層を形成するステップを有す
る、上記(30)記載の製造方法。 (32)絶縁層を導体層の部分的にエッチングされた領
域に与える上記ステップii)は、シリコン窒化物の上
記絶縁層を形成するステップを含む、上記(31)記載
の製造方法。 (33)オーバパス伝導体を上記ゲート・スタック上に
形成する上記ステップc)において、上記オーバパス伝
導体はチタン窒化物或いはタングステンである上記(3
2)記載の製造方法。 (34)ゲート・スタックを基板上に形成する上記ステ
ップa)は、導体層の1部及び絶縁層の1部においてゲ
ート・スタックが自己整合になるようにゲート・スタッ
クを形成することを含む、上記(29)記載の製造方
法。 (35)i)電気的絶縁性材料のブランケットを上記ゲ
ート・スタック上に形成するステップと、 ii)第2のマスクを上記電気的絶縁性材料のブランケ
ット上に画定するステップと、 iii)ゲート・スタックの絶縁層の1部を侵食せずに
上記ゲート・スタックの上部を露出させるようにオーバ
パス・マスクと第2のマスクとで電気的絶縁性材料の上
記ブランケットを部分的に除去するステップと、 を有する、上記(29)記載の製造方法。 (36)上記ゲート・スタック上に酸化物の順応整合性
の層を形成するステップと、スペーサが上記ゲート・ス
タックの少なくとも1つの側壁上に画定されるように酸
化物の上記順応整合性の層を異方性的にエッチングする
ステップと、を有し、上記スペーサはゲート・スタック
の少なくとも1つの側壁から既知の横方向の厚さを持
つ、上記(29)記載の製造方法。 (37)伝導体層及び絶縁体層を上部に有する、基板上
に置かれたスタック構造体と、上記絶縁体層によって上
記伝導体層から電気的に絶縁され、上記スタック構造体
を囲む上記オーバパス伝導体と、を有する半導体。 (38)上記スタック構造体の上記絶縁体層は、上記ス
タック構造体の上記伝導体層と自己整合である、上記
(37)記載の半導体。 (39)上記スタック構造体は、上記基板の上部表面に
垂直に置かれた少なくとも1つの側壁と、上記少なくと
も1つの側壁に沿って延びる酸化物スペーサと、を有す
る、上記(37)記載の半導体。 (40)上記スタック構造体が薄膜酸化物を有するよう
に、上記伝導体層と上記基板との間に置かれた薄膜酸化
物を更に有する、上記(37)記載の半導体。 (41)上記伝導体層はポリシリコンから成る、上記
(37)記載の半導体。 (42)上記絶縁体層はシリコン窒化物から成る、上記
(37)記載の半導体。 (43)オーバパス伝導体はチタン窒化物、或いはタン
グステンから成る、上記(37)記載の半導体。 (44)上記スタック構造体は電界効果トランジスタ・
ゲートである、上記(37)記載の半導体。 (45)第1の構成を有し、基板の上部表面から距離'
X'だけ上方に上部表面を有する第1のゲート・スタッ
クと、上部層と下部層とを持つ第2の構成を有する第2
のゲート・スタックとを有し、上記第2のゲート・スタ
ックは上記基板の上部表面から距離'X'だけ上方に上部
表面を有する、半導体。 (46)上記第2のゲート・スタックの上記上部層は、
電気的絶縁性材料で形成される、上記(45)記載の半
導体。 (47)上記第1のゲート・スタックの上記第1の構成
は単一の層を有し、上記第2のゲート・スタックの上記
下部層及び上記第1のゲート・スタックの上記単一の層
は同じ電気的導電性材料から形成される、上記(46)
記載の半導体。 (48)上記第1のゲート・スタック及び上記第2のゲ
ート・スタックのそれぞれの1部を実質的に囲む電気伝
導体材料を更に有し、上記電気伝導体材料は上記第1の
ゲート・スタックの上記単一の層と電気的接続され、及
び上記上部層によって第2のゲート・スタックの上記下
部層から電気的に絶縁されている、上記(47)記載の
半導体。 (49)上記第1のゲート・スタックの上記第1の構成
は上部伝導層を含む、上記(45)記載の半導体。 (50)上記第1のゲート・スタック及び上記第2のゲ
ート・スタックは、隣接するゲート・スタックを有し、
上記半導体は、上記基板の上記第1のゲート・スタック
と上記第2のゲート・スタックとの間に拡散物の層を更
に有する、上記(45)記載の半導体。 (51)上記第1のゲート・スタックの上記第1の構成
は、厚さ'A'を持つケイ化物の上部層を有し、半導体は
上記基板の上記拡散物の層上において上記第1のゲート
・スタックと上記第2のゲート・スタックとの間に置か
れたケイ化物の層を更に有し、上記第1のゲート・スタ
ックと上記第2のゲート・スタックとの間の上記ケイ化
物層は、'A'≠'B'である厚さ'B'を有する、上記(5
0)記載の半導体。 (52)上記第1のゲート・スタックの側壁に沿って延
びる第1の酸化物スペーサと上記第2のゲート・スタッ
クの側壁に沿って延びる第2の酸化物スペーサとを更に
有し、上記第1の酸化物スペーサ及び上記第2の酸化物
スペーサは等しい厚さである、上記(45)記載の半導
体。
【0052】
【発明の効果】本発明は局部相互接続のユーティリティ
を大幅に改良する新規な方法と構造とを有する。これら
の方法と構造により、挿入された局部相互接続部は、あ
る露出されたデバイスと選択的に接続でき、且つ互いに
絶縁を保つことができる。
を大幅に改良する新規な方法と構造とを有する。これら
の方法と構造により、挿入された局部相互接続部は、あ
る露出されたデバイスと選択的に接続でき、且つ互いに
絶縁を保つことができる。
【図1】本発明の第1の製造方法における異なる処理段
階で得られた半導体の断面図である。特には2つのトラ
ンジスタ・ゲート・スタックと、様々な処理ステップで
得られる関連拡散部の図である。
階で得られた半導体の断面図である。特には2つのトラ
ンジスタ・ゲート・スタックと、様々な処理ステップで
得られる関連拡散部の図である。
【図2】本発明の第1の製造方法における異なる処理段
階で得られた半導体の断面図である。
階で得られた半導体の断面図である。
【図3】本発明の第1の製造方法における異なる処理段
階で得られた半導体の断面図である。
階で得られた半導体の断面図である。
【図4】本発明の第1の製造方法における異なる処理段
階で得られた半導体の断面図である。
階で得られた半導体の断面図である。
【図5】本発明の第1の製造方法における異なる処理段
階で得られた半導体の断面図である。
階で得られた半導体の断面図である。
【図6】本発明の第1の製造方法における異なる処理段
階で得られた半導体の断面図である。
階で得られた半導体の断面図である。
【図7】本発明の第1の製造方法における異なる処理段
階で得られた半導体の断面図である。
階で得られた半導体の断面図である。
【図8】図1乃至図7の処理方法での本発明に従い、結
果として生じる半導体の断面図である。
果として生じる半導体の断面図である。
【図9】本発明の第2の製造方法における異なる処理段
階で得られる半導体の断面図である。
階で得られる半導体の断面図である。
【図10】本発明の第2の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図11】本発明の第2の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図12】本発明の第2の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図13】本発明の第2の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図14】本発明の第3の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図15】本発明の第3の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図16】本発明の第3の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図17】本発明の第4の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図18】本発明の第4の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図19】本発明の第4の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図20】本発明の第4の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図21】本発明の第4の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図22】本発明の第4の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
【図23】本発明の第4の製造方法における異なる処理
段階で得られる半導体の断面図である。
段階で得られる半導体の断面図である。
10 基板 20、60 伝導層 22 リセス酸化物層 24 絶縁酸化物 25 薄膜酸化物層 26、34、62、68、84、90、96 マスク 27a、27b サイド表面 28 エッチング領域 29a、29b サイド・エッジ 30、52、64、78、88、94 絶縁層 32 第2のマスク 31、33、71、73、91、93 スタック構造体 34、102 オーバパス絶縁体 36、40 ゲート 42a、42b、42c、42d、106a、106
b、106c、106d酸化物スペーサ 44a、44b ゲート酸化物 46 窒化物障壁 48、75 ゲート・ケイ化物 49、77、120 拡散物 50 ケイ化拡散物 56a、56b、56c、56d エッジ 57 導電性の材料 59a、59b 残留窒化物障壁 59c、59d 窒化物障壁 66、92 空隙 70、98 複合層 72 絶縁マスク 74 導電性マスク 79、116、118 ケイ化物 80 セクション 100、102 シリコン・マスク 108a、108b、108c、108d スペーサ幅 114 デバイス長
b、106c、106d酸化物スペーサ 44a、44b ゲート酸化物 46 窒化物障壁 48、75 ゲート・ケイ化物 49、77、120 拡散物 50 ケイ化拡散物 56a、56b、56c、56d エッジ 57 導電性の材料 59a、59b 残留窒化物障壁 59c、59d 窒化物障壁 66、92 空隙 70、98 複合層 72 絶縁マスク 74 導電性マスク 79、116、118 ケイ化物 80 セクション 100、102 シリコン・マスク 108a、108b、108c、108d スペーサ幅 114 デバイス長
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーター・ウェリング・カンタ アメリカ合衆国05446、バーモント州コル チェスター、グランド・ビュー・ロード 56 (72)発明者 ランディ・ウィリアム・マン アメリカ合衆国05465、バーモント州ジェ リコー、サニービュー・ドライブ 23 (72)発明者 ダーレル・ミュールマンス アメリカ合衆国05465、バーモント州ジェ リコー、ピィ・オー・ボックス 481 (72)発明者 ゴードン・セス・スターキー アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、ヒーサーブッシ ュ・ロード 14
Claims (24)
- 【請求項1】半導体の製造方法であって a)電気的絶縁性材料の第1のマスクを電気的導電性材
料にダマシーニングするステップと、 b)上記電気的導電性材料上に第2のマスクを形成する
ステップと、 c)オーバパス伝導体の伝導体イメージを画定するため
に上記第1のマスクと上記第2のマスクとを使用するス
テップと、 d)上記オーバパス伝導体から上記電気的導電性材料の
1部を電気的に絶縁するオーバパス絶縁体として上記第
1のマスクを保持するステップと、 を有する、半導体の製造方法。 - 【請求項2】上記ダマシーニングするステップc)は、 i)上記電気的導電性材料の層を基板上に形成するステ
ップと、 ii)上記電気的導電性材料の層の部分的なエッチング
領域に上記第1のマスクを与えるステップと、 を有する請求項1記載の製造方法。 - 【請求項3】少なくとも1つの側壁を持つ自己整合のス
タック構造体が上記基板上に画定されるように、電気的
絶縁性材料の上記第1のマスクと上記電気的導電性材料
とをエッチングするステップを更に有する、請求項第2
の製造方法。 - 【請求項4】上記第1のマスクと上記第2のマスクとを
使用するステップc)は、 i)上記スタック構造体を囲む電気的絶縁性材料のブラ
ンケットを形成するステップと、 ii)上記スタック構造体の上記第1のマスクを浸食す
ることなしに上記スタック構造体の上部を露出するよう
に第1のマスクと第2のマスクとで電気的絶縁性材料の
上記ブランケットを部分的に除去するステップと、 を有する請求項3記載の製造方法。 - 【請求項5】上記スタック構造体上に酸化物の順応整合
性の層を形成するステップと、 スペーサが上記スタック構造体の上記少なくとも1つの
側壁上に画定されるように上記酸化物の順応整合性の層
を異方性的にエッチングするステップとを有し、上記ス
ペーサは上記自己整合のスタック構造体の少なくとも1
つの側壁から既知の横方向の厚さを持つ、 請求項3記載の製造方法。 - 【請求項6】上記エッチング・ステップによって形成さ
れた上記自己整合のスタック構造体は、電界効果トラン
ジスタのゲート・スタックを有する、請求項3記載の製
造方法。 - 【請求項7】上記スタック構造体の電気的絶縁性材料の
上記第1のマスクが上記スタック構造体の電気的導電性
材料の層をオーバパス伝導体から電気的に絶縁するよう
に上記オーバパス伝導体を形成するステップを更に有す
る、請求項2記載の製造方法。 - 【請求項8】上記オーバパス伝導体を形成する上記ステ
ップが、チタン窒化物またはタングステンのいずれかで
上記オーバパス伝導体を形成することを含む、請求項7
記載の製造方法。 - 【請求項9】上記電気的導電性材料の層を基板上に形成
するステップi)において、上記電気的導電性材料がポ
リシリコンであることを含む、請求項2記載の製造方
法。 - 【請求項10】上記第1のマスクを与えるステップi
i)において、シリコン窒化物の電気的絶縁性材料の第
1のマスクを形成するステップを含む、請求項2記載の
製造方法。 - 【請求項11】ゲート・スタック構造体を形成するため
の方法であって、 a)電気的導電性材料の層を基板の上部表面上に与える
ステップと、 b)電気的絶縁層を電気的導電性材料の上記層にダマシ
ーニングするステップと、 c)電気的導電性材料の層の1部と電気的絶縁層の1部
とがゲート・スタック構造体を含み、及び自己整合する
ように、電気的導電性材料の上記層と上記電気的絶縁層
とをエッチングして、ゲート・スタック構造体を形成す
るステップと、 を有する、形成方法。 - 【請求項12】上記ダマシーニングするステップb)
は、 i)絶縁材料のブランケット層を電気的導電性材料の層
上、及び電気的導電性材料の層の部分的にエッチングさ
れた領域に与えるステップと、 ii)上記絶縁材料のブランケット層が上記電気的導電
性材料の層の上記部分的にエッチングされた領域のみに
残留するように、上記ブランケット層を上記電気的導電
性材料の層への平面化によって上記電気的導電性材料の
層に上記電気的絶縁層を形成するステップと、 を有する、請求項11記載の形成方法。 - 【請求項13】ゲート・スタック構造体は少なくとも1
つの側壁を有し、 上記ゲート・スタック構造体上に酸化物の順応整合性の
層を形成するステップと、 スペーサが上記ゲート・スタック構造体の上記少なくと
も1つの側壁上に画定されるように上記酸化物の順応整
合性の層を異方性的にエッチングするステップとを有
し、上記スペーサは上記自己整合のゲート・スタック構
造体の少なくとも1つの側壁から既知の横方向の厚さを
持つ、 請求項11記載の形成方法。 - 【請求項14】基板の上部表面上に異なる組成であるが
高さが等しい2つのゲート・スタック構造体を形成する
製造方法であって、 a)上記基板の上部表面の第1の領域上に第1の材料の
層を形成するステップと、 b)上記基板の上部表面の第2の領域上に2種類の材料
の層を形成するステップとを有し、上記層を形成する2
つのステップは、基板の上部表面上に複数の層を有する
製作途中の半導体を画定し、及び、 c)第1の領域の第1のゲート・スタック及び第2の領
域の第2のゲート・スタックの形成が、上記基板の上部
表面上に異なる組成であるが高さが等しい2つのゲート
・スタック構造体となるように製作途中の半導体の上部
表面を平面化するステップを、 更に有する、製造方法。 - 【請求項15】基板の上部表面の第2の領域上に2つの
層を形成する上記ステップb)は、電気的絶縁性材料の
層を電気的導電性材料の層にダマシーニングするステッ
プを有する、請求項14記載の製造方法。 - 【請求項16】第1の領域に第1のゲート・スタック構
造体及び第2の領域に第2のゲート・スタック構造体を
形成するために製作途中の半導体をエッチングするステ
ップを更に有し、上記第1のゲート・スタック構造体は
単一の材料から成り、及び上記第2のゲート・スタック
構造体は第1の材料と第2の材料とから成り、上記第1
の材料と上記第2の材料は自己整合型である、請求項1
4記載の製造方法。 - 【請求項17】上記第1の層を形成するステップa)
は、基板の第1の領域の上部表面上に第2の材料の層を
形成するステップを更に有し、上記第1の領域における
上記第1の材料の層及び上記第2の材料の層の少なくと
も1つは、基板の上部表面の第2の領域上に2つの層を
形成するステップで形成される2つの層とは異なる、請
求項14記載の製造方法。 - 【請求項18】ゲート・スタック及びオーバパス伝導体
の製造方法であって、 a)ゲート・スタックが導体層の1部と絶縁層の1部と
を有するように、上記絶縁層を上記導体層にダマシーニ
ングすることを含む、ゲート・スタックを基板上に形成
するステップと、 b)オーバパス伝導体の伝導体イメージを部分的に画定
するためのオーバパス・マスクとして上記ゲート・スタ
ックの上記絶縁層の上記部分を使用するステップと、 c)上記ゲート・スタックの上記絶縁層の部分だけ上記
ゲート・スタックの上記導体層の部分から上記オーバパ
ス伝導体が絶縁されるようにオーバパス伝導体を上記ゲ
ート・スタック上に形成するステップと、 を有する、製造方法。 - 【請求項19】ゲート・スタックを基板上に形成するス
テップa)は、 i)基板上に導体層を形成するステップと、 ii)絶縁層を導体層の部分的にエッチングされた領域
に与えるステップと、 を有する請求項18記載の製造方法。 - 【請求項20】基板上に導体層を形成する上記ステップ
i)は、ポリシリコンの導体層を形成するステップを有
する、請求項19記載の製造方法。 - 【請求項21】伝導体層及び絶縁体層を上部に有する、
基板上に置かれたスタック構造体と、 上記絶縁体層によって上記伝導体層から電気的に絶縁さ
れ、上記スタック構造体を囲む上記オーバパス伝導体
と、 を有する半導体。 - 【請求項22】上記スタック構造体の上記絶縁体層は、
上記スタック構造体の上記伝導体層と自己整合である、
請求項21記載の半導体。 - 【請求項23】上記スタック構造体は、 上記基板の上部表面に垂直に置かれた少なくとも1つの
側壁と、 上記少なくとも1つの側壁に沿って延びる酸化物スペー
サと、 を有する、請求項21記載の半導体。 - 【請求項24】第1の構成を有し、基板の上部表面から
距離'X'だけ上方に上部表面を有する第1のゲート・ス
タックと、 上部層と下部層とを持つ第2の構成を有する第2のゲー
ト・スタックとを有し、上記第2のゲート・スタックは
上記基板の上部表面から距離'X'だけ上方に上部表面を
有する、 半導体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/245,997 US5496771A (en) | 1994-05-19 | 1994-05-19 | Method of making overpass mask/insulator for local interconnects |
US245997 | 1994-05-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0864822A true JPH0864822A (ja) | 1996-03-08 |
JP3245004B2 JP3245004B2 (ja) | 2002-01-07 |
Family
ID=22928937
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11878795A Expired - Fee Related JP3245004B2 (ja) | 1994-05-19 | 1995-05-17 | 半導体製造方法、ゲート・スタック製造方法、及び半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5496771A (ja) |
EP (1) | EP0683514A1 (ja) |
JP (1) | JP3245004B2 (ja) |
KR (1) | KR100187870B1 (ja) |
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