KR100187870B1 - 반도체 구조물 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 목적은 스택 구조체들이 국소 연결 물질인 포위층(enveloping layer)으로 선택적으로 절연되어지는 제조 방법 및 이 방법으로 제조된 반도체 구조물을 제공하는데 있다. 제조 방법은 하부의 게이트와 동시에 오버패스 절연체를 형성하는 단체를 포함한다. 상세히 설명하자면, 스택 구조체를 포함하는 영역의 전도물질층 상에 비부식성의 절연 물질층을 피착시킨다. 다음에 동시성 에칭을 행하여 나타난 절연체 부분은 하부의 전도 물질과 자기-정렬되어진다. 절연체 부분은 스택을 후속 공정에서 피착하고 평탄화되는 국소 절연층으로부터 절연시킨다. 다른 선택적 처리로서는 선택된 스택 구조체 상의 규화물을 감결합시키고, 이용가능한 여러 기술들을 이용한 여러 평탄화 및 에칭을 포함한다. 제조 방법과 이 방법으로 제조된 구조물에 대한 상세한 설명이 기술되어 있다.

Description

반도체 구조물 및 그 제조 방법
제1도(a) 내지 제1도(g)는 본 발명에 따른 제1제조 방법의 여러 처리 단계에서 얻어진 반도체 구조물(semiconductor structure)에 대한 횡단면도로서, 보다 상세하게는 여러 처리 단계에서 얻어진 두 개의 트랜지스터 게이트 스택(two transistor gate stacks)과 관련되어진 확산층(diffusions)을 도시.
제1도(h)는 제1도(a) 내지 제1도(g)의 처리 방법을 이용하여 본 발명에 따라 제조된 반도체 구조물의 횡단면도.
제2도(a) 내지 제2도(e)는 본 발명에 따른 제2제조 방법에 여러 처리 단계에서 형성된 반도체 구조물의 횡단면도.
제3도(a) 내지 제3도(c)는 본 발명에 따른 제3제조 방법의 여러 처리 단계에서 형성된 반도체 구조물의 횡단면도.
제4도(a) 내지 제4도(g)는 본 발명에 따른 제4제조 방법의 여러 처리 단계에서 형성된 반도체 구조물의 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 31, 33 : 스택 구조체
36 : 게이트 57 : 전도 물질층
[기술 분야]
본 발명은 일반적으로 반도체 장치(semiconductor devices) 및 그 제조 방법에 관한 것이다. 보다 상세히 기술하자면, 본 발명은 국소 연결(local interconnects)을 이용한 반도체 장치의 스택 구조체(stack structures), 특히 M0 배선 레벨(the M0 wiring level)에서 오버패스 도체(overpass conductor)와 게이트 스택(a gate stack)을 절연시키는 이중 기능의 오버패스 마스크/절연체(a dual functioning overpass mask/insulator)에 관한 것이다. 본 발명은 또한 이러한 스택 구조체를 제조하는 방법과 이러한 이중 기능의 오버패스 마스크/절연체를 제조하는 방법에 관한 것이다.
[기술 배경]
동일의 실리콘 웨이퍼(same silicon wafer) 상에 고밀도 집적 회로들(closely-spaced integrated circuits)을 형성시키는 기술은, 이들 회로의 전도성 연결 기술과 같이 잘 알려져 있다. 예를 들면, 흔히 요구되는 연결로서, 상보형 금속 산화물 반도체(CMOS) 전계 효과 트랜지스터(FET)의 게이트를 인접한 FET의 확산층(diffusion)에 연결하는 배선(wiring)이 있다. 일반적이지만, 좀더 복잡한 다른 연결은 개재하는 게이트(intervening gate)와의 전도성 접촉 없이 FET의 인접한 확산층 사이의 연결이다.
종래의 연결 기술들의 경우, 접촉 구멍들(contact holes)과 와이어 야금술(wire metallurgy)을 이용하여 희망의 배선 레벨(wiring levels)을 형성한다. 이러한 기술들은 전형적으로는 장치와 기판(devices and/or substrates)상에 동일 형상의 금속층(들)(a conformal metal layer(s))을 피착시키고(deposited), 다음에 전기적 접촉을 필요로 하지 않는 영역들(areas)로부터 상기 금속층(들)을 에칭하는 공정을 수반한다. 이러한 연결 기술에 대해서는 발명의 명칭이 High performance interconnect system for an integrated circuit인 미국 특허 제3,933,743호에 상세히 기재되어 있다. 요약하여 설명하자면, 상기 특허에는 절연층으로부터 접촉 구멍들을 에칭하여 장치의 접촉 영역을 노출(expose)시키는 기술이 기재되어 있다. 상기 노출된 접촉 영역 상에 동일 형상의 금속층을 형성하고, 패턴화시킨 후 에칭을 행하여 연결 레벨을 형성하고 있다. 그러나, 불행하게도 상기 동일 형상의 금속층의 에칭에 의해 형성된 비평면(non-planar)의 표면들 때문에 다른 층이나 장치를 형성하기가 복잡해진다.
국소 연결로서 불리는 최근의 다른 방식에서는, 기판과 이 기판 상에 형성된 임의의 장치들 상에 절연체를 블랭킷 피착하는(blanket-deposite) 것으로 시작된다. 이 블랭킷 절연체를 선택적으로 에칭하여 희망의 장치 콘택트(device contact)들을 노출시킨다. 상기 노출된 장치 콘택트들을 전기적으로 접촉시키기 위해 상기 에칭된 영역에 상감 금속 구조체(inlaid metal structure)를 피착시킨다. 다음에 이 금속 구조체를 남아 있는 절연체와 함께 평탄화시킨다. 국소 연결 기술은 상기와 같이 형성된 제1배선 레벨 아래에서 장치들을 전기적으로 접촉시키는데 이용된다. 이러한 기술을 이용하면 다수의 배선층에 관련된 문제점들을 극복할 수 있다. 특히 상감 금속 구조체는 저저항을 가지며, 매우 짧은 길이의 연결을 지원해 주며, 일반적으로 동일 형상의 배선(conformal wiring)보다 강하다. 국소 연결 기술에 대한 특정의 실시예가 본 출원의 양수인에게 양도되었으며, 발명의 명칭이 Method for producing coplanar muti-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias인 미국 특허 제4,789,648호에 기재되어 있다. 상기 미국 특허 제4,789,648호에 기재된 에칭 및 마스크 시퀀스는 일반적으로 상감 기술(damascene techniques)로서 본 기술 분야에서 공지되어 있고 때로는 본 명세서에서 대머시닝(damascening)이라고 부르기로 한다.
현재, 이러한 기술의 필연적인 결과로서는 상감 금속 구조제, 즉 스터드(stud)가 절연체 에칭에 의해 노출된 장치들의 모든 게이트 스택들을 전기적으로 접촉시킬 것이라는 것이다. 다수의 게이트나 확산층들이 노출되어 접촉될 수 있다. 선택적인 에칭에 의해서 게이트와 인접한 확산층간의 효과적인 연결은 가능하다. 그러나, 개재하는 게이트와 절연되어 있는 확산층들 사이의 국소 연결은 달성되지 않았다.
따라서, 상감의 국소 연결 물질이 소정의 게이트 스택들과 선택적으로 접촉되고 나머지 스택들과는 절연 상태로 되어지도록 하는 기술들을 필요로 하게 되었다. 이러한 기술들은 회로 설계자에게 유연성(flexibility)을 제공하며 이용가능한 처리 기술들에 따라 옵션(options)을 제공할 것이다. 최종 제조된 구조체들은 정확하게 형성된 예측가능항 형상들과 전기적 특성들(precisely-formed, predictable shapes and electrical characteristics)을 갖게 될 것이다. 또한, 이 제조 기술은 기존 회로 설계에서의 전기적 응답(electrical response)을 감소시키지 않으며 지나치게 복잡한 제조 단계들을 수반하지 않을 것이다.
[발명의 개시]
본 발명을 간략히 요약하자면, 본 발명의 제1실시예는 반도체 구조물을 제조하기 위해, 전기 전도 물질 내에 전기 절연 물질의 제1마스크(a first mast)를 대머시닝(damascening)하는 단계와, 상기 전기 전도 물질 상에 제2 마스크(a second mask)를 형성하는 단계와, 상기 제1 마스크 및 제2 마스크를 사용하여 오버패스 도체의 도체 이미지(conductor image)를 한정하는 단계와, 상기 제1 마스크를 상기 전기 전도 물질 중 일부분을 상기 오버패스 도체와 전기적으로 절연시키는 오버패스 절연체로서 계속 유지하는 단계를 포함하는 방법을 제공한다.
본 발명의 다른 실시예는 게이트 스택(gate stack)을 형성하기 위해, 기판의 상부 표면 상에 전기 전도 물질층을 제공하는 단계와, 상기 전도 전도 물질층 내에 전기 절연층을 대머시닝하는 단계와, 상기 전기 전도 물질층과 상기 전기 절연층을 에칭하여 상기 게이트 스택을 형성하는 단계를 포함하며, 상기 전기 전도 물질층의 일부분과 상기 전기 절연층의 일부분은 상기 게이트 스택의 구조 요소가 되며 자기-정렬(self-aligned)되어지는 방법을 제공한다.
본 발명의 또 다른 실시예에서는 기판의 상부 표면 상에 높이는 동일하지만 서로 다른 조성(different composition)의 두 게이트 스택을 형성하는 제조 방법을 제공한다. 상기 방법은 상기 기판 중 제1 영역의 상부 표면 상에 제1 물질층을 형성하는 단계와, 상기 기판 중 제2 영역의 상부 표면 상에 2층의 물질층을 형성하여, 상기 기판의 상부 표면 상에 다층(mutiple layers)을 갖는 중간 반도체 구조물(interim semiconductor structure)을 형성하는 단계와, 또한 상기 중간 반도체 구조물의 상부 표면을 평탄화시키는 단계를 포함하여, 상기 제1 영역에 제1 게이트 스택을 형성하고 상기 제2 영역에 제2 게이트 스택을 형성시킴으로써 상기 기판의 상부 표면 상에는 높이는 동일하지만 서로 다른 조성을 갖는 두 게이트 스택이 형성되어진다.
본 발명의 또 다른 실시예에서는 게이트 스택과 오버패스 도체를 제조하는 방법에 대해 기술되어 있다. 이 방법은 도체층 내에 절연체층을 대머시닝함으로써 기판 상에 상기 게이트 스택을 부분적으로 형성하는 단계와, 상기 게이트 스택 중의 상기 절연체층의 일부분을 상기 오버패스 도체의 도체 이미지를 부분적으로 한정시키기 위한 오버패스 마스크(overpass mask)로서 사용하는 단계와, 상기 오버패스 도체가 상기 게이트 스택 중의 상기 절연체층에 의해 상기 게이트 스택 중의 상기 도체층의 일부분과 절연되어지도록 상기 게이트 스택 상에 상기 오버패스 도체를 형성하는 단계를 포함한다.
구조적으로 본 발명의 제1 실시예에서는 기판 상에 배치되며, 전도층과 이 전도 층상에 배치된 절연층을 포함한 스택 구조체를 포함한다. 상기 스택 구조체는 오버패스 도체에 의해 둘러싸여져 있으며, 상기 절연층에 의해 상기 전도층과 상기 오버패스 도체는 전기적으로 절연되어 있다. 바람직하게는, 상기 전도층과 절연층은 자기-정렬되어진다. 이와 같은 반도체 구조물에 대한 보다 상세한 내용이 본 명세서에 기술되어 있다.
본 발명의 또 다른 실시예에서는 제1 게이트 스택 및 제2 게이트 스택을 포함한 반도체 구조물을 제공한다. 상기 제1 게이트 스택은 제1 조성과, 기판의 상부 표면 상에서 거리 'X'만큼 이격된 상부 표면을 갖고 있다, 상기 제2 게이트 스택은 상기 기판의 상부 표면 상의 거리 'X'만큼 이격된 상부 표면을 갖고 있다. 상기 제2 게이트 스택은 상기 기판의 상부 표면 상에 거리 'X'만큼 이격된 상부 표면을 가지며, 또한 상부층과 하부층을 포함하는 제2 조성을 갖고 있다.
요약을 하자면, 본 발명은 국소 연결의 효용성(utility)을 상당히 향상시킨 새로운 방법 및 구조체를 포함한다. 이러한 방법 및 구조체에서는 상감의 국소 연결물질들은 노출된 일부 장치들과는 선택적으로 접촉되지만 나머지 장치들과는 전기 절연되어 있다. 또한 이용가능한 기술들에 근거하여 설계자들에게 옵션을 제공하는 다른 처리 단계들도 제공된다. 더욱이, 최종 제조된 구조체들은 진보된 반도체 시스템에서 개선된 장치의 성능 및 기능성(improved device performance and functionality)을 갖도록 정확하게 형상되어 있다.
본원의 요지는 특히 본 명세서의 결론 부분에서 기술되어 있으며 명백하게 청구되어 있다. 그러나, 본 발명은 본 발명의 다른 목적 및 장점들과 함께 실시 구성 및 방법에 대해서도 소정의 바람직한 실시예에 대한 다음의 상세한 설명 부분 및 첨부된 도면을 참조함으로써 보다 잘 이해할 수 있을 것이다.
[발명을 실시하기 위한 바람직한 실시예]
본 발명을 광범위하게 기술하자면, 본 발명은 반도체 연결 구조체 및 그 제조 방법을 제공하며, 특히 스택 구성 요소들을 상감의 국소 연결 물질의 포위층과 전기적으로 절연시킨 반도체 구조물을 제공한다. 절연 기능은 부분적으로는 금속 연결 물질 아래에 선택적으로 매설되어진(embeded) 자기-정렬된(self-aligned) 오배패스 절연체들에 의해 달성된다.
후술된 바와 같이, 국소 연결 구조체의 제조 방법은 스택 구조체 상에 절연체의 블랭킷층을 피착시킨 후 상기 층을 에칭시켜서 도체 이미지를 한정시키는 마스크를 형성하는 단계를 포함한다. 국소 연결 물질과 접촉을 필요로 하지 않는 게이트 상에 절연체들을 남겨 놓는 에칭 패턴의 변형도 가능하다. 그러나, 변형된 이러한 에칭 기술은 게이트와, 상감 도체와, 노출된 다른 장치들 간에서의 정렬 문제(alignment problelms)를 일으킬 수도 있다.
이러한 문제에 대해 보다 상세히 설명하자면, 전형적인 제조 공정시에, 폴리 실리콘 게이트 스택(polysilicon gate stacks)은 그룹(group)으로 형성되며 일반적인 에칭 단계에 의해 노출되어진다. 그룹으로서의 이들 게이트 스택들 상에는 절연체들이 배치될 수 있다. 다음에 에칭시에 상감 금속의 도체 이미지를 한정하는 경계 물질(boundary material)로서 사용되는 추가의 절연체 물질로 장치들을 완전히 에워싼다. 기판 상에서의 이 절연층의 높이는 임의의 장치들 또는 콘택트들의 높이를 초과한다. 이러한 에칭 동안 전기적 접촉을 필요로 하는 게이트 스택들에서 이전에 형성된 절연체들을 제거시키려면 현재 함몰되어 있는 게이트 스택(now-submerged gate stack)과 완전하게 정렬되어진 마스크를 필요로 한다. 그러나, 정확한 마스크의 정렬(mask alignment)은 불가능하기 때문에, 절연체 중 남은 부분들은 후속의 형성 공정에 악영향을 끼치게 될 것이다. 특히, 후속하여 피착된 도체는 하부의 장치들과 잘못 정렬되어 장치의 전체적인 전기적 특성에 악영향을 끼치게 될 것이다.
더욱이, 하부의 장치 영역들을 선택하려면 반응성 이온 에칭(RIE)이 불가능하며, 절연체 자체에 대한 습식 에칭(wet etch)의 온도 및 화학적 상반(chemical incompatibilities)과 생성된 바이어스로 인해 습식 에칭이 불가능하다.
처리를 속행함에 따라 추가적인 문제점들이 발생되어진다. 상감 금속을 부가시키고 평탄화시키는 동안, 노출될 수 있으며 전기적 접촉을 필요로 하는 다른 게이트 스택들은 절연된 스택들의 높이와는 다른 스택 높이를 가질 것이다. 따라서, 여러 스택의 표면들 상에는 동일 형상으로 피착되어진 스페이서층들이 불규칙하게 형성될 것이다. 이 때문에 인접한 게이트들 상의 지점들(points) 사이에서 측정된 측방향 거리들은 일치하지 않게 되는데, 이것은 게이트들 사이에서 일정한 장치 길이를 요구하는 응용 분야의 경우에는 예를 들어, 특수화된 회로 설계의 경우에는 중요한 문제가 된다. 비록 바람직하지는 않더라도, 이러한 문제들을 경감시키기 위해서 복잡한 에칭 시퀀스를 사용할 수 있다.
상기의 모든 문제점들은 다음의 실시예에서 기술된 새로운 방법 및 구조체에 의해 극복되어질 수 있다.
본 발명의 제1 실시예는 이중 기능을 가지며 자기-정렬되어진 오버패스 마스크/절연체를 제조하기 위한 제조 방법을 포함한다. 서로 다른 물리적이며 전기적인 특성들을 갖는 구조체들을 형성하기 위해 제1 실시예를 변형 및 개선시킨 것이 제2, 제3 및 제4 제조 방법 실시예들이다.
처음에 제1도(h)를 참조해 보면, 본 발명의 제1 실시예에 따라 제조된 반도체 구조물이 두 개의 스택 구조체(31 및 33)와, 이들 구조체를 둘러싸고 있는 전도 물질의 상감층(57)을 포함하여 도시되어 있다. 상기 전도 물질은 티타늄 질화물과 같은 장벽(barriers)을 갖는 텅스텐 등의 금속이나, 구리 또는 알루미늄-구리와 같은 다른 물질이다. 기판(10)상에 존재하는 스택 구조체들은 게이트 산화물(44a 및 44b)을 포함한다. 이러한 특정의 구조체에서, 스택들은 기판(10) 내의 확산층(49)을 공유하고 있다. 스택 구조체(33)를 상세히 참조해 보면, 게이트 산화물(44b)상에 게이트(36)가 배치되어 있다. 예를 들어, 고농도로 도핑된 다결정 실리콘층(heavily-doped polycrystalline silicon layer)으로 구성된 게이트(36)는 기판(10) 내의 공핍 영역, 즉 게이트 산화물(44b)을 가로지르는 공핍 영역을 전기적으로 제어한다. 게이트(36)의 상부 표면(38)상에 오버패스 절연체(34)가 배치되어 있다. 산화물 스페이서(42c 및 42d)가 오버패스 절연체(34)에서부터 게이트(36)의 측벽을 따라 기판(10)까지 연장되어 있다. 동일하게, 질화물 장벽(59c 및 59d)이 산화물 스페이서(42c 및 42d)의 외측을 따라 배치되어 있다. 따라서 게이트(36)는 국소 연결을 형성하는 상감 전도물질(57)과 전체적으로 전기 절연된다. 도시한 바와 같이, 이러한 절연 구조체의 중요한 구성 요소는 오버패스 절연체(34)를 포함한다. 게이트(36)와 동시에 형성되어진 이 절연체는 게이트와 자기-정렬되어지며 스택 구조체(33)의 부분을 이루고 있다.
절연된 스택 구조체(33)와는 반대로, 스택 구조체(31) 및 확산층(49) 각각은 상감의 전도 물질(57)과 전기적으로 접촉되어 있다. 스택 구조체(31)를 상세히 참조해 보면, 산화물 스페이서(42a 및 42b)와 남은 질화물 장벽(59a 및 59b)은 게이트(40)의 측벽을 따라 연장되어 있다. 구조체(31)의 상부층(48)은 예를 들어 게이트 규화물로 구성된 전도층을 포함한다. 이 층은 상감의 전도물질(57)과 게이트(40) 사이에서 옴 접촉(ohmic contact)으로서 소용된다. 동일하게, 확산층(49)은 확산 규화물(50)을 통해 전도 물질(57)가 전기적으로 접촉한다.
요약을 하자면, 본 발명에 의하면, 게이트(36)는 전도 물질(57)과 완전하게 절연되는 반면에, 다른 국소 연결 구조체 예를 들어 게이트(40) 및 확산층(49)은 전도 물질(57)과 전기적으로 접촉된다. 또한, 스택 구조체(31)(규화전)와 스택 구조체(33)의 높이는 사용된 마스크와 에칭 시퀀스로 인해 동일하다(후술됨). 이러한 동일한 높이에 의해 동일한 폭의 스페이서가 스택 구조체들의 외측면들을 따라 형성되어진다.
제2도(e)를 참조해 보면, 본 발명의 제2 및 제3 실시예에 따라 제조된 반도체 구조물이 제공되어 있다. 제2도(e)에서는 두 개 스택 구조체(71 및 73)가 도시되어 있다. 스택 구조체(71)는 자기 정렬된 게이트(40)와 게이트 규화물(75)을 포함하며, 이 게이트 규화물(75)은 확산층(77)상의 선택된 규화물(optional silicide)(79)과 임의 두께로 감결합(decouple)되어 있다. 이것은 두 개의 규화물을 따로 따로 형성함으로써 달성된다. 또한, 기판 상의 두 스택 구조체의 높이는 동일하다. 도시된 구조체들 둘레에 형성된 상감의 전도층(도시되지 않음)은 게이트 규화물(75) 및 규화물(79)과는 전기적으로 접촉되지만 게이트(36)와는 접촉되지 않는다.
제4도(g)는 본 발명의 제4 실시예에 따라 제조된 반도체 구조물을 도시하고 있다. 스택 구조체(91 및 93)는 제2도(e)에 관련하여 상술된 구조체와 동일하지만, 제4 실시예에서는 에칭 시퀀스를 개선하여 복잡한 에칭 시퀀스 없이 규화물(116) 및 오버패스 절연체(102)를 매설 형성시킨다. 본 발명에 따른 여러 제조 시퀀스에 대해서는 다음에서 상세히 설명하기로 한다.
[제1 실시예]
광범위하게 기술하자면, 제1제조 실시예는 게이트 스택을 상감의 국소 연결 물질과 절연시키는 이중 기능의 오버패스 마스크/절연체를 게이트 스택 상에 형성시키는 방법이다. 상기 마스크/절연체는 상기 게이트 스택과 동시에 형성되어 게이트 스택과는 자기 정렬되어진다. 비부식성 물질(non-erodible material)로 구성된 마스크/절연체는 국소 연결 물질의 도체 이미지를 한정하도록 행해지는 에칭으로부터 게이트를 보호한다. 마지막으로, 이 마스크/절연체는 회로의 동작 중에는 오버패스 절연체로서 작용하도록 계속 유지된다.
제1도(a)에서는 CMOS 제조 공정을 도시하고 있다. 초기의 지형(topography)은 박막의 산화물층(25)이 성장되어 있는 기판(10)을 포함하며, 이 층(25)은 최종에는 게이트 산화물로서 작용한다. 또한 절연 영역들로서 작용하며 박막 산화물층(25)에 선택적으로 성장되어진 리세스된(recessed) 산화물층들(22, 22a)을 포함한다. 상기 절연 영역들은 선택적으로는 기판 내에 홈(groove)들을 형성시켜 산화물로 충진시키는 얕은 트렌치 절연(shallow trench isolation)에 의해 형성될 수도 있다. 다음에 산화물을 다시 평탄화시킴으로써 제1도(b)에서 도시된 분리 산화물들(24, 24a)이 형성된다.
산화물 중에 폴리실리콘과 같은 전도층(20)을 블랭킷 피착시켜, 예를 들어 플라인드 연마(blind polishing)나 다른 유사한 기술들을 이용하여 평탄화를 행한다. 다음에는 마스크 및 에칭 단계가 행해진다. 제1도(b)에서는 총(20)에서 에칭 영역(28)을 형성시키기 위하여 마스크(26)를 형성시켜 사용한다(제1도(c) 참조) 다음에 절연층(30)을 동일 형상으로 피착시켜 화학-기계적 연마(chem-mech polishing)(CMP) 또는 다른 적당한 수단을 사용하여 다시 평탄화시킨다. 공지된 바와 같이, 화학-기계적 연마 기술은 서로 다른 에칭비를 갖는 물질들에 대하여 제거비가 서로 다른 선택적 슬러리(selective slurries)를 사용하여 동일 평면의 막들을 형성한다. 이러한 기술들은 본 명세서에 참고로 반영된 발명의 명칭이 chem-mech polishing method for producing coplanar metal/insulator films on a substrate인 Beyer씨와 그 외 공동인에게 허여된 미국특허 제4,944,836호에 기재되어 있다. 절연층(30)은 실리콘 질화물 Si3N4와 같은 비부식성 절연 물질로 구성되어 있다. 이로써 오버패스 절연체(34)가 형성되어 전도층(20)의 상부 표면과 동평면을 이루게 된다.(제1도(d)) 다음에 제2 마스크(32)를 사용하여 게이트 스택 구조체들을 형성시킨다.(제1도(e)) 이들 구조체들은 제1도(d)의 중간(interim)구조물을 에칭시킴으로써 형성된 것이다.
다른 에칭 기술들을 이용하여 제2 마스크(32)를 이용한 스택 구조체를 형성시킬 수 있다. 먼저, 오버패스 절연체(34) 중 노출된 영역들을 에칭시킨 후 박막 산화물층(25)을 에칭 저지대(etch stop)로서 사용하면서 전도층(20)을 에칭시킨다. 폴리실리콘 대 박막 산화물 에칭 저지대의 에칭비가 양호하다면, 제1 질화물 에칭에 의한 폴리실리콘층의 두께가 다르게 되어도 박막 산화물층이 너무 이르게 제거되지는 않게 된다. 또 다른 에칭 기술로서는 전도층(20) 및 박막 산화물층(25)을 동일비로 에칭시킬 수 있다. 또한 선택적으로는 전도층(20)을 오버패스 절연체(34)의 하측 레벨까지 에칭시킨 후, 오버패스 절연체(34)의 노출된 영역들을 에칭시키고, 이어서 나머지 전도층(20)을 박막 산화물층(25)까지 에칭시킬 수 있다. 방금 기술한 에칭 기술은 복잡은 하지만, 다음과 같은 장점을 가지는데, 즉 게이트(40)의 상부 표면에서 예비 에칭(preliminary etch)을 행함으로써 게이트(40)는 폴리실리콘의 두께와 동일한 두께를 갖게 되며 에칭 저지대에서 후속 에칭을 필요로 하지 않는다.
에칭에 의해서, 제1도(e)에서 도시된 반도체 구조물이 형성된다. 마스크(32)는 적당한 수단에 의해 스트립(strip)되었다. 마스크(34)의 절연특성에 의해 게이트(36)와 후속하여 피착되는 국소 연결 물질의 전기적 접촉이 방지된다는 것이 중요하다. 또한, 게이트(36)와 동시에 에칭되어진 오버패스 마스크/절연체(34)는 게이트(36)와 자기-정렬되어진다. 상세히 설명하자면, 오버패스 절연체(34)의 노출된 측엣지들(29a 및 29b)과 게이트(36)의 측면들(27a 및 27b)들이 정렬되어진다. 이와 같은 정렬은 중요한 의미를 지니며, 후술되는 바와 같이, 장치의 전기적 특성들을 전반적으로 개선시킨다. 마스크가 게이트의 형성 다음에 형성될 때는 이러한 정렬은 불가능하게 된다는 것에 주목할 필요가 있다. 게이트의 형성 다음에 형성되는 마스크들은 표면(27a 및 27b)을 지나 연장하려는 성향을 가지므로, 기판 중의 확산층으로의 주입(implantation)과 연결에 악영향을 미치게 된다.
제1도(f)에서는 본 발명의 제1 실시예에 따른 부가적인 처리 단계에서 형성된 반도체 구조물이 도시되어 있다. 상세히 설명하자면, 구조물 전체에는 스페이서 물질(예를 들어, 실리콘 산화물)이 피착된다. 이온 주입에 의해 확산층(49)의 형성이 개시된다. 스페이서 물질과 박막 산화물층(25)을 에칭시켜 스페이서(42a 내지 42d)와 게이트 산화물(44a 및 44b)을 형성한다. 어닐 단계(anneal step)를 추가로 행하여 이온 주입을 촉진(drive in)시킴으로써 확산층(49)의 형성이 완료된다.
본 발명의 다른 특징은 스택 구조체들 상에 산화물 스페이서들을 정확하게 형성시키는 이 단계에서 나타난다. 이들 스페이서들은 동일 형상으로 피착된 산화물층으로 형성되어지고 이 공정 시점에서의 두 스택들의 높이가 동일(제1도(e))하다는 사실로 인하여, 스페이서를 정확하게 형성시킬 수 있다. 동일 형상의 스페이서들(conformal spacers)의 피착 및 에칭과 결과적으로 나타난 그들의 수치들은 하부의 스택 구조체의 높이에 의해 영향을 받게 된다는 것에 주목할 필요가 있다. 만일 동일 형상의 스페이서의 두께가 스택 구조체들의 높이의 50%에 근사 또는 초과하면, 이러한 효과는 더욱 강조되어진다. 다음으로, 스페이서들의 폭은 장치의 길이에 관련되어 있으며, 이것은 전형적으로 회로 설계자들에게는 중요하다. 따라서, 본 발명은 이러한 처리 단계에서 조성은 서로 다르지만 높이는 동일한 스택 구조체들을 제공한다.
이러한 실시예의 구조체는 확산층(49)과 게이트(40) 사이에 국소 연결을 필요로 하는 것으로 나타나 있으므로, 게이트 규화물(48)과 확산 규화물(50)이 연결을 촉진시키도록 형성되는 것이 바람직하다. 이들 규화물들은 예를 들어, 티타늄으로 구성된 금속층(도시되지 않음)을 피착시킨 후 열적 사이클링(thermal cycling)을 행하여 형성될 수 있다. 규화물은 실리콘이 금속층에 노출되는 곳에서만, 즉 게이트(40)의 상부 표면과 확산층(49)상에서 형성된다. 다음에는 반도체 구조물 전체 상에 예를 들어, 질화물 장벽(46)을 동일 형상으로 피착시켜 후속 처리 동안 장치들을 이온 오염(ionic contamination)으로부터 보호한다.
다음에는 국소 연결 물질을 포함하는 전도 물질(즉, M0 배선 레벨)을 피착시키고 대머신(damascene)기술에 따라 평탄화시키는데, 이 대머신 기술에 대해서는 본 출원의 양수인에게 양도되었으며, 본 명세서에 참고로 반영된 발명의 명칭이 Method for producing coplanar muti-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias인 chow씨와 그 외 공동인의 미국특허 제4,789,648호에 기재되어 있다. 간략히 기술하자면, 대머시닝은 일례로서 전기적 접촉이 형성되어야 하는 전도 물질 상에 평탄화된 절연층을 피착시키는 것을 포함한다. 에칭을 행한 후 하부의 전도 물질이 노출되어지는 에칭 채널들이 형성됨으로써 도체 이미지가 한정되어진다. 다음에 이들 채널들을 금속화로 과충진시키고(overfilled with metalization) 나머지 절연체와 함께 평탄화시킴으로써, 국소 연결이 형성된다. 본 실시예에서는 게이트(36)가 이러한 채널 내에 존재하지만, 그럼에도 불구하고 국소 연결 물질과는 절연되어 있다.
대머시닝에 대해서는 또한 제1도(g) 및 제1도(h)를 참조하여 설명할 수 있다. 예를 들어, 스퍼터된 석영(sputtered quartz) 또는 (CVD에 의해 피착되어진) 조성 Si3N4/SiO2층으로 구성된 절연층(52)을 반도체 구조물 전체 상에 피착시켜 평탄화시킨다. 이 층의 높이는 국소 연결에 필요한 두께에 상당한다. 절연층(52)의 평탄의 상부 표면 상에 형성된 제3 마스크(54)는 층(52) 및 장벽(46)의 수직 에칭을 촉진시킨다. 나머지 장벽 스페이서들(59a 내지 59d)은 스택 구조체 상에 남아 있고 스택 주위에는 공동(cavity)이 형성된다. 오버패스 절연체(34)의 비부식성 특성에 의해 게이트(36)에서 오버패스 절연체 및 물질이 제거되는 것이 방지된다. 마스크(54)를 스트립한 후에 공동은 티타늄 질화물(TiN)을 포함할 수 있으며, CVD 텅스텐이 후속하며 오버패스 도체로서 작용하는 전동 물질(57)로 충진된다. 마지막으로, 전도 물질(57)과 절연층(52)에 대해 CMP 또는 다른 적합한 기술들을 사용하여 평탄화를 행한다.
요약을 하자면, 제1도(h)에서 도시되며 본 발명의 제1 처리 실시예에 따라 제조된 최종 형성된 반도체 구조물은 게이트(36)는 지나가지만(overpass) 게이트(40) 및 확산층(49)과 같은 다른 도시된 장치들과는 전기적으로 접촉하는 국소 연결 물질(57)을 포함한다. 게이트(36)와 동시에 형성된 오버패스 절연체(34)는 게이트(36)와 자기 정렬되어, 회로는 게이트와 확산층 상에서 이미지 바이어스(image bias)를 받지 않게 될 것이다.
[제2 실시예]
소정의 단계들을 제2도(a) 내지 제2도(e)에서 도시한 본 발명의 제2 실시예는 제1 처리 실시예를 변형시킨 것으로 스택 구조체들의 치수 및 기능성이 개선되었다. 이 제2 실시예에서는 전체적으로 스택 구조체를 형성하기 전에 스택 구조체의 상부 내에 전도 마스크와 절연 마스크를 선택적으로 형성시켜 절연 마스크와 전도 마스크가 자기 정렬되어진다.
제2도(a)는 전도층(60)이 전도층(20)상에 피착되고 마스크(62)가 형성되어 이층의 일부분을 제거시킴으로써 층(60)에 공동(66)이 형성(제2도(b) 참조)되어진 것을 제외하고는 상술된 제1도(b)와 동일하다. 다음에는 절연층(64)을 동일 형상으로 피착시키고 CMP 또는 다른 적당한 수준을 사용하여 다시 평탄화시킨다.(제2도(c)) 적어도 한 부분(80)과 층(60)의 나머지 부분을 포함하는 결합층(70)이 형성된다.
일례로서, 전도층(60)은 텅스텐(W), 코발트(Co) 또는 티타늄(Ti)을 포함할 수 있다. 절연층(64)은 바람직하게는 비부식성 산화물이나 질화물이다. 절연층(64)의 물질과 전도층(60)의 물질에 대한 선택은 연관되어 있다는 것에 주목해야 할 필요가 있다. 예를 들어, 만일 층(60)의 물질로서 텅스텐을 사용하면, 층의 나머지 부분들은 낮은 연마비 때문에 산화물에 대하여 우수한 연마 저지대로서 작용한다. 결합층(70)의 두께는 다음 단계에서 형성되는 전도 게이트 상의 희망의 규화물 두께에 적합하도록 선택되어진다.
제2도(c)에서는 평탄화에 따른 구조체와 마스크(68)의 한정을 도시하고 있다. 다음에 에칭을 행하여 제2도(d)에서 도시된 스택 구조체들이 형성된다. 제1 실시예에서와 같이, 관련된 물질들의 서로 다른 에칭비를 고려하여 다수의 에칭 시퀀스가 가능하다. 그러나, 모든 실시예의 경우 전도층(60), 절연층(64) 및 전도층(20)의 물질들은 마스크(68)에 의해 한정된 개방 영역들에서 에칭된다. 제2도(d)에서는 최종 형성된 스택 구조체(71 및 73)가 도시되어 있다. 전도 마스크(74)와 오버패스 절연 마스크(72)는 이들 스택 구조체의 필수 구성 요소가 된다.
이 실시예에 따른 반도체 구조물의 여러 특징들은 제2도(d)로부터 명백해진다. 첫째로, 스택 구조체들(71 및 73)은 동일한 높이 X를 갖는다. 상술된 바와 같이, 스페이서를 정확하게 형성시키기 위해서는 기판의 상부 표면 상에 있는 장치들의 높이는 동일해야 한다. 둘째로, 전도 마스크(74) 및 절연 마스크(72) 모두는 그들 각각의 하부 게이트와 동시에 형성되므로 게이트와 자기-정렬되어진다. 반면에, 제1도(f)의 스택 구조체(31)는 비정렬된 게이트 규화물(48)을 갖는다. 이 때문에, 제1도(h)에서 도시된 바와 같이, 엣지(56a 및 56b)는, 절연체(34)의 주변 영역에서의 엣지(56c 및 56d)의 형성과 대조적으로, 게이트 산화물(48)의 바로 주변 영역에서 불규칙하게 형성된다. 열적으로 사이클링될 때 또한, 사전 형성된 전도 마스크(74)는 제2도(e)에서 도시된 바와 같이 게이트 규화물(75)을 형성한다. 규화물(75)은 또한 게이트와 자기 정렬되며, 규화물(75)과 규화물(79)은 본질적으로 감결합되어 있으며, 규화물(79)은 확산층(77)에 대한 옴 접촉으로서 작용한다. 만일 접촉이 게이트(40)에서만 필요하다면, 규화물(79)의 형성을 완전히 피할 수 있다. 감결합된 규화물들은 회로 설계자들이 확산층 부분에서 규화물 반응으로 손실되는 실리콘을 감소시키거나 제거시킬 수도 있다는 점에서 유리하다. 제2도(e)에서 도시된 바와 같이, 회로의 처리는 제1도(h)에 관련하여 상술된 바와 같은 상감 국소 연결 물질의 블랭킷 절연, 에칭 및 형성의 준비로 스페이서와 장벽을 추가시키는 것으로 계속되어진다.
[제3 실시예]
제3 처리 실시예는 결합층(70)을 형성하는 방법에 있어서만 제2 실시예와 다르다. 어느 처리 실시예를 사용할 것인지에 대한 선택은 이용가능한 에칭 및 평탄화 기술들에 근거할 것이다. 제3도(a) 내지 제3도(c)에서 도시된 바와 같이, 이 실시예에서는 피착된 마스크의 극성이 변경되었다. 상세히 설명하자면, 제3도(a)에서 도시된 바와 같이, 절연층(78)을 도체(20)상에 형성시키고 절연층(78)상에 마스크(76)를 형성시켜 절연층(78)의 일부분을 스택 구조체를 둘러싸는 기판 상의 영역에서 보존시킨다. 다음에 제3도(b)의 전도층(82)을 동일형상으로 피착시켜 평탄화시킨다. 이 실시예에서 동일한 물질을 사용할 수 있는데, 예를 들어, 전도층(82)에 대해서는 W, Ti 또는 Co를, 절연층(78)에 대해서는 질화물 또는 산화물을 사용할 수 있다. 평탄화 단계 이후, 제3도(c)에서 도시된 바와 같이 마스크(84)가 한정된다. 이 시점 이후의 제조 단계들은 제2 실시예의 제조 단계들과 동일할 것이다. 제2도(c)와 제3도(c)에서 도시된 최종 형성된 구조체들 사이의 일치(identity)에 주목할 필요가 있다. 또한, 제3 실시예는 다른 에칭 및 평탄화 기술에 적합하도록 되어 있다.
[제4 실시예]
제4도(a) 내지 제4도(g)에서 도시된 본 발명의 제4 처리 실시예에서는 부가적인 세공(refinements)과 처리 옵션들을 포함한다. 광의적을 기술하자면, 오버패스 마스크를 여전히 사용하며, 선택된 게이트 상에 절연(또는 전도) 마스크를 제공하여 상감의 선택된 게이트를 국소 연결 물질과 절연(또는 전도)시킨다. 그러나, 전도 마스크를 형성해야 하는 게이트 상에서 예를 들어, 산화물 또는 질화물인 대체 물질을 초기 에칭 시퀀스에서 사용하여 상기 에칭 시퀀스에 관련된 복잡성들이 감소되어진다. 게이트 상에 스페이서를 형성시킨 후에 상기 대체 물질을 게이트로부터 선택적으로 습식 에칭시켜 희망의 금속/규화물로 대체한다. 대체 물질로서 실리콘 기재(silicon-based material)를 사용하면, 평탄화, 에칭 및 스페이서 형성을 보다 쉽사리 처리할 수 있다.
제4도(a)를 참조해 보면, 적합하게는 실리콘 질화물로 구성된 절연층(88)이 전도층(20)상에 형성된다. 다음에 마스크(90)가 한정되어지며 에칭 후에 층(88)에 공동(92)이 형성된다.(제4도(b) 참조) 동일 형상으로 피착되어진 절연층(94)은 적합하게는 실리콘 산화물로 구성된다. 다시 CMP나 다른 적당한 수단을 이용하여 평탄화를 행한다. 절연층(88)의 남은 부분들은 산화물 대 질화물의 우수한 연마비로 인하여 절연층(94)의 적합한 연마 저지대로서 사용된다. 결합층(98)은 평탄화 단계를 거쳐 형성된 것이며 마스크(96)가 제4도(c)에서 도시된 바와 같이 한정된다.
계속하여 제4도(c) 및 제4도(d)를 참조해 보면, 마스크(96)를 사용하여 스택 구조체(91 및 93)가 형성되고, 절연 마스크(100 및 102)가 남아 있다. 상술된 바와 같이, 보다 단순한 에칭 시퀀스를 사용한다. 결합층(98)의 부분들은 전도층(20)까지 하향으로 동시에 에칭될 수 있는데, 이것은 에칭이 동일비로 행해질 수 있으며 층(20) 중 어떠한 부분도 에칭되지 않거나 층(20)의 두께가 동일하게 에칭될 수 있도록 물질들을 적합하게 선택하기 때문이다. 따라서, 상기 물질들과 에칭제는 폴리실리콘과 후속의 선택적 습식 에칭과 유사한 에칭비를 지원하도록 선택되어진다. 바람직한 실시예에서 선택된 질화물 및 산화물은 두 요건들을 지원한다. 특히, 선택된 물질인 산화물과 질화물은 알곤 이온 봄바드먼트(argon ion bombardment)와 결합된 산소 중에서 CF4에칭제와 함께 사용될 수 있다. 이것으로 인해 산화물과 질화물 대 폴리실리콘의 에칭비는 거의 같아지게 된다. 다음에 에칭 저지대로서 박막 산화물층(25)을 사용하여 단지 전도층(20)만의 제2 에칭을 행한다. 에칭시에 두께를 서로 다르게 할 필요는 없다.
제4도(e)에서 도시된 바와 같이 최종 형성된 스택 구조체(91 및 93)의 측벽을 따라 산화물 스페이서(106a 내지 106d)가 형성된다. 실리콘 마스크(100 및 102) 때문에 스페이서의 형성은 상기 실시예들에서와 같이 속행된다. 최종 형성된 스택 구조체들은 유리하게도 스페이서 형성 전에 동일한 높이를 가진다. 상술된 바와 같이, 마스크(100)는 선택적으로 습식 에칭되어지며, 이 선택적 에칭을 위한 물질들이 초기에 선택되어지기 때문에 다른 물질들 또는 구조체들에게 영향을 미치게 되지 않는다. 공동(104)이 형성되며, 스페이서(106a 및 106b)의 상부 엣지들은 제4도(f)에서 도시된 바와 같이 규화물(116)을 형성시키기 위한 장벽으로서 소용된다. 규화물(116)은 스페이서 장벽들 때문에 하부의 게이트와 정렬된 상태로 되어 있다. 또한 확산층(120)을 위해 규화물(118)이 형성된다.
제4도(f)에서 도시된 스페이서 폭(108a 내지 108d)은 산화물 스페이서(106a 내지 106b)의 최종 폭을 나타낸다. 장치 길이(114)는 스페이서 폭(108a 내지 108d)에 크게 좌우된다. 소정의 응용에서 일정한 장치 길이(114)를 필요로 한다면, 스페이서 폭(108a 내지 108d)은 같아야 한다. 산화물 스페이서(106a 내지 106d)를 형성하는 동안 동일한 높이를 갖는 게이트 스택의 존재에 의해 스페이서 폭을 정밀하게 조절할 수 있다. 더욱이, 상기와 같이 마스크(100)를 제거시키고 스페이서(106a 및 106b)를 사용함으로써, 상기와 같은 자기 정렬된 규화물 콘택트의 규화물(116)이 가능하다.
본 명세서에서는 비록 본 발명의 적합한 실시예들에 대해서만 도시 및 기술되었지만, 본 기술 분야의 숙련자들은 다음의 청구 범위에서 한정된 본 발명의 사상 및 범주를 벗어나지 않는 한 여러 가지의 변형 및 수정이 가능하다는 것을 인식할 수 있을 것이다.

Claims (39)

  1. 반도체 구조물을 제조하는 방법에 있어서, (a) 전기 절연 물질의 제1 마스크를 전기 전도 물질 내에 대머시닝(damascening)하는 단계와, (b) 상기 전기 전도 물질 상에 제2 마스크를 형성하는 단계와, (c) 상기 제1 마스크 및 상기 제2 마스크를 사용하여 오버패스 도체(overpass conductor)의 도체 이미지를 한정하는 단계와, (d) 상기 제1 마스크를, 상기 전기 전도 물질 중 일부분을 상기 오버패스 도체와 전기 절연시키는 오버패스 절연체(overpass insulator)로서 계속 유지하는 단계를 포함하는 반도체 구조물 제조 방법.
  2. 제1항에 있어서, 상기 대머시닝 단계 (a)는, (ⅰ) 상기 전기 전도 물질의 층을 기판 상에 형성하는 단계와, (ⅱ) 상기 전도 물질층 중 부분적으로 에칭된 영역에 상기 제1 마스크를 제공하는 단계를 포함하는 반도체 구조물 제조 방법.
  3. 제2항에 있어서, 상기 기판 상에, 적어도 하나의 측벽을 갖는 자기-정렬된(self-aligned) 스택 구조체가 형성되도록 상기 전기 절연 물질의 상기 제1 마스크와 상기 전기 전도 물질을 에칭하는 단계를 더 포함하는 반도체 구조물 제조 방법.
  4. 제3항에 있어서, 상기 단계 (c)는 (ⅰ) 상기 스택 구조체를 둘러싸는 전기 절연 물질의 블랭킷을 형성하는 단계와, (ⅱ) 상기 스택 구조체 내의 상기 제1 마스크를 부식시키지 않으면서 상기 스택 구조체의 상부를 노출시키도록 상기 제1 마스크 및 상기 제2 마스크에 의해 상기 전기 절연 물질의 블랭킷을 부분적으로 제거시키는 단계를 포함하는 반도체 구조물 제조 방법.
  5. 제3항에 있어서, 상기 스택 구조체 상에 동일 형상의 산화물층(a conformal layer of oxide)을 형성하는 단계와, 상기 스택 구조체의 상기 적어도 하나의 측벽 상에 스페이서-상기 스페이서는 상기 자기 정렬된 스택 구조체의 상기 적어도 하나의 측벽으로부터 공지의 측방향 두께를 가짐-가 형성되도록 상기 동일 형상의 산화물층을 이방성으로 에칭하는 단계를 더 포함하는 반도체 구조물 제조 방법.
  6. 제3항에 있어서, 상기 에칭 단계에 의해 형성되어진 상기 자기 정렬된 스택 구조체를 전계 효과 트랜지스터용 게이트 스택을 포함하는 반도체 구조물 제조 방법.
  7. 제2항에 있어서, 상기 반도체 구조물 중의 상기 전기 절연 물질의 제1 마스크가 상기 반도체 구조물 중의 상기 전기 전도 물질층을 상기 오버패스 도체와 절연시키도록 상기 오버패스 도체를 형성하는 단계를 더 포함하는 반도체 구조물 제조 방법.
  8. 제7항에 있어서, 상기 오버패스 도체를 형성하는 단계는 티타늄 질화물 또는 텅스텐으로 상기 오버패스 도체를 형성하는 단계를 포함하는 반도체 구조물 제조 방법.
  9. 제2항에 있어서, 상기 형성 단계 (ⅰ)는 폴리실리콘으로 상기 전기 전도 물질을 형성하는 단계를 포함하는 반도체 구조물 제조 방법.
  10. 제2항에 있어서, 상기 제공 단계 (ⅱ)는 실리콘 질화물로 상기 전기 절연 물질의 제1 마스크를 형성하는 단계를 포함하는 반도체 구조물 제조 방법.
  11. 게이트 스택을 형성하는 방법에 있어서, (a) 기판 상부 표면 상에 전기 전도 물질층을 제공하는 단계와, (b) 상기 전기 전도 물질층 내에 전기 절연층을 대머시닝하는 단계와, (c) 상기 전기 전도 물질층의 일부분과 상기 전기 절연층의 일부분이 상기 게이트 스택을 구성하고 자기-정렬되어지도록 상기 전기 전도 물질층과 상기 전기 절연층을 에칭시켜서 상기 게이트 스택을 형성하는 단계를 포함하는 게이트 스택 형성 방법.
  12. 제11항에 있어서, 상기 대머시닝 단계 (b)는 (ⅰ) 상기 전기 전도 물질층 상에 또한 상기 전기 전도 물질층 중 부분적으로 에칭된 영역에 절연 물질의 블랭킷층을 제공하는 단계와, (ⅱ) 상기 절연 물질의 블랭킷층이 상기 전기 전도 물질층 중 상기 부분적으로 에칭된 영역에만 잔류하도록 상기 블랭킷층을 상기 전기 전도 물질층까지 평탄화(planarizing)시킴으로써 상기 전기 절연층을 상기 전기 전도 물질층 중에 형성하는 단계를 포함하는 게이트 스택 형성 방법.
  13. 제12항에 있어서, 상기 전기 전도 물질층 중의 상기 전기 절연층은 오버패스 마스크를 포함하며, 상기 게이트 스택을 부분적으로 둘러싸는 전기 절연 물질의 제2 블랭킷을 형성하는 단계와, 상기 전기 절연 물질의 제2 블랭킷 상에 제2 마스크를 형성하는 단계와 상기 오버패스 마스크를 부식시키지 않으면서 상기 게이트 스택의 상부를 노출시키도록 상기 오버패스 마스크와 상기 제2 마스크를 사용하여 상기 전기 절연물질의 제2 블랭킷을 부분적으로 제거시키는 단계를 더 포함하는 게이트 스택 형성 방법.
  14. 제13항에 있어서, 상기 게이트 스택 중 상기 노출된 상부 상에 오버패스 도체를 형성하는 단계를 더 포함하며, 상기 오버패스 마스크는 상기 오버패스 도체를 상기 게이트 스택 중의 상기 전기 전도 물질층과 전기 절연시키게 되어 있는 게이트 스택 형성 방법.
  15. 제11항에 있어서, 상기 게이트 스택은 적어도 하나의 측벽을 가지며, 상기 게이트 스택 상에 동일 형상의 산화물층을 형성하는 단계와, 상기 게이트 스택의 적어도 하나의 측벽 상에 스페이서-상기 스페이서는 상기 자기 정렬된 게이트 스택의 상기 적어도 하나의 측벽에서부터 공지의 측방향 두께를 가짐-가 형성되도록 상기 동일 형상의 산화물층을 이방성으로 에칭하는 단계를 더 포함하는 게이트 스택 형성 방법.
  16. 기판의 상부 표면 상에 높이는 동일하지만 조성이 서로 다른 두 개의 게이트 스택을 형성하기 위한 제조 방법에 있어서, (a) 상기 기판 중 제1 영역의 상부 표면 상에 제1 물질층을 형성하는 단계와, (b) 상기 기판 중 제2 영역의 상부 표면 상에 2층의 물질층을 형성하는 단계-상기 형성 단계 (a) 및 (b)는 상기 기판의 상부표면 상에 다층(mutiple layers)이 갖는 중간(interim) 반도체구조물을 형성함-와, (c) 상기 중간 반도체 구조물의 상부 표면을 평탄하는 단계를 포함함으로써 상기 제1 영역에 제1 게이트 스택을 형성하고 상기 제2 영역에 제2 게이트 스택을 형성할 경우 상기 기판의 상부 표면 상에 높이는 동일하지만 조성에 서로 다른 두 개의 게이트 스택이 형성되어 있는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  17. 제16항에 있어서, 상기 형성 단계 (b)는 전기 전도 물질층 내에 전기 절연 물질층을 대머시닝하는 단계를 포함하는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  18. 제16항에 있어서, 상기 제1 영역에 상기 제1 게이트 스택을 형성하고 제2 영역에 상기 제2 게이트 스택을 형성하기 위해 상기 중간 반도체 구조물을 에칭하는 단계를 더 포함하며, 상기 제1 게이트 스택은 단일 물질로 이루어지며 상기 제2 게이트 스택은 제1 물질과 제2 물질로 이루어지며, 상기 제1 물질 및 상기 제2 물질은 자기 정렬되게 되어 있는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  19. 제16항에 있어서, 상기 형성 단계 (a)는 상기 기판 중 상기 제1 영역의 상부 표면 상에 제2 물질층을 형성하는 단계를 더 포함하며, 상기 제1 영역의 상기 제1 물질층과 상기 제2 물질층 중 적어도 하나는 상기 기판 중 상기 제2 영역의 상부 표면 상에 상기 단계 (b)에 의해 형성된 상기 2층의 물질층과는 다른 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  20. 제19항에 있어서, 상기 제1 영역에 상기 제1 게이트 스택을 형성하고 상기 제2 영역에 상기 제2 게이트 스택을 형성하기 위해 상기 중간 반도체 구조물을 에칭하는 단계를 더 포함하며, 상기 제1 게이트 스택 및 상기 제2 게이트 스택 각각은 자기 정렬된 층들을 갖는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  21. 제20항에 있어서, 상기 제1 게이트 스택과 상기 제2 게이트 스택 상에 마스크를 형성하는 단계와, 상기 마스크와 상기 제1 게이트 스택의 상부 및 상기 제2 게이트 스택의 상부를 사용하여 오버패스 도체의 도체 이미지를 한정하는 단계와, 상기 오버패스 도체를 형성한 후 상기 제1 게이트 스택 및 상기 제2 게이트 스택의 상기 상부들을 계속 유지하는 단계를 더 포함하는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  22. 제20항에 있어서, 상기 제2 물질층은 상기 제1 물질층 상에 형성되며, 상기 형성 단계 (a)는 제1 절연 물질로 상기 제2 물질층을 형성하는 단계를 포함하며, 상기 형성 단계(b)는 상기 2층의 물질층 중 하나를 상부 물질층으로 하여 상기 제2 영역에 형성하는 단계를 포함하며, 상기 제2 영역의 상기 상부 물질층은 제2 절연 물질을 포함하며, 상기 제1 영역의 상기 제2 물질층과 상기 제2 영역의 상기 상부 물질층은 선택적으로 에칭 가능하게 되어 있는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  23. 제22항에 있어서, 상기 제1 게이트 스택으로부터 상기 제2 물질층을 선택적으로 에칭하는 단계와, 상기 제2 물질층을 에칭한 후 상기 제1 게이트 스택 상에 규화물층(a layer of silicide)을 형성하는 단계를 포함하는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  24. 제20항에 있어서, 상기 형성 단계 (a)는 전도 물질로 상기 제1 영역의 상기 제2 물질층을 형성하는 단계를 포함하며, 상기 형성 단계 (b)는 상기 2층의 물질층 중 하나를 상부 물질층으로 하여 상기 제2 영역에 형성하는 단계를 포함하며, 상기 제2 영역의 상기 상부 물질층은 절연 물질을 포함하는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  25. 제18항에 있어서, 상기 제1 게이트 스택과 상기 제2 게이트 스택 상에 동일 형성이 산화물층을 형성하는 단계와, 상기 제1 게이트 스택의 제1 측벽 상에 제1 스페이서가 잔류하고, 상기 제2 게이트 스택의 측벽 상에 제2 스페이서가 잔류하며, 상기 제1 스페이서와 상기 제2 스페이서가 동일한 폭을 갖도록 상기 동일 형상의 산화물층을 이방성으로 에칭하는 단계를 더 포함하는 두 개의 게이트 스택을 형성하기 위한 제조 방법.
  26. 게이트 스택 및 오버패스 도체를 제조하는 방법에 있어서, (a) 기판 상에 상기 게이트 스택을 형성하는 단계-상기 게이트 스택 형성 단계는 절연체층을 도체층 내에 대머시닝하는 단계를 포함하여 상기 게이트 스택이 상기 도체층의 일부분과 상기 절연체층의 일부분을 포함하도록 함-와, (b) 상기 게이트 스택 내의 상기 절연체층의 상기 일부분을 오버패스 마스크로서 사용하여 상기 오버패스 도체의 이미지를 부분적으로 한정하는 단계와, (c) 상기 오버패스 도체가 상기 게이트 스택의 상기 절연체층의 상기 일부분에 의해 상기 게이트 스택의 상기 도체층의 상기 일부분과 절연되어지도록 상기 게이트 스택 상에 상기 오버패스 도체를 형성하는 단계를 포함하는 게이트 스택 및 오버패스 도체 제조 방법.
  27. 제26항에 있어서, 상기 형성 단계 (a)는, (ⅰ) 상기 기판 상에 상기 도체층을 형성하는 단계와, (ⅱ) 상기 도체층 중 부분적으로 에칭된 영역에 상기 절연체층을 제공하는 단계를 포함하는 게이트 스택 및 오버패스 도체 제조 방법.
  28. 제26항에 있어서, 상기 형성 단계 (a)는 상기 게이트 스택을 구성하는 상기 도체층의 상기 일부분과 상기 절연체층의 상기 일부분이 자기-정렬되어지도록 상기 게이트 스택을 형성하는 단계를 포함하는 게이트 스택 및 오버패스 도체 제조 방법.
  29. 제26항에 있어서, (ⅰ) 상기 게이트 스택 상에 전기 절연 물질의 블랭킷을 형성하는 단계와, (ⅱ) 상기 전기 절연 물질의 블랭킷 상에 제2 마스크를 형성하는 단계와 (ⅲ) 상기 게이트 스택의 상기 절연체층 중 상기 일부분을 부식시키지 않으면서 상기 게이트 스택의 상부를 노출시키도록 상기 오버패스 마스크와 상기 제2 마스크에 의해 상기 전기 절연 물질의 블랭킷을 부분적으로 제거시키는 단계를 더 포함하는 게이트 스택 및 오버패스 도체 제조 방법.
  30. 제26항에 있어서, 상기 게이트 스택 상에 동일 형상의 산화물층을 형성하는 단계와, 상기 게이트 스택의 적어도 하나의 측벽 상에 스페이서-상기 스페이서는 상기 게이트 스택의 상기 적어도 하나의 측벽으로부터 공지의 측방향 두께를 가짐-가 형성되도록 상기 동일 형상의 산화물층을 이방성으로 에칭하는 단계를 더 포함하는 게이트 스택 및 오버패스 도체 제조 방법.
  31. 반도체 구조물에 있어서, 제1 조성을 갖고 기판의 평탄한 상부 표면에서 거리 'X'만큼 위에 평탄한 상부 표면을 갖는 제1 게이트 스택-상기 제1 조성은 제1층과 제2층으로 이루어지고, 상기 제1층은 제1 물질로 이루어지고 상기 제2층은 제2 물질로 이루어지고, 상기 제1 조성의 상기 평탄한 상부 표면은 상기 제2 물질의 상부 표면으로 이루어짐-과, 제2 조성을 갖고 상기 기판의 상부 표면에서 거리 'X'만큼 위에 평탄한 상부 표면을 갖는 제2 게이트 스택-상기 제2 조성은 상부층과 하부층을 포함하고, 상기 하부층은 상기 제1 물질로 이루어지고 상기 상부층은 제3 물질로 이루어지고, 상기 제3 물질은 상기 제2 물질과 상이함-을 포함하는 반도체 구조물.
  32. 제31항에 있어서, 상기 제2 게이트 스택의 상부층의 상기 제3 물질은 전기 절연물로 이루어지는 반도체 구조물.
  33. 제32항에 있어서, 상기 제1 게이트 스택과 상기 제2 게이트 스택 각각의 일부분을 둘러싸는 전기 전도 물질을 더 포함하며, 상기 전기 전도 물질은 상기 제1 게이트 스택의 상기 제1층과는 전기적으로 접촉하며 상기 제2 게이트 스택의 상기 하부층과는 상기 상부층에 의해 전기적으로 절연되어 있는 반도체 구조물.
  34. 제31항에 있어서, 상기 제1 게이트 스택의 상기 제2층은 상부 전도층을 포함하는 반도체 구조물.
  35. 제31항에 있어서, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 인접한 게이트 스택들을 포함하며, 상기 반도체 구조물은 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에 상기 기관 내에 확산층을 더 포함하는 반도체 구조물.
  36. 제35항에 있어서, 상기 제1 게이트 스택의 상기 제1 조성의 상기 제2층은 두께 'A'를 갖는 규화물을 포함하며, 상기 반도체 구조물은 상기 기관 중의 상기 확산층 상에 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에 배치된 규화물층을 더 포함하며, 상기 제1 게이트 스택과 상기 제2 게이트 스택 간의 상기 규화물층은 두께 'B'를 가지며, 'A'≠'B'인 반도체 구조물.
  37. 제31항에 있어서, 상기 제1 게이트 스택의 측벽을 따라 연장하는 제1 산화물 스페이서와 상기 제2 산화물 스택의 측벽을 따라 연장하는 제2 산화물 스페이서를 더 포함하며, 상기 제1 산화물 스페이서와 상기 제2 산화물 스페이서는 두께가 같은 반도체 구조물.
  38. 제31항에 있어서, 상기 제2 게이트 스택의 상기 상부층과 하부층은 자기 정렬된 반도체 구조물.
  39. 제38항에 있어서, 상기 제1 게이트 스택의 상기 제1층과 제2층은 자기 정렬된 반도체 구조물.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06314687A (ja) * 1993-04-30 1994-11-08 Sony Corp 多層配線構造の半導体装置およびその製造方法
US5850096A (en) * 1994-02-25 1998-12-15 Fujitsu Limited Enhanced semiconductor integrated circuit device with a memory array and a peripheral circuit
US5759867A (en) * 1995-04-21 1998-06-02 International Business Machines Corporation Method of making a disposable corner etch stop-spacer for borderless contacts
JPH09129732A (ja) * 1995-10-31 1997-05-16 Nec Corp 半導体装置の製造方法
JP2924763B2 (ja) * 1996-02-28 1999-07-26 日本電気株式会社 半導体装置の製造方法
US5723380A (en) * 1996-03-25 1998-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of approach to improve metal lithography and via-plug integration
JP3607424B2 (ja) 1996-07-12 2005-01-05 株式会社東芝 半導体装置及びその製造方法
US6309971B1 (en) 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
US5977638A (en) * 1996-11-21 1999-11-02 Cypress Semiconductor Corp. Edge metal for interconnect layers
US5861676A (en) * 1996-11-27 1999-01-19 Cypress Semiconductor Corp. Method of forming robust interconnect and contact structures in a semiconductor and/or integrated circuit
US7067406B2 (en) * 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
JP3077630B2 (ja) * 1997-06-05 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
US6057227A (en) * 1997-06-23 2000-05-02 Vlsi Technology, Inc. Oxide etch stop techniques for uniform damascene trench depth
US6207543B1 (en) 1997-06-30 2001-03-27 Vlsi Technology, Inc. Metallization technique for gate electrodes and local interconnects
US5953612A (en) * 1997-06-30 1999-09-14 Vlsi Technology, Inc. Self-aligned silicidation technique to independently form silicides of different thickness on a semiconductor device
US6420273B1 (en) 1997-06-30 2002-07-16 Koninklijke Philips Electronics N.V. Self-aligned etch-stop layer formation for semiconductor devices
US6074921A (en) * 1997-06-30 2000-06-13 Vlsi Technology, Inc. Self-aligned processing of semiconductor device features
US6184083B1 (en) * 1997-06-30 2001-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US5807779A (en) * 1997-07-30 1998-09-15 Taiwan Semiconductor Manufacturing Company Ltd. Method of making tungsten local interconnect using a silicon nitride capped self-aligned contact process
NL1008773C2 (nl) * 1998-04-01 1999-10-04 United Microelectronics Corp Werkwijze voor het vervaardigen van zelfuitgerichte lokale verbindingen en contacten.
US6221704B1 (en) * 1998-06-03 2001-04-24 International Business Machines Corporation Process for fabricating short channel field effect transistor with a highly conductive gate
US6174803B1 (en) 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
US6399432B1 (en) 1998-11-24 2002-06-04 Philips Semiconductors Inc. Process to control poly silicon profiles in a dual doped poly silicon process
US6271596B1 (en) 1999-01-12 2001-08-07 Agere Systems Guardian Corp. Damascene capacitors for integrated circuits
TW471116B (en) * 1999-01-22 2002-01-01 United Microelectronics Corp Contact isolation structure and the manufacturing method thereof
US6221708B1 (en) 1999-07-23 2001-04-24 Micron Technology, Inc. Field effect transistor assemblies, integrated circuitry, and methods of forming field effect transistors and integrated circuitry
US6281084B1 (en) * 1999-08-31 2001-08-28 Infineon Technologies Corporation Disposable spacers for improved array gapfill in high density DRAMs
US6614056B1 (en) 1999-12-01 2003-09-02 Cree Lighting Company Scalable led with improved current spreading structures
US6399512B1 (en) 2000-06-15 2002-06-04 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
US6635566B1 (en) 2000-06-15 2003-10-21 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit
JP2002009149A (ja) * 2000-06-20 2002-01-11 Toshiba Corp 半導体装置およびその製造方法
US6649480B2 (en) * 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US20020155261A1 (en) * 2001-04-24 2002-10-24 Sung-Hsiung Wang Method for forming interconnect structure with low dielectric constant
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7615829B2 (en) * 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US6946371B2 (en) * 2002-06-10 2005-09-20 Amberwave Systems Corporation Methods of fabricating semiconductor structures having epitaxially grown source and drain elements
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
EP1602125B1 (en) * 2003-03-07 2019-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation process
JP4610205B2 (ja) * 2004-02-18 2011-01-12 株式会社リコー 半導体装置
US7879663B2 (en) * 2007-03-08 2011-02-01 Freescale Semiconductor, Inc. Trench formation in a semiconductor material
US7910418B2 (en) * 2008-01-30 2011-03-22 International Business Machines Corporation Complementary metal gate dense interconnect and method of manufacturing
US9817822B2 (en) * 2008-02-07 2017-11-14 International Business Machines Corporation Managing white space in a portal web page
US8791017B2 (en) 2011-10-26 2014-07-29 Globalfoundries Inc. Methods of forming conductive structures using a spacer erosion technique
US9330983B1 (en) 2015-02-16 2016-05-03 International Business Machines Corporation CMOS NFET and PFET comparable spacer width
US11177171B2 (en) * 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4180826A (en) * 1978-05-19 1979-12-25 Intel Corporation MOS double polysilicon read-only memory and cell
JPS5662353A (en) * 1979-10-29 1981-05-28 Toshiba Corp Semiconductor device and its manufacturing method
FR2525389A1 (fr) * 1982-04-14 1983-10-21 Commissariat Energie Atomique Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US4808552A (en) * 1985-09-11 1989-02-28 Texas Instruments Incorporated Process for making vertically-oriented interconnections for VLSI devices
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4922311A (en) * 1987-12-04 1990-05-01 American Telephone And Telegraph Company Folded extended window field effect transistor
US4957590A (en) * 1988-02-22 1990-09-18 Texas Instruments Incorporated Method for forming local interconnects using selective anisotropy
US4933743A (en) * 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US5308783A (en) * 1992-12-16 1994-05-03 Siemens Aktiengesellschaft Process for the manufacture of a high density cell array of gain memory cells
US5541427A (en) * 1993-12-03 1996-07-30 International Business Machines Corporation SRAM cell with capacitor

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