KR100224721B1

KR100224721B1 - 반도체장치의 금속배선 형성방법

Info

Publication number: KR100224721B1
Application number: KR1019960052680A
Authority: KR
Inventors: 이주원
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-11-07
Filing date: 1996-11-07
Publication date: 1999-10-15
Also published as: KR19980034582A

Abstract

화학기상증착(CVD) 공정을 이용하여 콘택홀을 채우는 매몰 특성을 개선한 반도체장치의 금속배선 형성방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 하부구조가 형성되어 있는 반도체 기판상에 절연막을 증착하는 제1 단계와, 상기 절연막상에 콘택홀을 형성하는 제2 단계와, 상기 콘택홀이 형성되어 있는 절연막상에 제1 도전성 확산방지막을 형성하는 제3 단계와, 상기 절연막상의 제1 도전성 확산방지막을 제거하는 제4 단계와, 상기 제1 도전성 확산방지막이 형성되어 있는 콘택홀을 제1도전막으로 채워서 플러그를 형성하는 제5 단계와, 상기 플러그가 형성된 반도체 기판의 전면에 제2 도전성 확산방지막을 적층하는 제6 단계와, 상기 제2 도전성 확산방지막이 형성된 기판에 제2 도전막을 형성하는 제7 단계를 구비하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법을 제공한다. 따라서, 반도체장치의 금속배선 형성방법에 있어서, 콘택홀 내부에 보이드(Void)나 갈라진 틈(seam)과 같은 결함을 방지하면서 제1 및 제2 도전성 확산방지막을 이용하여 절연막과 제2 도전막의 계면에서 확산이 일어나거나 들듦과 같은 결함이 발생하는 것을 방지함으로써, 신뢰도가 향상된 반도체 소자를 제조할 수 있다

Description

반도체장치의 금속배선 형성방법{Matal line forming method in silicon processing}

본 발명은 반도체 장치의 제조공정에 관한 것으로서, 특히 화학기상증착(Chemical Vapor Deposition: 이하 'CVD'라 칭함) 공정을 이용하여 콘택홀을 채우는 매몰 특성을 개선한 반도체장치의 금속배선 형성방법에 관한 것이다.

반도체 장치의 배선구조가 다층화됨에 따라 콘택홀의 경우, 횡방향과 같은 비율로 종방향의 기하학적 사이즈를 축소하기가 어려워져서 종횡비(aspect ratio)가 증가일로에 있고, 이에 따라, 배선(interconnection) 기술의 중요성이 대두되고 있다. 종래의 알루미늄(Al) 스퍼터링(sputtering)에 의한 배선방법은, 콘택홀의 종횡비가 큰 경우, 즉 콘택홀이 높은 단차를 가지며 사이즈가 작은 경우에는 콘택홀 내부에 보이드(Void) 등의 결함이 발생하거나 단차도포성(step coverage) 불량하기 때문에 금속배선의 단락이나 힐록(Hillock)을 유발시켜 반도체 소자의 신뢰성을 저하시키는 원인이 되었다. 따라서, 최근에는 콘택홀을 채우는 매몰 특성이 우수한 CVD에 의한 금속배선 방법이 이용되게 되었다. 또한, CVD에 의한 금속배선 방법은 금속배선막을 증착시에 웨이퍼 표면의 재질에 따라 선택적으로 금속배선막을 증착시킬수 있는 장점을 가지고 있다.

일반적으로 금속배선막은 텅스텐(W)이나 알루미늄(Al)을 재질로 사용하는데 알루미늄은 텅스텐과 비교하여 약 1/3의 저항값을 가지며 저온에서도 증착이 가능하다는 장점으로 인하여 이에 대한 많은 연구가 진행되고 있다.

이하, 첨부된 도면들을 참조하면서 종래의 있어서의 반도체장치의 금속배선 형성방법 및 그 문제점들을 설명한다.

도 1 내지 도 3은 종래의 기술에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 트랜지스터와 같은 하부구조가 형성된 반도체 기판(1)상에 금속배선을 형성하기 위하여 산화막으로 구성된 절연막(3)을 통상의 방법으로 형성한다. 이어서 상기 절연막(3)의 전면에 콘택홀 형성을 위한 포토레지스트를 도포하고 사진/식각 공정으로 진행하여, 절연막(3)의 상부에 형성될 금속배선막을 연결하기 위한 콘택홀을 형성한다.

도 2를 참조하면, 상기 콘택홀이 형성된 절연막상에 반도체기판(1)과 금속배선막과의 계면 반응을 억제하며, 금속배선막의 증착을 촉진시키기 위한 도전성 확산방지막(5)을 CVD나 물리적기상증착(Physical vapor deposition: 이하 'PVD'라 칭함) 방식을 이용하여 소정의 두께로 증착한다.

도 3을 참조하면, 상기 도전성 확산방지막이 소정 두께로 증착되어 있는 결과물의 전면에 금속도전막(7), 예컨대, 알루미늄막을 CVD 또는 PVD방식으로 증착하여 콘택홀을 매몰하면서 절연막(3)의 상부에 금속도전막(7)을 형성함으로써 금선배선 형성공정을 완료한다.

상술한 종래의 금속배선 형성공정의 문제점은, 도 3의 공정에서 콘택홀을 채우면서 절연막(3)의 상부에 금속도전막(7)을 증착할 때, 콘택홀의 내부보다도 표면, 즉, 절연막(3)과 도전성 확산방지막(5)이 순차적으로 적층되어 있는 영역에서 금속도전막을 구성하는 알루미늄의 핵생성 속도가 빨라져서 콘택홀이 완전히 매몰되기 전에 콘택홀의 입구가 막힘으로 인하여, 콘택홀의 내부에서 보이드(Void)나 갈라진 틈(seam)과 같은 결함이 발생되어 반도체 소자의 신뢰성을 저하하는 원인이 된다.

본 발명이 이루고자 하는 기술적 과제는 상술한 바와 같이 금속배선 공정에서, 확산방지막을 사용하면서 콘택홀의 매몰 특성을 개선할 수 있는 반도체장치의 금속배선 형성방법을 제공하는데 있다.

도 4 내지 도 8은 본 발명의 바람직한 실시예에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다.

도면의 주요 부분에 대한 부호의 설명

100: 하부구조가 형성된 반도체 기판, 102: 절연막,

104: 제1 도전성 확산방지막, 106: 제1 도전막,

108: 제2 도전성 확산방지막, 110: 제2 도전막.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판상에 절연막을 증착하는 제1 단계와, 상기 절연막상에 콘택홀을 형성하는 제2 단계와, 상기 콘택홀이 형성되어 있는 절연막상에 제1 도전성 확산방지막을 형성하는 제3 단계와, 상기 절연막 상부의 제1 도전성 확산방지막을 제거하는 제4 단계와, 상기 제1 도전성 확산방지막이 형성되어 있는 콘택홀을 제1 도전막으로 채워서 플러그를 형성하는 제5 단계와, 상기 플러그가 형성된 반도체 기판의 전면에 제2 도전성 확산방지막을 적층하는 제6 단계와, 상기 제2 도전성 확산방지막이 형성된 기판에 제2 도전막을 형성하는 제7 단계를 구비하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법을 제공한다.

바람직하게는, 상기 제1 도전성 확산방지막과 제2 도전성 확산방지막은 티타늄(Ti), 티타늄나이트라이드(TiN), 백금(Pt), 이리듐(Ir), 산화이리듐(IrOx), 탄탈늄(Ta), 질화탄탈늄(TaN), 루테늄(Ru), 및 산화루테늄(RuOx)중에 선택된 하나이거나, 또는 그 조합으로 이루어진 것이 적합하다.

상기 제1 도전성 확산방지막은 화학기상증착법으로 형성하는 것이 바람직하다.

상기 제4 단계의 평탄화 공정은 화학기계적 연마공정이나 건식식각을 통한 에치백(etchback) 공정을 이용하는 것이 적합하다.

본 발명에 따르면, 반도체장치의 금속배선 형성방법에 있어서, 확산방지막을 이용하면서 콘택홀 내부에 보이드(Void)나 갈라진 틈(seam)과 같은 결함이 발생되어 반도체 소자의 신뢰도가 저하되는 문제를 방지할 수 있는 금속배선 형성방법을 구현할 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

실시예

도 4를 참조하면, 트랜지스터와 같은 하부구조를 형성하고 평탄화가 완료된 반도체기판(100)에 산화막으로 구성된 절연막(102)을 형성(제1 단계)한다. 여기서 상기 절연막(102)은 반도체기판의 하부에 형성되어 있는 도전성 물질층(도시되지 않음)과 후속 공정에서 형성되는 금속배선막, 예컨대, 본 발명에서는 제2 도전막을 절연시키는 역할을 한다. 이어서, 상기 절연막(102)에 포토레지스트를 도포하고 사진/식각 공정으로 진행하여 콘택홀을 형성(제2 단계)한다.

도 5를 참조하면, 상기 콘택홀이 형성되어 있는 절연막(102)상에 스퍼터링 방식으로 티타늄(Ti)막을 증착하고, 순차적으로 티타늄나이트라이드막(TiN)을 CVD, 또는 PVD 방식으로 증착함으로써, 일정한 두께를 갖는 제1 도전성 확산방지막(104)을 형성(제3 단계) 한다. 상기 제1 도전성 확산방지막(104)의 기능은 콘택홀의 내부에서 하부의 반도체기판(100) 하부에 형성되어 있는 폴리실리콘과 후속 공정에서 증착되는 제1 도전막과의 확산 및 계면반응을 억제하는 역할을 한다. 동시에, 제1 도전막, 예컨대, 알루미늄막이 선택적으로 증착될수 있는 전처리 공정으로써의 역할도 수행한다.

도 6을 참조하면, 상기 절연막(102)의 상부에 있는 제1 도전성 확산방지막(104)을 제거(제4 단계) 한다. 여기서, 제1 도전성 확산방지막(104)을 제거하는 방법은 화학기계적 연마(Chemical Mechanical Polishing: 이하 'CMP'라 칭함) 공정 혹은 건식식각을 통한 에치백(etchback) 공정을 통하여서 제거할 수 있다.

CMP 공정을 이용하여 평탄화를 달성하는 경우에는, CMP 공정을 진행하여 제1 도전성 확산방지막(104)을 제거하고 하부의 절연막(102)의 일부까지 연마를 진행하여서 절연막(102)의 상부에 제1 도전성 확산방지막(104)을 구성하는 티타늄이나 티타늄나이트라이드와 같은 도전성 물질이 잔류하는 것을 방지한다. 또한, 건식식각을 통한 에치백 방식으로 평탄화를 달성하는 경우에는 콘택홀의 내부에 있는 제1 도전성 확산방지막(104)까지 식각이 되는 것을 방지하기 위하여 콘택홀을 포토레지스트로 매몰하고 건식식각을 진행하여 절연막(102)의 상부에 있는 제1 도전성 확산방지막(104)을 제거한다.

여기서, 절연막(102)의 상부에 있는 제1 도전성 확산방지막(104)만을 제거하는 것은 본 발명의 목적을 달성하는 주요한 핵심 사상의 하나라고 할 수 있다. 즉, 종래의 금속배선 형성공정에서는 절연막위에 도전성 확산방지막이 존재함으로 말미암아 금속배선막인 알루미늄막이 CVD 방식으로 증착될 때, 절연막의 표면에서 금속배선막을 구성하는 알루미늄의 핵생성 속도가 빨라져서 콘택홀이 완전히 매몰되기 전에 콘택홀의 입구가 막힘으로 말미암아 보이드(Void)나 갈라진 틈(seam)과 같은 결함이 발생하였으나, 본 발명에서는 절연막의 상부에 도전성 확산방지막이 존재하지 않음으로써 이러한 문제를 해결할수 있다.

도 7을 참조하면, 상기의 결과물의 전면에 선택적인 CVD 공정을 진행하여 제1 도전성 확산방지막이 형성되어 있는 콘택홀의 내부만을 매몰하는 제1 도전막(106)을 증착하여 플러그를 형성(제5 단계) 한다. 여기서, 상술한 바와 같이, 절연막의 상부에는 제1 도전성 확산방지막이 존재하지 않기 때문에 CVD 공정에서 제1 도전성 확산방지막(104)이 증착되어 있는 콘택홀의 내부에만 알루미늄으로 구성된 제1 도전막(106)을 증착하여 콘택홀을 매몰하는 플러그의 형성이 가능하다.

도 8를 참조하면, 플러그(106)가 형성된 반도체기판의 전면에 스퍼터링에 의한 티타늄막을 증착하고, 이어서, PVD 방식으로 티타늄나이트라이드막을 증착하여 제2 도전성 확산방지막(108)을 형성한 후에, 제2 도전성 확산방지막의 표면에 존재하는 파티클을 스쿠루빙 공정을 통하여 제거한다. 본 발명의 바람직한 실시예에서는 제1, 2도전성 확산방지막을 티티늄과 티타늄나이트라이드을 조합한 물질막으로 표현하였지만, 이는 한정적인 의미가 아니고 단시 예시적인 것이다. 제1, 2 도전성 확산방지막은 티타늄(Ti)과 티타늄나이트라이드(TiN)가 아닌, 백금(Pt), 이리듐(Ir), 산화이리듐(IrOx), 탄탈늄(Ta), 질화탄탈늄(TaN), 루테늄(Ru), 및 산화루테늄(RuOx)중에 선택된 하나이거나, 또는 그 조합으로 구성된 물질막으로 구성하여도 본 발명이 이루고자 하는 효과를 얻을수 있다.

이렇게 2회에 걸쳐서 확산방지막을 형성하게 되면, 제1 도전성 확산방지막을 통하여는 콘택홀 내부에 매몰되는 제1 도전막(106)에서 보이드(void)나 갈라진 틈(seam)과 같은 결함을 방지하고, 제2 도전성 확산방지막을 통해서는 제2 도전막(110)과 절연막(102)의 계면에서 불필요한 확산이 유발되거나, 막질의 접착력이 떨어져 들듦(lift)과 같은 결함이 발생되는 것을 효과적으로 방지할 수 있다. 즉 확산방지막(104, 108)을 그대로 이용하면서 콘택홀 내부에 보이드나 갈라진 틈과 같은 결함이 발생되는 것을 효과적으로 방지할 수 있다.

이어서, 열처리 공정을 진행하여 콘택홀을 매몰하는 플러그인 제1 도전막, 예컨대, 알루미늄막의 조직을 좀더 치밀하게 만든 후에, 금속배선인 제2 도전막을 CVD 방식(110)이나 스퍼터링 방식으로 증착하여도 콘택홀 내부의 보이드나 갈라진 틈과 같은 결함이 없는 금속배선 형성공정을 실현할 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, 반도체장치의 금속배선 형성방법에 있어서, 확산방지막을 그대로 사용하면서 콘택홀 내부에 보이드(Void)나 갈라진 틈(seam)과 같은 결함함으로써, 신뢰도가 향상된 반도체 소자를 제조할 수 있다.

Claims

반도체 기판상에 절연막을 증착하는 제1 단계;

상기 절연막상에 콘택홀을 형성하는 제2 단계;

상기 콘택홀이 형성되어 있는 절연막상에 제1 도전성 확산방지막을 형성하는 제3 단계;

상기 절연막 상부의 제1 도전성 확산방지막을 제거하는 제4 단계;

상기 제1 도전성 확산방지막이 형성되어 있는 콘택홀을 제1도전막으로 채워서 플러그를 형성하는 제5 단계;

상기 플러그가 형성된 반도체 기판의 전면에 제2 도전성 확산방지막을 형성하는 제6 단계; 및

상기 제2 도전성 확산방지막이 형성된 반도체 기판의 전면에 제2 도전막을 형성하는 제7 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
제1항에 있어서, 상기 제1 도전성 확산방지막과 제2 도전성 확산방지막은 티타늄(Ti), 티타늄나이트라이드(TiN), 백금(Pt), 이리듐(Ir), 산화이리듐(IrOx), 탄탈늄(Ta), 질화탄탈늄(TaN), 루테늄(Ru), 및 산화루테늄(RuOx)중에 선택된 하나이거나, 또는 그 조합으로 이루어진 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
제1항에 있어서, 상기 제1 도전성 확산 방지막은 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
제1항에 있어서, 상기 제4 단계 공정은 화학기계적 연마공정이나 건식식각을 통한 에치백(etchback) 공정을 이용하여 식각하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.