KR100357194B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 콘택 형성에 따른 불량을 방지함과 동시에 딥 콘택에 의한 금속 베리어막의 증착 불량을 방지하여 콘택 저항을 낮추도록 한 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 반도체 기판상의 일정 영역에 제 1 금속 배선을 형성하는 단계와, 상기 제 1 금속 배선의 상부 표면이 노출되도록 상기 반도체 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 금속 배선상의 일정 영역에 제 1 금속 베리어막을 개재하여 주상 구조의 금속막을 형성하는 단계와, 상기 금속막의 상부 표면이 노출되도록 상기 반도체 기판의 전면에 확산 베리어막을 형성하는 단계와, 상기 금속막을 포함한 반도체 기판의 전면에 제 2 절연막을 형성하는 단계와, 상기 금속막의 표면이 노출되도록 콘택홀을 형성함과 동시에 콘택홀에 인접한 제 2 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 콘택홀 및 트랜치내에 제 2 금속 베리어막을 개재하여 제 2 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 금속 배선 형성 방법{method for forming metal line semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 다층 배선을 형성하는데 적당한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가함에 따라 RC 시간 지연(time delay)에 의한 소자의 신호 전달 지연을 방지하기 위해 구리를 포함한 여러 금속 배선의 증착 기법과 이러한 재료의 도입에 의해 파생되는 공정상의 문제점(확산 방지, 산화 방지 등) 해결, 낮은 캐패시턴스(low capacitance)를 갖는 절연막 제조 및 형성 기술에 대하여 현재 활발히 연구되고 있다. 그 중 다마신 기법은 그러한 공정 방법 중 하나이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속 배선 형성 방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속 배선 형성 방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 금속막을 증착한 후, 포토 및 식각 공정을 통해 상기 제 1 금속막을 선택적으로 제거하여 제 1 금속 배선(12)을 형성한다.
이어, 상기 제 1 금속 배선(12)을 포함한 반도체 기판(11)의 전면에 제 1 절연막(13)을 형성하고, 상기 제 1 금속 배선(12)의 상부 표면을 앤드 포인트로 하여 상기 제 1 절연막(13)에 CMP 공정을 실시한다.
도 1b에 도시한 바와 같이, 상기 제 1 금속 배선(12)을 포함한 반도체 기판(11)의 전면에 확산 베리어막(14) 및 제 2 절연막(15)을 차례로 형성한다.
이어, 포토 및 식각 공정을 통해 상기 제 1 금속 배선(12)의 표면이 소정 부분 노출되도록 상기 제 2 절연막(15) 및 확산 베리어막(14)을 선택적으로 제거하여 제 1 콘택홀(16)을 형성한다.
도 1c에 도시한 바와 같이, 상기 제 1 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 제 1 금속 베리어막(17) 및 플러그용 금속막을 차례로 형성한다.
여기서 상기 제 1 콘택홀(16)은 딥 콘택(deep contact)이므로 상기 제 1 금속 베리어막(17)의 바텀(bottom) 부위의 모서리 등에서 균일하게 증착되지 않아 베리어로써의 역할이 힘들다.
이어, 상기 제 2 절연막(15)의 상부 표면을 앤드 포인트로 상기 금속막 및 제 1 금속 베리어막(17)에 CMP 공정을 실시하여 상기 제 1 콘택홀(16)의 내부에 금속 플러그(18)를 형성한다.
도 1d에 도시한 바와 같이, 상기 금속 플러그(18)를 포함한 반도체 기판(11)의 전면에 제 3 절연막(19)을 형성하고, 포토 및 식각공정을 통해 상기 금속 플러그(18)의 표면과 그와 일정한 간격을 갖고 제 2 절연막(15)의 표면이 소정부분 노출되도록 상기 제 3 절연막(19)을 선택적으로 제거하여 제 2 콘택홀(20)을 형성한다.
도 1e에 도시한 바와 같이, 상기 제 2 콘택홀(20)을 포함한 반도체 기판(11)의 전면에 제 2 금속 베리어막(21) 및 제 2 금속막을 차례로 형성한 후, 상기 제 3 절연막(19)의 상부 표면을 앤드 포인트로 상기 제 2 금속막 및 제 2 금속 베리어막(21)에 CMP 공정을 실시하여 상기 제 2 콘택홀(20)의 내부에 제 2 금속 배선(22)을 형성한다.
한편, 상기 제 2 금속 배선(22)의 임계치수가 제 1 금속 배선(12)의 임계치수보다 커야 한다. 그 이유는 상기 제 2 금속 배선(22)의 경우 파워 라인의 역할 등을 담당하기 때문이다.
그러나 상기와 같은 종래의 반도체 소자의 금속 배선 형성 방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 콘택 형성과 관련한 불량(크리닝 및 폴리머 제거 난점, 절연막의 보우잉(bowing))과 오버랩 마진을 위해 항상 상부 배선의 임계치수를 크게 제작해야 하는 관계로 상부 절연막층에 다양한 역할을 수행하는 배선을 배치하기가 어렵다.
둘째, 딥 콘택(deep contact) 배선 형성 후에 전도성의 금속 베리어막의 증착이 스무스(smooth)하게 증착되지 않아 콘택 저항이 높아진다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 콘택 형성에 따른 불량을 방지함과 동시에 딥 콘택에 의한 금속 베리어막의 증착 불량을 방지하여 콘택 저항을 낮추도록 한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속 배선 형성 방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 금속 배선
33 : 제 1 절연막 34 : 제 1 금속 베리어막
35 : 제 2 금속막 36 : 확산 베리어막
37 : 제 2 절연막 38 : 콘택홀
39 : 트랜치 40 : 제 2 금속 베리어막
41 : 제 2 금속 배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선 형성 방법은 반도체 기판상의 일정 영역에 제 1 금속 배선을 형성하는 단계와, 상기 제 1 금속 배선의 상부 표면이 노출되도록 상기 반도체 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 금속 배선상의 일정 영역에 제 1 금속 베리어막을 개재하여 주상 구조의 금속막을 형성하는 단계와, 상기 금속막의 상부 표면이 노출되도록 상기 반도체 기판의 전면에 확산 베리어막을 형성하는 단계와, 상기 금속막을 포함한 반도체 기판의 전면에 제 2 절연막을 형성하는 단계와, 상기 금속막의 표면이 노출되도록 콘택홀을 형성함과 동시에 콘택홀에 인접한 제 2 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 콘택홀 및 트랜치내에 제 2 금속 베리어막을 개재하여 제 2 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 금속막을 형성한 후, 포코 및 식각공정을 통해 상기 제 1 금속막을 선택적으로 제거하여 제 1 금속 배선(32)을 형성한다.
여기서 상기 제 1 금속막은 Al 또는 Cu이고, 그 두께는 3000 ~ 10000Å이다.
이어, 상기 제 1 금속 배선(32)을 포함한 반도체 기판(31)의 전면에 제 1 절연막(33)을 형성하고, 상기 제 1 금속 배선(32)의 상부 표면을 앤드 포인트로 하여 상기 제 1 절연막(33)에 CMP 공정을 실시한다.
그리고 상기 제 1 금속 배선(32)을 포함한 반도체 기판(31)의 전면에 제 1 금속 베리어막(34)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 금속 베리어막(34)상에 제 2 금속막(35)을 형성한다.
여기서 상기 제 2 금속막(35)은 TiN, TiW, WN, W, Al 중에서 어느 하나를 사용하고, 그 두께는 3000 ~ 10000Å이다.
이어, 포토 및 식각공정을 통해 상기 제 1 금속 배선(32)상의 일정영역에만 남도록 상기 제 2 금속막(35) 및 제 1 금속 베리어막(34)을 선택적으로 제거하여 주상(柱狀) 구조를 갖는 제 2 금속막(35)을 형성한다.
도 2c에 도시한 바와 같이, 상기 제 2 금속막(35)을 포함한 반도체 기판(31)의 전면에 확산 베리어막(36) 및 제 2 절연막(37)을 차례로 형성한다.
여기서 상기 확산 베리어막(36)은 SiON, Si3N4, Al2O3중에서 어느 하나를 사용하고, 그 두께는 500 ~ 2000Å이다.
한편, 상기 제 2 절연막(37)은 Low-k 특성을 갖는 절연막으로서 그 두께는 5000 ~ 20000Ål다.
이어, 포토 및 식각공정을 통해 상기 제 2 절연막(37) 및 확산 베리어막(36)을 선택적으로 제거하여 제 2 금속막(35)의 표면이 노출되도록 콘택홀(38)을 형성함과 동시에 상기 콘택홀(38)과 일정한 간격을 갖는 상기 제 2 절연막(37)의 표면에 소정깊이를 갖는 트랜치(39)를 형성한다.
도 2d에 도시한 바와 같이, 상기 콘택홀(38) 및 트랜치(39)를 포함한 반도체 기판(31)의 전면에 제 2 금속 베리어막(40) 및 제 3 금속막을 차례로 형성한 후,상기 제 2 절연막(37)의 상부 표면을 앤드 포인트로 하여 상기 제 3 금속막 및 제 2 금속 베리어막(40)에 CMP 공정을 실시하여 상기 콘택홀(38) 및 트랜치(39)의 내부에 제 2 금속 배선(41)을 형성한다.
여기서 상기 제 3 금속막은 구리 또는 구리와 유사한 물성적 특성을 갖는 Al, Ag, Pt, Au 등을 PVD, CVD, 전기적 분해법으로 증착한다.
한편, 본 발명의 제 1, 제 2 금속 베리어막(34,40)은 TiN, Ti, Ta, TaN, TiW 등을 단층 또는 복수의 층으로 형성할 수 있고, 그 두께는 100 ~ 2000Å로 한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속 배선 형성 방법은 다음과 같은 효과가 있다.
첫째, 딥 콘택의 형성 공정을 생략함으로서 금속 베리어막이 바텀 부분에 불량하게 증착되는 것을 방지하여 콘택 저항을 낮추어 소자의 전기적 특성을 향상할 수 있다.
둘째, 콘택 형성에 따른 불량을 방지함과 동시에 상부 금속 배선 형성시 확산 베리어막의 두께 조절에 의해 오버랩 마진을 위해 향상시킬 수 있다.
셋째, 상부 금속 배선의 두께를 균일하게 형성할 수 있어 일렉트로마이그레이션 및 스트레스마이그레이션 등의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판상의 일정 영역에 제 1 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선의 상부 표면이 노출되도록 상기 반도체 기판의 전면에 제 1 절연막을 형성하는 단계;
    상기 제 1 금속 배선상의 일정 영역에 제 1 금속 베리어막을 개재하여 주상 구조의 금속막을 형성하는 단계;
    상기 금속막의 상부 표면이 노출되도록 상기 반도체 기판의 전면에 확산 베리어막을 형성하는 단계;
    상기 금속막을 포함한 반도체 기판의 전면에 제 2 절연막을 형성하는 단계;
    상기 금속막의 표면이 노출되도록 콘택홀을 형성함과 동시에 콘택홀에 인접한 제 2 절연막에 소정깊이를 갖는 트랜치를 형성하는 단계;
    상기 콘택홀 및 트랜치내에 제 2 금속 베리어막을 개재하여 제 2 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 제 1 금속 배선은 Al 또는 Cu를 3000 ~ 10000Å 두께러 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 상기 확산 베리어막은 SiON, Si3N4, Al2O3중에서 어느 하나를 500 ~ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 제 2 금속 배선은 구리 또는 구리와 유사한 물성적 특성을 갖는 Al, Ag, Pt, Au 중에서 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서, 상기 제 1, 제 2 금속 베리어막은 TiN, Ti, Ta, TaN, TiW 등을 단층 또는 복수의 층으로 하여 100 ~ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서, 상기 금속막은 TiN, TiW, WN, W, Al 중에서 어느 하나를 3000 ~ 10000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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