KR100628244B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR100628244B1
KR100628244B1 KR1020050051295A KR20050051295A KR100628244B1 KR 100628244 B1 KR100628244 B1 KR 100628244B1 KR 1020050051295 A KR1020050051295 A KR 1020050051295A KR 20050051295 A KR20050051295 A KR 20050051295A KR 100628244 B1 KR100628244 B1 KR 100628244B1
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Abstract

본 발명은 플러그와 확산 방지막간의 접촉저항을 줄일 수 있는 반도체소자의 제조방법에 관한 것으로, 하부 배선이 형성된 기판상에 제 1 확산 방지막 및 제 1 절연막을 차례로 형성하는 단계; 상기 제 1 확산 방지막 및 제 1 절연막을 식각하여 상기 하부 배선의 일부를 노출시키는 홀을 형성하는 단계; 상기 노출된 하부 배선에 접촉하도록, 상기 홀의 내벽에 제 2 확산 방지막을 형성하는 단계; 상기 제 2 확산 방지막이 형성된 홀에 플러그를 매립하는 단계; 상기 제 2 확산 방지막 및 플러그를 화학적기계적 연마를 통해 평탄화하는 단계; 상기 플러그의 표면을 세정하는 단계; 상기 플러그를 포함한 상기 기판의 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 단계; 상기 플러그의 표면, 상기 트렌치의 내벽, 및 상기 제 2 절연막의 표면을 포함한 상기 기판의 전면에 제 3 확산 방지막을 형성하는 단계; 및, 상기 제 3 확산 방지막이 형성된 트렌치에 매립되도록 구리 배선층을 형성하는 단계를 포함하여 이루어지는 것이다.
반도체, 화학적기계적 연마, VPC, 플러그, 구리, 확산 방지막

Description

반도체소자의 제조방법{A method for fabricating a semiconductor}
도 1a 내지 도 1g는 종래의 듀얼 다마신 공정을 이용한 반도체소자의 제조공정에 대한 단면도
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도
＊도면의 주요부에 대한 부호 설명
200 : 기판 201a : 제 1 확산 방지막
201b : 제 2 확산 방지막 203 : 플러그
202a : 제 1 절연막
본 발명은 반도체 소자에 관한 것으로, 특히 식각방식을 지양하여 소자의 신뢰성을 높이고, 공정수를 줄일 수 있는 반도체 소자의 다마신 형성방법에 대한 것이다.
일반적으로 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속 배선을 사용하고 있다.
이러한 금속 배선 재료로는 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더 이상 적용이 어렵게 되었다. 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration; EM) 및 스트레스마이그레이션(stressmigration; SM) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로 구리가 최근에 관심의 대상이 되고 있다.
구리를 금속배선 재료로 이용하는 이유는, 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄: 660℃,텅스텐: 3400℃), 비저항은 1.7μΩ㎝로서 알루미늄(2.7μΩ㎝), 텅스텐(5.6μΩ㎝)보다 매우 낮기 때문이다.
그러나, 구리 배선은 식각이 어렵고, 부식이 확산되는 문제를 지니고 있어서, 실용화에 상당한 어려움을 지니고 있었다.
이를 개선하고 실용화하기 위하여 싱글 다마신 공정(Single damascene process) 또는 듀얼 다마신 공정(Dual Damascene process)을 적용하였는데, 특히 듀얼 다마신 공정(Dual Damascene)을 주로 적용하고 있다.
여기서, 다마신 공정이라 함은 절연막(Dielectric layer)을 사진 및 식각으로 식각하여 트렌치(Trench)를 형성하고, 이 트렌치에 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질을 제거함으로써 처음에 형성한 트렌치 모양으로 배선을 형성하는 기술이다.
상기한 다마신 공정은, 특히 듀얼 다마신 공정은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline), 금속배선 형성에 이용되며, 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 홀을 동시에 형성할 수 있을 뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
이하, 첨부된 도면을 참조하여 종래의 다마신 공정을 이용한 반도체소자의 제조방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 듀얼 다마신 공정을 이용한 반도체소자의 제조공정에 대한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(100)을 준비한다. 상기 기판(100)은 반도체 기판, 또는 하부 배선이 형성된 반도체 기판일 수도 있다.
그리고, 상기 도 1b에 도시된 바와 같이, 상기 기판(100)의 전면에 제 1 확산 방지막(101a)과 제 1 절연막(102a)을 차례로 증착한다. 그리고, 상기 제 1 절연막(102a)을 포토 및 식각공정을 통해 제거하여 상기 제 1 확산 방지막(101a)을 노출시키는 홀(169)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 홀(169)을 통해 노출된 제 1 확산 방지막(101a) 부분을 습식식각 또는 반응성이온식각(Reactive Ion Etching; RIE) 공정을 통해 제거한다. 이때, 상기 제 1 확산 방지막(101a) 부분이 제거되면서 기판(100)의 일부가 노출된다.
이어서, 도 1d에 도시된 바와 같이, 상기 홀(169)의 내벽, 상기 홀(169)을 통해 노출된 기판(100) 부분, 그리고 상기 제 1 절연막(102a)의 표면에 제 2 확산 방지막(101b)을 형성한다. 이후, 상기 제 2 확산 방지막(101b)이 형성된 홀(169)에 매립되도록 플러그(103)를 상기 제 1 절연막(102a)상에 형성한다.
다음으로, 도 1e에 도시된 바와 같이, 상기 제 2 확산 방지막(101b)과 상기 플러그(103)를 화학적기계적 연마를 통해 평탄화한다. 이때, 상기 제 2 확산 방지막(101b)과 상기 플러그(103)를 상기 제 1 절연막(102a)이 노출될 때까지 평탄화한다.
다음으로, 도 1f에 도시된 바와 같이, 상기 플러그(103)를 포함한 기판(100)의 전면에 제 2 절연막(102b)을 형성한 후, 상기 제 2 절연막(102b)을 포토 및 식각공정을 통해 선택적으로 제거한다. 그러면, 상기 제 2 절연막(102b)에는 상기 플러그(103)를 노출시키는 트렌치(180)가 형성된다.
이어서, 도 1g에 도시된 바와 같이, 상기 트렌치(180)를 포함한 기판(100)의 전면에 제 3 확산 방지막(101c)을 형성한다. 이때, 상기 제 3 확산 방지막(101c)은 상기 트렌치(180)의 내벽, 상기 플러그(103)의 표면, 그리고 상기 제 2 절연막(102b)의 표면에 형성된다.
이후, 도면에 도시하지 않았지만, 상기 트렌치(180) 내에 구리 시드층 및 구리 배선층을 형성한다.
한편, 도 1e에 도시된 바와 같이, 상기 플러그(103)를 평탄화하는 과정에서 상기 플러그(103)로부터 이물질(122)이 떨어져 나올 수 있다. 이 이물질(122)은 상기 플러그(103)와 상기 제 3 확산 방지막(101c) 사이의 계면에 남아있게 되는데, 이로 인해 상기 이물질(122)은 상기 플러그(103)와 상기 제 3 확산 방지막(101c)간의 접촉저항을 증가시키는 원인이 된다.
이와 같이, 상기 플러그(103)와 상기 제 3 확산 방지막(101c)간의 접촉저항 이 증가하게 되면, 상기 플러그(103)와 상기 구리 배선층간의 전기적 결합이 약해지고 되어 상기 반도체소자가 제대로 동작하지 않을 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 화학적기계적 연마를 통해 플러그를 평탄한 후, 상기 플러그의 표면에 잔존하는 이물질을 세정공정을 통해 제거함으로써, 상기 플러그와 확산 방지막간의 접촉저항을 줄일 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 하부 배선이 형성된 기판상에 제 1 확산 방지막 및 제 1 절연막을 차례로 형성하는 단계; 상기 제 1 확산 방지막 및 제 1 절연막을 식각하여 상기 하부 배선의 일부를 노출시키는 홀을 형성하는 단계; 상기 노출된 하부 배선에 접촉하도록, 상기 홀의 내벽에 제 2 확산 방지막을 형성하는 단계; 상기 제 2 확산 방지막이 형성된 홀에 플러그를 매립하는 단계; 상기 제 2 확산 방지막 및 플러그를 화학적기계적 연마를 통해 평탄화하는 단계; 상기 플러그의 표면을 세정하는 단계; 상기 플러그를 포함한 상기 기판의 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 단계; 상기 플러그의 표면, 상기 트렌치의 내벽, 및 상기 제 2 절연막의 표면을 포함한 상기 기판의 전면에 제 3 확산 방지막을 형성하는 단계; 및, 상기 제 3 확산 방지막이 형성된 트렌치에 매립되도록 구리 배선층을 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(200)을 준비한다. 상기 기판(200)은 반도체 기판, 또는 하부 배선이 형성된 반도체 기판일 수도 있다.
그리고, 상기 도 2b에 도시된 바와 같이, 상기 기판(200)의 전면에 제 1 확산 방지막(201a)과 제 1 절연막(202a)을 차례로 증착한다. 그리고, 상기 제 1 절연막(202a)을 포토 및 식각공정을 통해 제거하여 상기 제 1 확산 방지막(201a)을 노출시키는 홀(269)을 형성한다.
여기서, 상기 제 1 확산 방지막(201a)은 하부 배선이 구리인 경우 구리의 산화 방지 및 구리 이온의 외부 확산을 방지하는 역할을 하며, 상기 홀(269) 형성시 하부 배선을 보호하는 역할을 한다. 상기 제 1 확산 방지막(201a)은 티타늄 나이트라이드(TiN)를 이온화 PVD, CVD 및 유기금속화학기상증착(MOCVD)법 중 어느 하나의 방법으로 증착하여 형성하거나, 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)를 이온화 PVD법 또는 CVD법으로 증착하여 형성하거나, 텅스텐 나이트라이드(WN)를 CVD법으로 증착하여 형성하거나, 티타늄 알루미늄 나이트라이드(TiAlN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드(TaSiN) 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성한다.
그리고, 상기 제 1 절연막(202a)은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해, 유전 상수값이 낮은 물질로 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 홀(269)을 통해 노출된 제 1 확산 방지막(201a) 부분을 습식식각 또는 반응성이온식각(Reactive Ion Etching; RIE) 공정을 통해 제거한다. 이때, 상기 제 1 확산 방지막(201a) 부분이 제거되면서 기판(200)의 일부가 노출된다.
이어서, 도 2d에 도시된 바와 같이, 상기 홀(269)의 내벽, 상기 홀(269)을 통해 노출된 기판(200) 부분, 그리고 상기 제 1 절연막(202a)의 표면에 제 2 확산 방지막(201b)을 형성한다. 이후, 상기 제 2 확산 방지막(201b)이 형성된 홀(269)에 매립되도록 플러그(203)를 상기 제 1 절연막(202a)상에 형성한다. 상기 제 2 확산 방지막(201b)은 상기 제 1 확산 방지막(201a)과 동일한 재료를 사용하여 형성한다. 그리고, 상기 플러그(203)는 텅스텐을 사용하여 형성한다.
다음으로, 도 2e에 도시된 바와 같이, 상기 제 2 확산 방지막(201b)과 상기 플러그(203)를 화학적기계적 연마를 통해 평탄화한다. 이때, 상기 제 2 확산 방지막(201b)과 상기 플러그(203)를 상기 제 1 절연막(202a)이 노출될 때까지 평탄화한다.
한편, 상기 제 2 확산 방지막(201b)이 연마되는 평탄화과정에서, 상기 플러그(203)로부터 이물질(222)이 떨어져 나올 수가 있다.
이어서, 도 2f에 도시된 바와 같이, 상기 플러그(203)를 세정하는 공정을 실시한다. 여기서, 상기 세정 공정에 사용되는 세정액은 불산(HF)을 사용하는데, 상 기 불산의 농도는 39.6%임이 바람직하다. 이때, 상기 세정공정은 VPC(Vapor Phase Cleaning) 방식을 사용하는 것이 바람직하다. 즉, 상기 플러그(203)는 불산 분위기에서 세정하는 것이 바람직하다.
한편, 상기 세정 공정시 상기 불산 대신에 유기 솔벤트를 사용할 수도 있다. 이때, 상기 플러그(203)가 형성된 기판 전체를 상기 유기 솔벤트가 담긴 용기에 담금으로써, 상기 플러그(203)를 세정할 수 있다. 또한, 상기 유기 솔벤트를 스프레이 방식으로 상기 플러그(203)에 분사함으로써, 상기 플러그(203)를 세정할 수도 있다.
이와 같이, 본 발명의 반도체소자 제조방법에서는, 상기 평탄화된 플러그(203)를 세정하는 공정을 실시함으로써 상기 플러그(203)로부터 발생된 이물질(222)을 제거할 수 있다.
다음으로, 도 2g에 도시된 바와 같이, 상기 플러그(203)를 포함한 기판(200)의 전면에 제 2 절연막(202b)을 형성한 후, 상기 제 2 절연막(202b)을 포토 및 식각공정을 통해 선택적으로 제거한다. 그러면, 상기 제 2 절연막(202b)에는 상기 플러그(203)를 노출시키는 트렌치(280)가 형성된다.
이어서, 도 2h에 도시된 바와 같이, 상기 트렌치(280)를 포함한 기판(200)의 전면에 제 3 확산 방지막(201c)을 형성한다. 이때, 상기 제 3 확산 방지막(201c)은 상기 트렌치(280)의 내벽, 상기 플러그(203)의 표면, 그리고 상기 제 2 절연막(202b)의 표면에 형성된다. 상기 제 3 확산 방지막(201c)은 상기 제 1 확산 방지막(201a)과 동일한 재료를 사용하여 형성한다. 여기서, 상기 세정 공정에 의해 상기 플러그(203)의 표면에는 이물질(222)이 제거되어있기 때문에, 상기 플러그(203)의 표면과 상기 제 3 확산 방지막(201c)간의 접촉저항은 낮아진다.
한편, 상기 세정 공정은 상기 트렌치(280)가 형성된 이후에 진행하여도 무방하다. 즉, 상기 세정 공정을 도 2f에 도시된 단계에서 진행하지 않고, 상기 도 2g에 도시된 단계에서 진행하여도 무방하다. 구체적으로, 상기 트렌치(280)가 형성된 이후에 상기 트렌치(280)를 통해 노출되는 플러그(203)의 표면을 상술한 방식으로 세정하여도 무방하다.
다음으로, 도 2i에 도시된 바와 같이, 상기 제 3 확산 방지막(201c)상에 얇게 구리 시드층(244)을 형성한다. 여기서, 상기 구리 시드층(244)은 티타늄(Ti), 알루미늄(Al), 구리(Cu) 중 어느 하나를 이용하여 형성한다.
이후, 상기 구리 시드층(244)이 형성된 트렌치(280)에 매립되도록 상기 제 2 절연막(202b)상에 금속 배선층(255)을 형성한다. 상기 금속 배선층(255)은 무전해도금법, 전해도금법, 스퍼터링법, CVD, ECP(Electro Chemical Plating) 등의 방법으로 구리를 증착하여 형성한다.
이어서, 도 2j에 도시된 바와 같이, 상기 금속 배선층(218)을 화학적기계적 연마(CMP)를 통해 제 2 절연막(202b)의 표면이 충분히 노출되는 시점까지 연마하여 상기 트렌치(280) 내부에만 금속 배선층(255)이 남도록 한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체소자의 제조방법에는 다음과 같은 효과가 있다.
본 발명은, 평탄화된 플러그의 표면을 세정공정을 통해 이물질을 제거함으로써 상기 플러그와 확산 방지막간의 접촉저항이 증가하는 것을 방지할 수 있다.

Claims (8)

  1. 하부 배선이 형성된 기판상에 제 1 확산 방지막 및 제 1 절연막을 차례로 형성하는 단계;
    상기 제 1 확산 방지막 및 제 1 절연막을 식각하여 상기 하부 배선의 일부를 노출시키는 홀을 형성하는 단계;
    상기 노출된 하부 배선에 접촉하도록, 상기 홀의 내벽에 제 2 확산 방지막을 형성하는 단계;
    상기 제 2 확산 방지막이 형성된 홀에 플러그를 매립하는 단계;
    상기 제 2 확산 방지막 및 플러그를 화학적기계적 연마를 통해 평탄화하는 단계;
    불산을 VPC(Vapor Phase Cleaning)방식으로 상기 플러그의 표면에 가하여, 상기 플러그를 세정하는 단계;
    상기 플러그를 포함한 상기 기판의 전면에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 단계;
    상기 플러그의 표면, 상기 트렌치의 내벽, 및 상기 제 2 절연막의 표면을 포함한 상기 기판의 전면에 제 3 확산 방지막을 형성하는 단계; 및,
    상기 제 3 확산 방지막이 형성된 트렌치에 매립되도록 구리 배선층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 플러그는 텅스텐(W)을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 3 확산방지층은 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 구리 배선층과 상기 제 3 확산 방지막 사이에 구리 시드층을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조방법.
  8. 하부 배선이 형성된 기판상에 제 1 확산 방지막 및 제 1 절연막을 차례로 형성하는 단계;
    상기 제 1 확산 방지막 및 제 1 절연막을 식각하여 상기 하부 배선의 일부를 노출시키는 홀을 형성하는 단계;
    상기 노출된 하부 배선에 접촉하도록, 상기 홀의 내벽에 제 2 확산 방지막을 형성하는 단계;
    상기 제 2 확산 방지막이 형성된 홀에 플러그를 매립하는 단계;
    상기 제 2 확산 방지막 및 플러그를 화학적기계적 연마를 통해 평탄화하는 단계;
    유기 솔벤트를 스프레이식으로 분사하여 상기 플러그의 표면을 세정하는 단계;
    상기 플러그를 포함한 상기 기판의 전면에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 단계;
    상기 플러그의 표면, 상기 트렌치의 내벽, 및 상기 제 2 절연막의 표면을 포함한 상기 기판의 전면에 제 3 확산 방지막을 형성하는 단계; 및,
    상기 제 3 확산 방지막이 형성된 트렌치에 매립되도록 구리 배선층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조방법.
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