KR20030000823A - 반도체 소자의 금속 배선 형성방법 - Google Patents

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Abstract

본 발명은 금속 배선의 신뢰도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것으로, 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계; 전면에 티타늄 질화막을 증착하는 단계; 상기 티타늄 질화막의 전면에 실리콘을 이온주입하여 베리어 금속층을 형성하는 단계; 상기 비아홀과 트렌치 내부에 구리를 증착하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 금속 배선 형성방법{METHOD FOR FORMING INTERCONNECT STRUCTURES OF SEMICONDUCTOR DEVICE}
본 발명은 다층 금속 배선 형성에 관한 것으로 특히, 금속 배선의 신뢰도를향상시키는데 적당한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
최근의 반도체 집적회로에는 절연을 위해 대개 이산화 실리콘(SiO2) 또는 실리카와 같은 절연층으로 분리된 다층 구조를 포함한다.
그리고, 반도체 소자의 집적도가 증가함에 따라 절연층의 두께는 1μm로 제한되고 있으며, 플러그의 지름은 0.25μm에서 0.18μm 이하로 감소되어, 그 결과로 플러그의 에스팩트 비율(aspect ratio)이 5:1 이상으로 요구된다.
또한, 사이즈가 감소함에 따라서 플러그를 형성하는 물질의 특성이 중요시 되는데, 플러그가 소형화될수록 속도 성능을 위해서 플러그를 형성하는 물질이 더 작은 비저항을 가져야 한다.
이에 부합하는 재료로는 구리가 가장 바람직하다.
즉, 구리의 녹는점은 1080℃ 로서 비교적 높을 뿐만 아니라(알루미늄 : 660℃, 텅스텐 : 3400℃), 비저항은 1.7 Ωcm로서(알루미늄 : 2.7, 텅스텐 : 5.6) 매우 낮다.
구리는 작은 RC 시간 상수를 가지므로 소자의 속도를 향상시키고, 알루미늄에 비해 전자이동에 대한 상당히 높은 저항력(Electromigration resistance)를 갖는다.
그러나, 구리를 이용할 경우의 문제점은 구리가 주변의 절연층으로 확산된다는 것이다.
따라서, 구리의 절연층으로의 확산을 방지하고 소자의 비신뢰성을 방지하는베리어층이 더욱 중요하게 된다.
이하, 종래 기술에 따른 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.
종래의 반도체 소자의 금속 배선 형성방법은 도 1a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(1)내에 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질을 매립하여 하부 금속 배선(2)을 형성한다.
이어, 상기 하부 금속 배선(2) 상에 실리콘 질화 물질(SiN)을 증착하여 제 1 캡핑층(capping layer)(3)을 형성하고, 상기 제 1 캡핑층(3) 상에 실리콘 옥사이드(SiO2) 또는 Low-k 물질을 이용하여 층간 절연막(Inter Metal Dielectric)(4)을 형성한다.
그리고, 상기 층간 절연막(4)을 선택적으로 식각하여 비아홀 및 상부 금속 배선용 트렌치를 형성한다.
여기서, 상기 층간 절연막(4)의 식각은 플라즈마 식각을 포함하는 절연막 식각 공정에 의하여 이루어진다.
또한, 이산화 실리콘 및 유기 물질을 식각하는 기술은 버퍼링된 불화수소 및 아세톤 또는 EKC와 같은 화합물을 이용할 수 있다.
도 1b에 도시한 바와 같이, 클리닝(Cleaning) 공정을 통해 비아홀 내부에 잔존하는 폴리머(Polymer)를 제거한 후, 노출된 전면에 베리어 금속층(5)을 형성한다.
여기서, 상기 베리어 금속층(5)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈(Ta) 또는 탄탈 질화막(TaN)을 물리적 기상 증착법(Physical Vapor Deposition ;PVD)으로 증착하여 형성하는데, 이는 기존의 스퍼터링(Sputtering)에 비하여 단차 피복성이 향상된 방법이다.
그리고, 상기 베리어 금속층(5)은 약 25 내지 400Å, 바람직하게 약 100Å의 두께로 형성한다.
현재는 단차 피복성이 우수한 화학적 기상 증착법(Chemical vapor deposition ; CVD)에 의해 TaN, WC, WN, TiSiN 등을 증착하는 방법을 개발 중에 있다.
이어, 도 1c에 도시한 바와 같이, 비아홀 및 트렌치 내부에 충진되는 금속물질에 대한 양호한 접착을 제공하기 위해 상기 베리어 금속층(5) 전면에 PVD 구리층(도시하지 않음)을 증착한다.
이때, 상기 PVD 구리층은 추가의 금속층에 대한 양호한 접착을 제공하며, 이용되는 금속은 알루미늄 또는 텅스텐일 수 있다.
그리고, 상기 PVD 구리층 상에 구리를 전기도금하여 비아홀과 트렌치를 완전히 매립할 수 있을 정도의 두께로 구리층(6)을 충진한다.
도 1d에 도시한 바와 같이, 상기 구리층(6)을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법으로 평탄화하는데, 평탄화 중에 구리층(6), 베리어금속층(5), 층간 절연막(4)의 일부가 구조의 상부에서 제거되어 플러그 및 상부 금속 배선을 형성한다.
그리고, 표면 세정 공정을 통해 화학적 기계적 연마법으로 유발된 표면 결함 및 불순물 입자(Particle) 등을 제거한다.
또한, 도 1e에 도시한 바와 같이, 상기 층간 절연막(4)과 상부 금속 배선의 표면에 질화 물질을 증착하여 제 2 캡핑층(7)을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 금속 배선 형성방법은 다음과 같은 문제점이 있다.
물리적 기상 증착법을 이용하여 형성하는 베리어 금속층은 증착의 방향성으로 인하여 충분한 단차 피복성을 확보하기 힘들다.
또한, 비아홀 상부에 돌출(Overhang)이 발생하여 금속물질의 매립에 어려움이 있다.
이는 상부 금속 배선의 저항을 높이고 플러그의 단락을 유발시킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선 형성방법의 문제를 해결하기 위한 것으로, 화학적 기상 증착법에 의해 질화 실리콘 또는 텅스텐을 증착하고 이온주입 또는 플라즈마 처리를 통해 베리어 금속층을 형성함으로써, 단차 피복성과 베리어 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21,31 : 절연층 22,32 : 하부 금속 배선
23,33 : 제 1 캡핑층 24,34 : 층간 절연막
25,35 : 베리어 금속층 26,37 : 구리층
27,38 : 제 2 캡핑층 36 : 구리 박막
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계; 전면에 티타늄 질화막을 증착하는 단계; 상기 티타늄 질화막의 전면에 실리콘을 이온주입하여 베리어 금속층을 형성하는 단계; 상기 비아홀과 트렌치 내부에 구리를 증착하는 단계를 포함하는 것을 특징으로 하고, 본 발명의 다른 실시예에 의한 반도체 소자의 금속 배선 형성방법은 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계; 전면에 텅스텐을 증착하고 플라즈마 처리하여 텅스텐 질화막으로 형성하는 공정을 반복하여 베리어 금속층을 형성하는 단계; 상기 비아홀과 트렌치 내부에 구리를 증착하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(21)내에 상감(Damascene) 방식으로 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질을 매립하여 하부 금속 배선(22)을 형성한다.
이어, 상기 하부 금속 배선(22) 상에 질화 실리콘(SiN)을 증착하여 제 1 캡핑층(23)을 형성하고, 상기 제 1 캡핑층(23) 상에 실리콘 옥사이드나 Low-k 물질을 증착하여 층간 절연막(24)을 형성한다.
상기 층간 절연막(24)은 하부 금속 배선(22)과 이후에 형성되는 상부 금속배선과의 사이의 절연막이 된다.
그리고, 상기 층간 절연막(24)을 선택적으로 식각하여 비아홀 및 상부 금속 배선용 트렌치를 형성한다.
여기서, 상기 층간 절연막(24)의 식각은 플라즈마 식각을 포함하는 절연막 식각 공정에 의하여 이루어지며, 이산화 실리콘 및 유기 물질을 식각하는 기술은 버퍼링된 불화수소 및 아세톤 또는 EKC와 같은 화합물을 이용할 수 있다.
이어, 클리닝(Cleaning) 공정을 통해 비아홀 내부에 잔존하는 폴리머(Polymer)를 제거한 후, 고주파 전원을 이용하는 RF 스퍼터링 세정 또는 수소환원 세정 공정을 통해 비아홀 내부의 노출된 하부 금속 배선(22) 표면을 세정한다.
도 2b에 도시한 바와 같이, 비아홀과 트렌치 내부를 포함하는 전면에 150∼550Å의 두께의 티타늄 질화막(TiN)을 증착하여 베리어 금속물질층(25)을 형성한다.
여기서, 상기 베리어 금속 물질층(25)은 화학적 기상 증착법을 사용하여 형성하는데, 테트라키스디메틸아미노티탄(Tetra kis Di Methyl Amino Titanime ; TDMAT) 등의 금속유기 화합물이나 금속유기 전구체를 원료로 사용하는 금속유기 화학적 기상 증착법(Metal-Organic Chemical Vapor Deposition ; MOCVD)이나 또는 TiCl4를 원료로 사용하는 열 화학적 기상 증착법(Thermal CVD)을 사용한다.
상기 MOCVD 방법은 티타늄 질화막을 증착한 후, 전기 전도도가 우수하고 확산 장벽 및 내산화 특성이 우수한 막을 형성하기 위하여 질소와 수소 분위기에서 플라즈마 처리를 해야한다.
그러나, 상기 열 화학적 기상 증착법은 플라즈마 처리를 필요로 하지 않는다.
도 2c에 도시한 바와 같이, 상기 베리어 금속 물질층(25) 전면에 실리콘(Si)을 이온주입하여 TiSiN의 조성을 갖는 베리어 금속층(25)을 형성한다.
이때, 상기 베리어 금속층(25)을 실리콘 원자의 주입량에 따라 TiSiN의 조성을 조절할 수 있으며, 열처리 공정을 통해 상기 베리어 금속층(25)의 조직을 안정화시키고 내부 결함을 최소화한다.
여기서, 상기 열처리 공정은 RTP(Rapid Thermal Processing) 장비를 이용하여 350∼450℃의 온도에서 2분 이내로 진행한다.
도 2d에 도시한 바와 같이, 상기 베리어 금속층(25) 전면에 이온화 물리적 기상 증착법(Ionized PVD)으로 구리 박막(도시하지 않음)을 증착한다.
이때, 상기 구리 박막(도시하지 않음)은 500∼2000Å의 두께로 형성한다.
그리고, 상기 비아홀과 트렌치 내부에 매립특성 및 물성이 우수한 전해도금 방법을 이용하여 구리를 증착하고, 구리층(26)의 결정립의 크기를 증가시키고 안정화시키기 위해 RTP를 이용하여 150∼400℃에서 2분 이내로 열처리를 실시한다.
그리고, 도 2e에 도시한 바와 같이, 전면을 화학적 기계적 연마법으로 평탄화하는데, 층간 절연막(24)이 노출되도록 구리층(26), 베리어 금속층(25)을 구조의 상부에서 제거하여 플러그 및 상부 금속 배선을 형성한다.
그리고, 표면 세정 공정을 통해 화학적 기계적 연마법으로 유발된 표면 결함 및 불순물 입자 등을 제거한다.
도 2f에 도시한 바와 같이, 상기 층간 절연막(24)과 상부 금속 배선의 표면에 생성된 구리 자연산화막(도시하지 않음)을 환원시킨 후, 공기 중에 노출시키지 않은 채로 질화 실리콘(SiN) 또는 질화 물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착하여 제 2 캡핑층(27)을 형성한다.
이때, 상기 제 2 캡핑층(27)은 상부 금속 배선내의 구리 원자가 상부의 층간 절연막(도시하지 않음)으로 확산되어 배선사이의 누설을 방지하기 위하여 형성된다.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(31)내에 상감 방식으로 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질을 매립하여 하부 금속 배선(32)을 형성한다.
이어, 상기 하부 금속 배선(32) 상에 질화 실리콘(SiN)을 증착하여 제 1 캡핑층(33)을 형성하고, 상기 제 1 캡핑층(33) 상에 실리콘 옥사이드(SiO2) 또는 Low-k 물질을 증착하여 층간 절연막(34)을 형성한다.
상기 층간 절연막(34)은 하부 금속 배선(32)과 이후에 형성되는 상부 금속 배선과의 사이의 절연막이 된다.
그리고, 상기 층간 절연막(34)을 선택적으로 식각하여 비아홀 및 상부 금속 배선용 트렌치를 형성한다.
여기서, 상기 층간 절연막(34)의 식각은 플라즈마 식각을 포함하는 절연막 식각 공정에 의하여 이루어지며, 이산화 실리콘 및 유기 물질을 식각하는 기술은 버퍼링된 불화수소 및 아세톤 또는 EKC와 같은 화합물을 이용할 수 있다.
이어, 클리닝 공정을 통해 비아홀 내부에 잔존하는 폴리머를 제거한 후, 고주파 전원을 이용하는 RF 스퍼터링 세정 또는 수소환원 세정 공정을 통해 비아홀 내부의 노출된 하부 금속 배선(32) 표면을 세정한다.
도 3b에 도시한 바와 같이, 비아홀과 트렌치 내부를 포함하는 전면에 텅스텐(W)을 증착한다.
여기서, 텅스텐을 화학적 기상 증착법을 사용하여 형성하는데, 1회당 증착두께는 20∼70Å으로 증착하고, 질소와 수소 분위기에서 플라즈마 처리하여 텅스텐 질화막(WN)으로 형성한다.
이때, 플라즈마 에너지는 200∼500Ｗ로 하고 웨이퍼의 온도를 250∼450℃로 10분 이내로 진행한다.
그리고, 상기와 같은 텅스텐 증착과 플라즈마 처리를 여러 차례 반복하여 150∼550Å 두께의 베리어 금속층(35)을 형성한다.
도 3c에 도시한 바와 같이, 상기 베리어 금속층(35) 전면에 이온화 물리적 기상 증착법을 이용하여 500∼2000Å의 두께로 구리 박막(36)을 증착한다.
도 3d에 도시한 바와 같이, 상기 비아홀과 트렌치 내부에 매립특성 및 물성이 우수한 전해도금 방법을 이용하여 구리를 증착하고, 구리층(37)의 결정립의 크기를 증가시키고 안정화시키기 위해 RTP를 이용하여 150∼400℃에서 2분 이내로 열처리를 실시한다.
그리고, 도 3e에 도시한 바와 같이, 전면을 화학적 기계적 연마법으로 평탄화하는데, 층간 절연막(34)이 노출되도록 구리층(37), 베리어 금속층(35)을 구조의 상부에서 제거하여 플러그 및 상부 금속 배선을 형성한다.
그리고, 표면 세정 공정을 통해 화학적 기계적 연마법으로 유발된 표면 결함 및 불순물 입자 등을 제거한다.
도 3f에 도시한 바와 같이, 상기 층간 절연막(34)과 상부 금속 배선의 표면에 생성된 구리 자연산화막(도시하지 않음)을 환원시킨 후, 공기 중에 노출시키지 않은 상태로 질화 실리콘(SiN) 또는 질화 물질을 PECVD 방식으로 증착하여 제 2 캡핑층(38)을 형성한다.
상기와 같은 본 발명의 반도체 소자의 금속 배선 형성방법은 다음과 같은 효과가 있다.
화학적 기상 증착법을 이용함으로써, 단차 피복성이 우수한 베리어 금속층을 형성할 수 있다.
이는 금속 배선을 매립하는데 유리하며 고집적화된 금속 배선에 대한 베리어 특성을 향상시키는 효과가 있다.

Claims (8)

  1. 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계;
    전면에 티타늄 질화막을 증착하는 단계;
    상기 티타늄 질화막의 전면에 실리콘을 이온주입하여 베리어 금속층을 형성하는 단계;
    상기 비아홀과 트렌치 내부에 금속 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서, 상기 티타늄 질화막을 TDMAT의 금속유기 전구체를 사용하는 금속유기 화학적 기상 증착법으로 형성하거나 또는 TiCl4를 사용하는 열 화학적 기상 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제 1 항에 있어서, 상기 베리어 금속층을 이온주입하는 실리콘의 양에 따라 TiSiN의 조성을 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제 1 항에 있어서, 상기 베리어 금속층을 150∼550Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계;
    전면에 텅스텐을 증착하고 플라즈마 처리하여 텅스텐 질화막으로 형성하는 공정을 반복하여 베리어 금속층을 형성하는 단계;
    상기 비아홀과 트렌치 내부에 금속 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제 5 항에 있어서, 상기 텅스텐을 화학적 기상 증착법을 이용하여 1회당 20∼70Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제 5 항에 있어서, 상기 플라즈마 공정은 질소와 수소 분위기에서 200∼500Ｗ의 플라즈마 에너지와 250∼450℃의 웨이퍼 온도로 10분 이내의 처리 시간동안 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  8. 제 5 항에 있어서, 상기 베리어 금속층을 150∼550Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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