KR20020053610A - 반도체장치의 배선 및 배선연결부 제조방법 - Google Patents

반도체장치의 배선 및 배선연결부 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 배선 및 배선연결부 제조방법에 관한 것으로서, 특히, 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 비어홀과 트렌치를 구리/주석/구리를 적층하여 매립하고 열처리하여 구리/주석 합금으로 이루어진 도전층을 형성하여 배선 신뢰성을 향상시키도록 한 반도체장치의 다마신 구조 배선 및 배선연결부 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 상기 홀과 트렌치에 의하여 노출된 표면을 포함하는 상기 절연층의 표면에 노출된 상기 기판과 접촉하도록 배리어층을 형성하는 단계와, 상기 배리어층상에 제 1 도전층을 제 1 두께로 형성하는 단계와, 상기 제 1 도전층상에 합금화원소로 이루어진 제 2 도전층을 제 2 두께로 형성하는 단계와, 상기 제 2 도전층상에 제 3 도전층을 상기 홀 및 상기 트렌치를 완전히 매립하도록 형성하는 단계와, 상기 제 1 내지 제 3 도전층을 열처리하여 합금층을 형성하는 단계와, 상기 합금층과 배리어층을 평탄화시켜 상기 절연층의 상부 표면을 노출시키며 상기 홀 및 트렌치 내에만 잔류시키는 단계와, 잔류한 상기 합금층 표면을 덮도록 캡핑층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 배선 및 배선연결부 제조방법{Method of fabricating conductive lines and interconnections in semiconductor devices}
본 발명은 반도체장치의 배선 및 배선연결부 제조방법에 관한 것으로서, 특히, 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 비어홀과 트렌치를 구리/주석/구리를 적층하여 매립하고 열처리하여 구리/주석 합금으로 이루어진 도전층을 형성하여 배선 신뢰성을 향상시키도록 한 반도체장치의 다마신 구조 배선 및 배선연결부 제조방법에 관한 것이다.
구리 금속배선을 적용하는 반도체장치의 소자간 전기적 연결을 위한 배선연결부 및 배선과 그 형성기술은 층간절연층의 콘택홀 또는 비아홀(via hole) 내에 플러그를 형성한 다음 플러그 상에 배선을 패터닝하여 형성하므로 주변부위와 단차가 심화되고, 낮은 단차피복도(step coverage)를 가지며, 배선간의 단락이 유발되고, 따라서 제품의 수율이 좋지 않다.
이를 개선하기 위하여, 콘택 또는 비어플러그와 배선을 동시에 패터닝하여 형성하는 방법으로 듀알 다마신(dual damascene)구조가 제안되었다. 다마신구조에서 채용하는 구리배선은 알루미늄 또는 알루미늄합금 배선에 비하여 저항 및 신뢰성 측면에서 유리하다.
구리배선 형성을 위한 듀알 다마신공정은 다음과 같은 순서로 진행된다.
먼저 층간절연층을 하부배선상에 형성한 다음, 층간절연층의 소정 부위를 제거하여 비아홀 및 트렌치를 형성하고, 하부배선과 접촉하도록 금속배리어층을 비아홀 및 트렌치에 얇게 형성한 후, 구리층을 비아홀 및 트렌치를 완전히 매립하도록 형성한 다음, 구리층에 대한 평탄화공정 및 세정공정을 실시하고, 다시 노출된 구리배선을 덮도록 캡핑층을 형성한다. 그리고, 구리배선상에 캡핑층으로 질화막을 증착하여 구리원자의 층간절연층으로 확산을 방지한다.
한편, 다마신 구조의 배선 및 배선연결부를 구리합금으로 형성할 경우에, 구리합금은 순수한 구리에 비하여 비저항이 다소 크지만 배선의 신뢰성 및 내식성이 매우 우수한 효과를 갖는다.
구리합금은 주로 스퍼터링 방법에 의하여 증착하고, 이는 요구되는 조성의 스퍼터링 타겟을 제조한 다음, 이를 스퍼터링하여 합금박막을 증착하는 방법으로 구성된다.
그러나, 일반적으로 스퍼터링에 의하여 증착되는 박막은 스텝카바리지가 매우 작으므로, 비아홀의 직경이 감소하고 종횡비(aspect ratio)가 증가함에 따라 구리합금을 스퍼터링법으로 증착하여 비아홀을 매립하기가 매우 곤란해진다.
구리합금 매립특성이 불량해지면 비아저항이 증가하거나 단선되는 문제점이 발생한다. 또한, RC시간지연이 증가하여 반도체소자의 동작속도가 느려지고, 일렉트로마이그레이션 도는 스트레스마이그레이션 등의 배선신뢰성 및 제품 수율이 감소한다.
따라서, 구리합금배선을 형성하기 위해서 비아매립특성이 우수한 공정개발이 요구된다.
현재 가능한 구리매립방법으로 전해도금, 무전해도금, PVD 및 리플로잉, CVD 등이 있으며, 이중 전해도금과 CVD가 공정이 용이하고 매립특성이 우수하다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 배선 및 그 연결부 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 위에 절연층(11)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다. 상기에서, 기판(10)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 하부의 배선일 수도 있다.
그리고, 제 1 배선을 형성하기 위하여 절연층(11) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한 다음, 하부 금속층 위에 포토레지스트를 도포한 후 제 1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크(도시안함)를 형성한 다음, 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(12)을 형성한다.
그 다음, 제 1 배선(12)을 포함하는 절연층(11) 위에 산화막 등으로 금속배선 층간절연층(inter-metal dielectric,13)을 증착한다. 이때, 층간절연층(13)은 TEOS(tetra ethyl ortho silicate) 및 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.
그리고, 층간절연층(13)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 배선층(12)을 노출시키는 접촉홀 내지는 비아홀 및 상부배선인 제 2 배선의 패턴이 음각된 트렌치를 형성한다. 즉, 후속공정에서 비아홀에는 상부배선과 하부배선인 제 1 배선(12)을 연결하는 플러그가 형성되고, 트렌치에는 상부배선이 형성된다.
이때, 접촉홀 내지는 비어홀과 트렌치는 동시에 패터닝되는데 그 방법은 다음과 같다.
먼저, 비아홀 형성부위를 정의하는 제 1 홀을 소정의 깊이로 층간절연층을 제거하여 형성한다. 이때, 제 1 홀에 의하여 제 1 배선(12)의 표면이 노출되지 않도록 한다.
그리고, 트렌치 패턴이 정의된 식각마스크를 제 1 홀을 포함하는 부위 상부의 층간절연층(13) 위에 형성한 다음, 식각마스크를 이용하여 층간절연층(13)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제 1 홀 하부의 층간절연층이 동시에 식각되어 상부가 확장된 비아홀이 형성된다.
도 1b를 참조하면, 잔류한 층간절연층(13) 상에 트렌치 및 비아홀을 통해 제 1 배선(12)과 접촉되도록 배리어층(14)을 PVD(physical vapor deposition)법으로 형성한다. 이때, 배리어층(14)은 Ti 또는 TiN 등을 화학기상증착하여 형성하거나, IMP법으로 Ta 또는 TaN을 증착하여 형성한다. 그러나, 상기한 바와 같이 TiN의 이러한 배리어층으로의 역할이 불안정하며, TaN의 경우 홀의 바닥면 및 측면에서 스텝카버리지가 열악하다.
도 1c를 참조하면, 배리어층(14) 상에 상부배선인 제 2 배선을 형성하기 위하여 금속 등의 상부 도전층(15)을 CVD 또는 스퍼터링 등의 방법으로 증착하여 형성한다. 이때, 상부 도전층을 구리로 형성할 경우, 배리어층(14) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 역시 PVD법으로 증착하여 형성한 다음, 구리 씨드층을 이용하는 전기도금법(elecroplating)으로 콘택홀과 트렌치를 충분히 매립하는 두께로 구리 벌크층(15)을 상에 형성한다. 따라서, 배선간의 연결부와 상부배선 형성층이 동시에 형성되었다.
도 1d를 참조하면, 형성된 구리 벌크층에 평탄화공정을 실시하여 잔류한 층간절연층(13) 표면을 노출시켜 별도의 패터닝공정 없이 제 1 배선(12)과 전기적으로 연결된 상부배선인 제 2 배선(150)을 형성한다. 이때, 평탄화공정은 화학기계적 연마법으로 한다.
그러나, 종래 기술에 따른 반도체장치의 배선연결부 및 배선 형성방법은 도전층으로 순수구리층을 형성하여 사용하므로 일렉트로마이그레이션 또는 스트레스 마이그레이션 등에 대한 배선 신뢰성이 열악한 문제점이 있다.
또한, 배선 및 배선재료로 구리합금을 스퍼터링으로 증착하여 형성할 경우 비아홀을 완전히 매립하기 곤란하여 비아저항이 증가하고 심한 경우 단선이 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 비어홀과 트렌치를 구리/주석/구리를 적층하여 매립하고 열처리하여 구리/주석 합금으로 이루어진 도전층을 형성하여 배선 신뢰성을 향상시키도록 한 반도체장치의 다마신 구조 배선 및 배선연결부 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 상기 홀과 트렌치에 의하여 노출된 표면을 포함하는 상기 절연층의 표면에 노출된 상기 기판과 접촉하도록 배리어층을 형성하는 단계와, 상기 배리어층상에 제 1 도전층을 제 1 두께로 형성하는 단계와, 상기 제 1 도전층상에 합금화원소로 이루어진 제 2 도전층을 제 2 두께로 형성하는 단계와, 상기 제 2 도전층상에 제 3 도전층을 상기 홀 및 상기 트렌치를 완전히 매립하도록 형성하는 단계와, 상기 제 1 내지 제 3 도전층을 열처리하여 합금층을 형성하는 단계와, 상기 합금층과 배리어층을 평탄화시켜 상기 절연층의 상부 표면을 노출시키며 상기 홀 및 트렌치 내에만 잔류시키는 단계와, 잔류한 상기 합금층 표면을 덮도록 캡핑층을 형성하는 단계를 포함하여 이루어진다.
바람직하게, 상기 제 1 도전층과 제 3 도전층은 구리로 형성하고 상기 제 2 도전층은 주석으로 형성하며, 상기 열처리 온도는 300-500℃를 유지하고 처리시간은 2시간 이내로 하고, 상기 제 1 두께는 상기 홀의 직격의 1/2을 넘지 않도록 형성하며, 상기 제 2 두께는 상기 합금층내의 상기 합금화원소의 함유량이 약 2%에 이르도록 결정하고, 상기 제 1 도전층과 제 3 도전층은 전해도금법으로 형성하고 상기 제 2 도전층은 전해도금 또는 스퍼터링으로 형성한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도
본 발명은 구리전해도금법으로 제 1 구리층을 형성한 후 그 위에 주석층을 소정의 두께로 형성하고 다시 제 2 구리층을 주석층상에 형성한 후 열처리하여 구리/주석 합금을 형성하므로 비아홀 및 트렌치 매립을 용이하게 한다.
따라서, 본 발명에 따라 형성된 배선 및 배선연결부는 일렉트로마이그레이션, 스트레스마이그레이션 등의 배선신뢰성이 증가하고 비아홀에 대한 완전매립이 가능하여 전기저항 및 단선등에 대한 문제점을 해결한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 위에 구리 등으로 이루어진 하부배선(21)이 층간절연층(22)에 의하여 상부 표면만 노출시키도록 형성되어 있다.
이러한 하부배선(21)과 층간절연층(22)의 상부 표면에 질화막 등으로 이루어진 캡핑층(23)을 형성한다.
그리고, 캡핑층(23)상에 저유전상수값을 갖는 금속배선절연층(inter metal dielectric, 24)을 형성한다. 이때, 금속배선절연층(24)으로 FSG, 산화막 또는 저유전상수를 갖는 절연막 등으로 형성할 수 있다.
그리고, 금속배선절연층(24)과 캡핑층(23)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 하부배선(21)을 노출시키는 접촉홀(H) 내지는 비아홀(H) 및 이후 형성될 상부배선 패턴이 음각된 트렌치(T)를 형성한다. 즉, 후속공정에서 비아홀(H)에는 상부배선과 하부배선(21)을 연결하는 플러그가 형성되고, 트렌치(T)에는 상부배선이 형성된다.
이때, 접촉홀(H) 내지는 비어홀(H)과 트렌치(T)는 동시에 패터닝될 수 있는데 그 방법은 다음과 같다.
먼저, 비아홀 형성부위를 정의하는 제 1 홀을 소정의 깊이로 금속배선절연층(24)의 소정 부위를 제거하여 형성한다. 이때, 제 1 홀에 의하여 캡핑층(23)의 표면이 노출되지 않도록 한다.
그리고, 트렌치 패턴이 정의된 식각마스크를 제 1 홀을 포함하는 부위 상부의 금속배선절연층(24) 위에 형성한 다음, 식각마스크를 이용하여 금속배선절연층(24)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제 1 홀 하부의 금속배선절연층이 자동얼라인되어 동시에 식각되어 상부가 확장된 비아홀이 형성된다.
그 다음, 캡핑층의노출 부위를 제거하여 하부배선(21)의 상부 표면을 노출시킨 후, 식각마스크를 제거한다.
도 2b를 참조하면, RF 스퍼터링세정 또는 수소환원 세정공정 등의 방법으로 질화된 하부배선(21)의 노출된 표면을 세정한다.
그 다음, 금속배선절연층(24)상에 트렌치 및 비아홀을 통해 하부배선(21)과 접촉되도록 배리어층(25)을 형성한다. 이때, 배리어층(25)은 Ti 또는 TiN 등을 화학기상증착하여 형성하거나, IMP법으로 Ta 또는 TaN을 증착하여 형성할 수 있다. Ta 또는 TaN을 형성한 경우 그 두께는 100-800Å 정도로 한다.
도 2c를 참조하면, 배리어층(25) 상에 상부배선과 배선연결부 플러그를 동시에 형성하기 위하여 제 1 도전층(26)을 형성한다. 이때, 제 1 도전층은 구리(Cu)를 사용하여 형성하며, 이러한 제 1 구리층(26)은 무전해도금, 전해도금, 스퍼터링, CVD 중 어느 방법으로 증착하여도 무방하다.
그러나, 매립특성 및 물성이 우수한 전해도금법으로 제 1 구리층(26)을 형성할 경우, 배리어층(25) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 IMP 스퍼터링 또는 PVD법으로 증착하여 500-2000Å 두께로 형성한 다음, 구리 씨드층을 이용하는 전기도금법(elecroplating)으로 가능하면 비아홀 직경의 1/2 이하의 두께를 갖도록 형성한다. 이는, 후속공정인 주석층의 힙금화공정을 용이하게 하기 위해서이다.
도 2d를 참조하면, 제 1 도전층(26)인 제 1 구리층(26)상에 제 2 도전층(27)인 주석층(27)을 형성한다. 이때, 주석층(27)은 전해도금 또는 스퍼터링에 의하여 형성하고, 형성 두께는 구리합금의 주석 함유량에 따라 결정하며 가능하면 그 함유량이 2% 이하를 유지하도록 형성한다. 이는, 구리배선의 비저항을 크게 증가시키지 않고동시에 배선의 신뢰성 및 내식성을 크게 증가시키는 적정 함유량이 구리 대비 2% 이내이기 때문이다.
도 2e를 참조하면, 주석층상에 제 3 도전층(28)인 구리층(28)을 비아홀 및 트렌치를 충분히 매립하도록 형성한다. 이때, 제 3 도전층인 제 2 구리층은 전해도금법에 의하여 형성할 수 있다.
도 2f를 참조하면, 제 3 내지 제 1 도전층에 열처리를 소정의 온도로 실시하여 구리합금층(29)을 형성한다. 이때, 열처리는 퍼내스에 기판을 넣고 300-500℃를 약 2 시간정도 유지하여 균일한 합금을 형성한다. 구리합금화를 위한 적절한 열처리 온도는 하부배선(21) 및 절연층(24)의 특성을 고려하여 결정하며, 절연층(24)을 저유전상수값을 갖는 절연층으로 형성한 경우 약 400℃ 정도로 유지한다. 이와 같이 형성된 주석을 함유한 구리합금층(29)은 특히 일렉트로마이그레이션에 강한 것으로 알려져 있다.
도 2g를 참조하면, 형성된 구리합금층과 배리어층에 평탄화공정을 실시하여 금속배선절연층(24) 표면을 노출시켜 별도의 패터닝공정 없이 하부배선(21)과 배리어층(25)을 통하여 전기적으로 연결된 상부배선(290)을 형성한다. 이때, 평탄화공정은 화학기계적연마법(CMP)으로 한다.
도시되지는 않았지만, 구리배선(290)을 포함하는 금속배선절연층(24)상에 상부 캡핑층을 형성한다. 이때, 상부 캡핑층은 질화막을 증착하여 형성할 수 있다.
이러한 캡핑층은 상부배선의 구리원자가 상부 층간절연층(interlayer dielectric) 또는 금속배선절연층으로 확산하는 것을 방지하는 역할을 한다.
따라서, 본 발명은 구리합금배선을 열처리로 형성하므로 비아홀 및 트렌치 매립특성을 향상시키고, 또한 일렉트로마이그레이션, 스트레스마이그레이션 등의 배선신뢰성을 개선하는 장점이 있다.

Claims (7)

  1. 반도체 기판상에 절연층을 형성하는 단계와,
    상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와,
    상기 홀과 트렌치에 의하여 노출된 표면을 포함하는 상기 절연층의 표면에 노출된 상기 기판과 접촉하도록 배리어층을 형성하는 단계와,
    상기 배리어층상에 제 1 도전층을 제 1 두께로 형성하는 단계와,
    상기 제 1 도전층상에 합금화원소로 이루어진 제 2 도전층을 제 2 두께로 형성하는 단계와,
    상기 제 2 도전층상에 제 3 도전층을 상기 홀 및 상기 트렌치를 완전히 매립하도록 형성하는 단계와,
    상기 제 1 내지 제 3 도전층을 열처리하여 합금층을 형성하는 단계와,
    상기 합금층과 배리어층을 평탄화시켜 상기 절연층의 상부 표면을 노출시키며 상기 홀 및 트렌치 내에만 잔류시키는 단계와,
    잔류한 상기 합금층 표면을 덮도록 캡핑층을 형성하는 단계로 이루어진 반도체장치의 배선 및 배선연결부 제조방법.
  2. 청구항 1에 있어서,
    상기 캡핑층은 질화막으로 형성하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
  3. 청구항 1에 있어서,
    상기 제 1 도전층과 제 3 도전층은 구리로 형성하고 상기 제 2 도전층은 주석으로 형성하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
  4. 청구항 1에 있어서,
    상기 열처리 온도는 300-500℃를 유지하고 처리시간은 2시간 이내로 하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
  5. 청구항 1에 있어서,
    상기 제 1 두께는 상기 홀의 직격의 1/2을 넘지 않도록 형성하는 것이 특징인 반도체장치의 배선 및 연결부 제조방법.
  6. 청구항 1에 있어서,
    상기 제 2 두께는 상기 합금층내의 상기 합금화원소의 함유량이 약 2%에 이르도록 결정하는 것이 특징인 반도체장치의 배선 및 연결부 제조방법.
  7. 청구항 1에 있어서,
    상기 제 1 도전층과 제 3 도전층은 전해도금법으로 형성하고 상기 제 2 도전층은 전해도금 또는 스퍼터링으로 형성하는 것이 특징인 반도체장치의 배선 및 배선연결부 제조방법.
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