KR100854910B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

Info

Publication number
KR100854910B1
KR100854910B1 KR1020060136120A KR20060136120A KR100854910B1 KR 100854910 B1 KR100854910 B1 KR 100854910B1 KR 1020060136120 A KR1020060136120 A KR 1020060136120A KR 20060136120 A KR20060136120 A KR 20060136120A KR 100854910 B1 KR100854910 B1 KR 100854910B1
Authority
KR
South Korea
Prior art keywords
metal
forming
film
metal film
trench
Prior art date
Application number
KR1020060136120A
Other languages
English (en)
Other versions
KR20080061146A (ko
Inventor
김은수
김정근
김석중
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060136120A priority Critical patent/KR100854910B1/ko
Priority to US11/801,498 priority patent/US7682967B2/en
Publication of KR20080061146A publication Critical patent/KR20080061146A/ko
Application granted granted Critical
Publication of KR100854910B1 publication Critical patent/KR100854910B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 반도체 기판 상부에 형성된 절연막을 식각하여 듀얼 다마신 패턴을 형성하는 단계와, 상기 듀얼 다마신 패턴 내부에 베리어 메탈막을 형성하는 단계와, 상기 베리어 메탈막의 표면에 금속막을 형성하는 단계와, 상기 듀얼 다마신 패턴의 하부로 상기 금속막을 리플로우시키는 단계와, 상기 듀얼 다마신 패턴을 도전 물질로 채워 금속 배선을 형성하는 단계로 이루어진다.
금속 배선, Cu, 듀얼 다마신, 알루미늄(Al), 화학 기상 증착 방법, 열처리 공정

Description

반도체 소자의 금속 배선 형성방법{Method of forming a metal wire in a semiconductor device}
도 1a 내지 도 1h는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 제1 하드 마스크막 106 : 제1 트렌치
108 : 제1 베리어 메탈막 110 : 제1 금속배선
112 : 제1 식각 정지막 114 : 제2 절연막
116 : 제2 식각 정지막 118 : 제3 절연막
120 : 제2 하드 마스크막 122 : 제2 트렌치
124 : 비아홀 126 : 제2 베리어 메탈막
128 : 제2 금속막 130a : 제2 금속배선
130b : 비아 플러그 132 : 제3 식각 정지막
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히, 금속 배선의 신뢰성(reliability)을 향상시키기 위한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
반도체 소자에서 금속배선 형성방법으로 텅스텐(W)을 플러그로 사용하는 다마신(damascene) 방법이 사용되고 있다. 소자가 고집적화되어 감에 따라, 디자인 룰(Design rule)은 감소하지만 빠른 동작 속도를 요구하고 있어 비저항이 낮은 금속 물질과 저유전 물질(low-k)을 이용하여 금속 배선을 형성하는 방법이 연구되고 있다.
일반적으로 구리(Cu) 다마신을 이용하여 금속 배선을 형성할 경우 다음과 같은 문제점이 발생한다.
첫째, 전자의 이동은 비저항이 낮은 금속에서 많이 이루어지는데, 제1 금속 배선과 제2 금속 배선을 연결하는 콘택의 바텀(bottom) 부분에 형성된 베리어 메탈막이 두꺼울 경우, 비저항이 낮은 구리(Cu) 금속 배선을 통한 전자의 이동량이 줄어들게 된다. 전자의 이동량이 줄어듦으로써 구리(Cu) 이온이 절연막 쪽으로 확산되어 보이드(void)가 발생하거나, 침투(penetration)하거나, 베컨시(vacancy)가 발생한다. 이로 인하여 EM(electro-migration) 또는 SM(stress-migration) 페일(fail)에 의해 금속 배선 자체가 단락된다.
둘째, 구리는 산소와의 친밀도가 크기 때문에 노출시 산화도가 크다. 이로 인하여 금속 배선의 저항(resistance)이 증가하는 문제점이 발생한다.
셋째, 상기의 문제점들로 인하여 RC 딜레이(delay), 누설 전류(leakage current), TDDB(Time Dependent Dielectric Breakdown)와 같은 특성이 나빠져 소자 동작 속도에 문제가 발생하여 소자의 축소화가 어렵다.
본 발명은 듀얼 다마신 패턴 내부에 형성되는 금속 배선과 베리어 메탈막 사이에 금속막을 추가로 형성함으로써, 금속 배선의 구리(Cu) 이온이 절연막 쪽으로 확산하거나, 침투(penetration)하는 것을 방지하여 금속배선의 신뢰성(reliability)을 향상시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 반도체 기판 상부에 형성된 절연막을 식각하여 듀얼 다마신 패턴을 형성한다. 듀얼 다마신 패턴 내부에 베리어 메탈막을 형성한다. 베리어 메탈막의 표면에 금속막을 형성한다. 듀얼 다마신 패턴의 하부로 금속막을 리플로우시킨다.
듀얼 다마신 패턴을 도전 물질로 채워 금속 배선을 형성한다.
상기에서, 절연막은 저유전 물질로 형성한다. 베리어 메탈막은 티타늄(Ti)을 스퍼터링(sputtering) 방법으로 증착하여 형성한다. 금속막은 화학기상 증착 방법(CVD)을 이용하여 알루미늄(Al)을 250Å 내지 400Å 두께로 형성한다. 금속막을 리플로우시키는 단계는 열처리를 실시함으로써 이루어진다. 열처리 공정은 430℃ 내지 450℃ 온도로 실시한다.
본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 반도체 기판 상부에 형성된 제1 절연막을 식각하여 제1 트렌치를 형성한다. 제1 트렌치를 제1 금속막으로 채워 제1 금속 배선을 형성한다. 제1 금속 배선을 포함한 반도체 기판 상부에 제1 식각 정지막, 제2 절연막, 제2 식각 정지막 및 제3 절연막을 형성한다. 제3 절연막, 제2 식각 정지막, 제2 절연막 및 제1 식각 정지막을 식각하여 듀얼 다마신 구조의 제2 트렌치와 비아홀을 형성한다. 제2 트렌치 및 상기 비아홀에 제2 금속막을 형성한다. 열처리 공정을 실시하여 상기 제2 금속막을 상기 제2 트렌치 및 비아홀 하부 영역과 측면에 리플로우시킨다. 제2 트렌치 및 비아홀을 제3 금속막으로 채워 제2 금속 배선을 형성한다.
상기에서, 제1, 제2 및 제3 절연막은 저유전 물질로 형성한다. 제1 금속막을 형성하기 전에, 제1 트렌치 내에 팔라듐(Palladium; Pd)을 형성한 후 제1 트렌치 내에 베리어 메탈막을 형성한다. 팔라듐은 스퍼터링(sputtering) 방법으로 증착하여 형성하고, 베리어 메탈막은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 스퍼터링 방법으로 형성한다. 제2 금속막을 형성하기 전에, 제2 트렌치 및 비아홀 내에 베리어 메탈막을 형성한다. 베리어 메탈막은 티타늄(Ti)을 스퍼터링 방법으로 증착하여 형 성한다. 제2 금속막은 화학기상 증착 방법(CVD)을 이용하여 알루미늄(Al)을 250Å 내지 400Å 두께로 형성한다. 열처리 공정을 실시하기 전에, 식각 공정을 실시하여 비아홀 하부의 제1 금속 배선 상에 형성된 베리어 메탈막을 제거한다. 식각 공정시 제2 트렌치와 베리어 메탈막 상부에 형성된 제2 금속막의 일부가 제거된다. 열처리 공정은 430℃ 내지 450℃ 온도로 실시한다. 제3 금속막은 전기 도금(electroplating) 방법을 이용하여 구리(Cu)로 형성할 수 있으며, 이 경우 제2 금속막을 시드층으로 이용하여 제2 트렌치와 비아홀을 구리(Cu)로 채운다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 소자분리막, 트랜지스터, 콘택 플러그 등과 같은 소정의 구조(미도시)가 형성된 반도체 기판(100) 상부에 제1 절연막(102) 및 제1 하드 마스크막(104)을 순차적으로 형성한 후 제1 하드 마스크막(104) 및 제1 절연막(102)의 일부를 식각하여 제1 금속 배선용 제1 트렌치(106)를 형성한다. 이때, 제1 절연막(102)은 저유전 물질(low-k)로 형성하고, 제1 하드 마스크막(104)은 SiCN으로 형성한다.
도 1b를 참조하면, 제1 트렌치(106)를 포함한 제1 하드 마스크막(104) 표면에 팔라듐(Palladium; Pd)을 스퍼터링(sputtering) 방법으로 얇게 형성한 후 그 상 부 제1 베리어 메탈막(108)을 라이너(liner) 형태로 형성한다. 이때, 제1 베리어 메탈막(108)은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 스퍼터링 방법으로 증착하여 형성한다.
도 1c를 참조하면, 제1 트렌치(106)가 채워지도록 제1 베리어 메탈막(108)을 포함한 반도체 기판(100) 상부에 제1 금속막을 형성한다. 이때, 제1 금속막은 구리(Cu)로 형성할 수 있으며, 이 경우에 물리기상 증착 방법(Physical Vapor Deposition; PVD) 또는 화학기상 증착 방법(Chemical Vapor Deposition; CVD)으로 구리 시드 층(Cu seed layer)을 먼저 형성한 후 전기 도금(electroplating) 방법을 실시하여 제1 트렌치(106)를 제1 금속막으로 채운다.
그런 다음, 제1 트렌치(106) 내에만 제1 금속막이 잔류하도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제1 금속 배선(110)을 형성한다. 이때, 제1 금속 배선(110)을 형성하기 위한 연마 공정시 제1 하드 마스크막(104) 상부에 형성된 제1 베리어 메탈막(108)도 함께 제거된다. 제1 금속 배선(110)을 포함한 반도체 기판(100) 상부에 제1 식각 정지막(112)을 형성한다. 이때, 제1 식각 정지막(112)은 SiCN으로 형성한다.
그런 다음, 제1 식각 정지막(112) 상부에 제2 절연막(114), 제2 식각 정지막(116), 제3 절연막(118) 및 제2 하드 마스크막(120)을 순차적으로 형성한다. 이때, 제2 및 제3 절연막(114 및 118)은 저유전 물질로 형성하고, 제2 하드 마스크막(120)은 SiCN으로 형성한다.
도 1d를 참조하면, 제2 하드 마스크막(120) 및 제3 절연막(118)의 일부를 식 각하여 제2 트렌치(122)를 형성한다. 이어서, 제2 식각 정지막(116), 제2 절연막(114) 및 제1 식각 정지막(112)을 순차적으로 식각하여 비아홀(124)을 형성한다. 이로써, 제2 트렌치(122)와 비아홀(124)을 포함하는 듀얼 다마신 구조가 형성된다. 이때, 제2 절연막(114) 식각 공정시 제1 식각 정지막(112)에서 1차적으로 식각이 중지되고, 상대적으로 두께가 얇은 제1 식각 정지막(112)이 식각되면서 제1 금속 배선(110)이 노출되기 때문에 제1 금속 배선(110)이 과도 식각되지 않는다.
도 1e를 참조하면, 비아홀(124)과 제2 트렌치(122)를 포함한 반도체 기판(100) 상부에 제2 베리어 메탈막(126)을 라이너 형태로 형성한다. 이때, 제2 베리어 메탈막(126)은 티타늄(Ti)을 스퍼터링 방법으로 증착하여 형성할 수 있다.
그런 다음, 제2 베리어 메탈막(126) 상부에 제2 금속막(128)을 형성한다. 이때, 제2 금속막(128)은 알루미늄(Al)으로 형성하며 화학기상 증착 방법(CVD)을 이용하여 250Å 내지 400Å 두께로 형성한다. 제2 금속막(128)은 증착 특성상 비아홀(124) 하부 영역에는 거의 증착되지 않고, 제2 트렌치(122)의 측벽 및 저면에 대부분 증착된다.
도 1f를 참조하면, 식각 공정을 실시하여 비아홀(124) 하부의 제1 금속 배선(110) 상에 형성된 제2 베리어 메탈막(126)을 제거한다. 이때, 식각 공정시 제2 트렌치(122)와 제2 베리어 메탈막(126) 상부에 형성된 제2 금속막(128)의 일부가 제거 될 수 있다.
도 1g를 참조하면, 열처리 공정을 실시하여 듀얼 다마신 구조를 갖는 제2 트렌치(122) 및 비아홀(124) 하부 영역과 측면에 제2 금속막(128)을 리플로 우(reflow)시킨다. 이때, 열처리 공정은 430℃ 내지 450℃ 온도로 실시한다. 이로 인해, 제2 금속막(128)이 트렌치(122) 및 비아홀(124)의 측면에서 저면으로 흘러내린다. 그 결과, 듀얼 다마신 구조의 측벽뿐만 아니라, 저면에도 제2 금속막(128)이 형성된다.
도 1h를 참조하면, 제2 트렌치(122)와 비아홀(124)이 채워지도록 제2 베리어 메탈막(126)과 제2 금속막(128)을 포함한 반도체 기판(100) 상부에 제3 금속막을 형성한다. 이때, 제3 금속막은 전기 도금 방법을 이용하여 구리(Cu)로 형성할 수 있으며, 이 경우 제2 금속막(128)을 시드 층으로 이용하여 듀얼 다마신 구조를 갖는 제2 트렌치(122)와 비아홀(124)을 구리(Cu)로 채운다.
그런 다음, 제2 트렌치(122)와 비아홀(124) 내에만 제3 금속막이 잔류하도록 화학적 기계적 연마(CMP) 공정을 실시하여 제2 금속 배선(130a) 및 비아 플러그(130b)를 형성한다. 이때, 제2 금속 배선(130a)을 형성하기 위한 연마 공정시 제3 절연막(118) 상부에 일부 잔류하는 제2 하드 마스크막(120)도 함께 제거된다. 제2 금속 배선(130a)을 포함한 반도체 기판(100) 상부에 제3 식각 정지막(132)을 형성한다. 이때, 제3 식각 정지막(132)은 SiCN으로 형성한다.
상기와 같이, 제2 금속막(128)인 알루미늄(Al)을 베리어로 사용함으로써 제3 금속막의 금속 이온이 절연막 쪽으로 확산하여 보이드가 발생하거나, 금속 이온이 절연막 쪽으로 침투하거나, 베컨시가 발생하는 것을 방지할 수 있다. 이로 인하여 금속 배선 자체가 단락되는 EM(electro-migration) 또는 SM(stress-migration) 페일(fail)을 방지할 수 있다.
또한, 상기와 같은 문제점들을 방지하여 금속배선의 신뢰성(reliability)을 향상시킬 수 있고, 제2 금속막(128)인 알루미늄(Al)을 시드 층으로 사용하여 기존에 비해 낮은 비저항을 확보함으로써 금속 배선의 저항(resistance)을 향상시킬 수 있다. 이로 인하여 메모리 소자의 금속 배선 형성과정에서 문제시되는 RC 딜레이를 줄여줌으로써 소자의 동작 속도를 향상시키고, 파워 소비(power consumption)를 줄이며, 소자의 신뢰성을 확보할 수 있다.
또한, 금속 배선의 신뢰성을 향상시켜 TDDB(Time Dependent Dielectric Breakdown) 특성을 향상시킴으로써 소자의 축소화가 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 제2 금속막인 화학기상 증착 방법(CVD)을 이용한 알루미늄(Al)을 비아홀 하부 영역에는 증착되지 않고, 제2 트렌치 영역에만 대부분 증착한 후 열처리 공정을 실시하여 알루미늄(Al)을 듀얼 다마신 구조를 갖는 제2 트렌치 및 비아홀 하부 영역과 측면에 리플로우(reflow) 시킴으로써 알루미늄(Al)을 베리어로 사용할 수 있다.
둘째, 알루미늄(Al)을 베리어로 사용함으로써 구리(Cu)를 이용한 금속막 형성 공정시 구리(Cu) 이온이 절연막 쪽으로 확산하여 보이드(void)가 발생하거나, 구리(Cu) 이온이 절연막 쪽으로 침투하거나, 베컨시(vacancy)가 발생하는 것을 방지할 수 있다.
셋째, 보이드 발생, 구리(Cu) 이온의 침투 및 베컨시 발생을 방지함으로써 금속 배선 자체가 단락되는 EM(electro-migration) 또는 SM(stress-migration) 페일(fail)을 방지할 수 있다.
넷째, 상기와 같은 문제점들을 방지하여 금속배선의 신뢰성(reliability)을 향상시킬 수 있다.
다섯째, 제2 금속막인 알루미늄(Al)을 시드 층으로 사용하여 기존에 비해 낮은 비저항을 확보함으로써 금속 배선의 저항(resistance)을 향상시킬 수 있다.
여섯째, 금속 배선의 저항을 향상시켜 메모리 소자의 금속 배선 형성과정에서 문제시되는 RC 딜레이(delay)를 줄여줌으로써 소자의 동작 속도를 향상시키고, 파워 소비(power consumption)를 줄이며, 소자의 신뢰성을 확보할 수 있다.
일곱째, 금속 배선의 신뢰성을 향상시켜 TDDB(Time Dependent Dielectric Breakdown) 특성을 향상시킴으로써 소자의 축소화가 가능하다.

Claims (21)

  1. 반도체 기판 상부에 형성된 절연막을 식각하여 듀얼 다마신 패턴을 형성하는 단계;
    상기 듀얼 다마신 패턴 내부에 베리어 메탈막을 형성하는 단계;
    상기 베리어 메탈막의 표면에 금속막을 형성하는 단계;
    상기 듀얼 다마신 패턴의 하부로 상기 금속막을 리플로우시키는 단계; 및
    상기 듀얼 다마신 패턴을 도전 물질로 채워 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 제1항에 있어서,
    상기 절연막은 저유전 물질로 형성하는 반도체 소자의 금속 배선 형성방법.
  3. 제1항에 있어서,
    상기 베리어 메탈막은 티타늄(Ti)을 스퍼터링(sputtering) 방법으로 증착하여 형성하는 반도체 소자의 금속 배선 형성방법.
  4. 제1항에 있어서,
    상기 금속막은 화학기상 증착 방법(CVD)을 이용하여 알루미늄(Al)으로 형성하는 반도체 소자의 금속 배선 형성방법.
  5. 제1항에 있어서,
    상기 금속막은 250Å 내지 400Å 두께로 형성하는 반도체 소자의 금속 배선 형성방법.
  6. 제1항에 있어서,
    상기 듀얼 다마신 패턴은 트랜치 및 상기 트랜치 하부에 형성된 비아홀을 포함하고,
    상기 베리어 메탈막의 표면에 금속막을 형성하는 단계에서 상기 금속막은 상기 비아홀보다 상기 트랜치에 더 많이 형성되는 반도체 소자의 금속 배선 형성방법.
  7. 제1항에 있어서,
    상기 금속막을 리플로우시키는 단계는 열처리를 실시함으로써 이루어지는 반도체 소자의 금속 배선 형성방법.
  8. 제7항에 있어서,
    상기 열처리 공정은 430℃ 내지 450℃ 온도로 실시하는 반도체 소자의 금속 배선 형성방법.
  9. 반도체 기판 상부에 형성된 제1 절연막을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 제1 금속막으로 채워 제1 금속 배선을 형성하는 단계;
    상기 제1 금속 배선을 포함한 상기 반도체 기판 상부에 제1 식각 정지막, 제2 절연막, 제2 식각 정지막 및 제3 절연막을 형성하는 단계;
    상기 제3 절연막, 제2 식각 정지막, 제2 절연막 및 제1 식각 정지막을 식각하여 듀얼 다마신 구조의 제2 트렌치와 비아홀을 형성하는 단계;
    상기 제2 트렌치 및 상기 비아홀에 제2 금속막을 형성하는 단계;
    열처리 공정을 실시하여 상기 제2 금속막을 상기 제2 트렌치 및 비아홀 하부 영역과 측면에 리플로우시키는 단계; 및
    상기 제2 트렌치 및 비아홀을 제3 금속막으로 채워 제2 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  10. 제9항에 있어서,
    상기 제1, 제2 및 제3 절연막은 저유전 물질로 형성하는 반도체 소자의 금속 배선 형성방법.
  11. 제9항에 있어서,
    상기 제1 금속막을 형성하기 전에,
    상기 제1 트렌치 내에 팔라듐(Palladium; Pd)을 형성하는 단계; 및
    상기 제1 트렌치 내에 베리어 메탈막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성방법.
  12. 제11항에 있어서,
    상기 팔라듐은 스퍼터링(sputtering) 방법으로 증착하여 형성하는 반도체 소자의 금속 배선 형성방법.
  13. 제11항에 있어서,
    상기 베리어 메탈막은 탄탈륨(Ta) 및 탄탈륨질화막(TaN)을 스퍼터링 방법으 로 증착하여 형성하는 반도체 소자의 금속 배선 형성방법.
  14. 제9항에 있어서,
    상기 제2 금속막을 형성하기 전에,
    상기 제2 트렌치 및 비아홀 내에 베리어 메탈막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성방법.
  15. 제14항에 있어서,
    상기 베리어 메탈막은 티타늄(Ti)을 스퍼터링 방법으로 증착하여 형성하는 반도체 소자의 금속 배선 형성방법.
  16. 제9항에 있어서,
    상기 제2 금속막은 화학기상 증착 방법(CVD)을 이용하여 알루미늄(Al)으로 형성하는 반도체 소자의 금속 배선 형성방법.
  17. 제9항에 있어서,
    상기 제2 금속막은 250Å 내지 400Å 두께로 형성하는 반도체 소자의 금속 배선 형성방법.
  18. 제14항에 있어서,
    상기 열처리 공정을 실시하기 전에,
    식각 공정을 실시하여 상기 비아홀 하부의 상기 제1 금속 배선 상에 형성된 상기 베리어 메탈막을 제거하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성방법.
  19. 제18항에 있어서,
    상기 식각 공정시 상기 제2 트렌치와 베리어 메탈막 상부에 형성된 상기 제2 금속막의 일부가 제거되는 반도체 소자의 금속 배선 형성방법.
  20. 제9항에 있어서,
    상기 열처리 공정은 430℃ 내지 450℃ 온도로 실시하는 반도체 소자의 금속 배선 형성방법.
  21. 제9항에 있어서,
    상기 제3 금속막은 전기 도금(electroplating) 방법을 이용하여 구리(Cu)로 형성할 수 있으며, 이 경우 상기 제2 금속막을 시드층으로 이용하여 상기 제2 트렌치와 비아홀을 구리(Cu)로 채우는 반도체 소자의 금속 배선 형성방법.
KR1020060136120A 2006-12-28 2006-12-28 반도체 소자의 금속 배선 형성방법 KR100854910B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060136120A KR100854910B1 (ko) 2006-12-28 2006-12-28 반도체 소자의 금속 배선 형성방법
US11/801,498 US7682967B2 (en) 2006-12-28 2007-05-10 Method of forming metal wire in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060136120A KR100854910B1 (ko) 2006-12-28 2006-12-28 반도체 소자의 금속 배선 형성방법

Publications (2)

Publication Number Publication Date
KR20080061146A KR20080061146A (ko) 2008-07-02
KR100854910B1 true KR100854910B1 (ko) 2008-08-28

Family

ID=39584610

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060136120A KR100854910B1 (ko) 2006-12-28 2006-12-28 반도체 소자의 금속 배선 형성방법

Country Status (2)

Country Link
US (1) US7682967B2 (ko)
KR (1) KR100854910B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016505B1 (ko) 2008-09-11 2011-02-24 주식회사 동부하이텍 이미지센서 및 그 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012129465A (ja) * 2010-12-17 2012-07-05 Elpida Memory Inc 半導体装置及びその製造方法
US10600961B2 (en) 2017-07-27 2020-03-24 Hrl Laboratories, Llc Scalable and low-voltage electroforming-free nanoscale vanadium dioxide threshold switch devices and relaxation oscillators with current controlled negative differential resistance

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004743A (ko) * 1999-06-29 2001-01-15 김영환 반도체 소자의 금속 배선 형성 방법
KR20010112891A (ko) * 2000-06-15 2001-12-22 박종섭 반도체 소자의 구리 금속배선 형성 방법
KR20020053610A (ko) * 2000-12-27 2002-07-05 박종섭 반도체장치의 배선 및 배선연결부 제조방법
KR20040008017A (ko) * 2002-07-15 2004-01-28 주식회사 하이닉스반도체 반도체 소자의 구리 배선 형성방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7244677B2 (en) * 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
US7388289B1 (en) * 1999-09-02 2008-06-17 Micron Technology, Inc. Local multilayered metallization

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004743A (ko) * 1999-06-29 2001-01-15 김영환 반도체 소자의 금속 배선 형성 방법
KR20010112891A (ko) * 2000-06-15 2001-12-22 박종섭 반도체 소자의 구리 금속배선 형성 방법
KR20020053610A (ko) * 2000-12-27 2002-07-05 박종섭 반도체장치의 배선 및 배선연결부 제조방법
KR20040008017A (ko) * 2002-07-15 2004-01-28 주식회사 하이닉스반도체 반도체 소자의 구리 배선 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016505B1 (ko) 2008-09-11 2011-02-24 주식회사 동부하이텍 이미지센서 및 그 제조방법

Also Published As

Publication number Publication date
KR20080061146A (ko) 2008-07-02
US7682967B2 (en) 2010-03-23
US20080160753A1 (en) 2008-07-03

Similar Documents

Publication Publication Date Title
US7550822B2 (en) Dual-damascene metal wiring patterns for integrated circuit devices
US7998855B2 (en) Solving via-misalignment issues in interconnect structures having air-gaps
US6509267B1 (en) Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
TWI660457B (zh) 具有減少低-k介電質損壞的鑲嵌結構之製程
US10629478B2 (en) Dual-damascene formation with dielectric spacer and thin liner
JP5193542B2 (ja) 半導体装置の製造方法
US9379057B2 (en) Method and structure to reduce the electric field in semiconductor wiring interconnects
US20150076695A1 (en) Selective passivation of vias
KR100660915B1 (ko) 반도체 소자의 배선 형성 방법
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
KR100939773B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR100854910B1 (ko) 반도체 소자의 금속 배선 형성방법
US20200350201A1 (en) Copper metallization fill
KR100973277B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR101107746B1 (ko) 반도체 소자의 금속배선 형성방법
KR20040012912A (ko) 증착 공정에 의해 배선 영역들을 선택적으로 합급하는 방법
KR20080001905A (ko) 반도체 소자의 금속 배선 형성방법
KR100678003B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100739255B1 (ko) 반도체 소자의 금속배선 형성방법
KR100720402B1 (ko) 듀얼 다마센 공정을 이용한 금속 배선 형성 방법
KR100854877B1 (ko) 반도체 소자의 금속 배선 형성방법
KR101029107B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100920040B1 (ko) 반도체 소자의 배선 및 그의 형성방법
KR20070055910A (ko) 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
KR20110071267A (ko) 반도체 소자의 금속배선 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 11