KR20040012912A - 증착 공정에 의해 배선 영역들을 선택적으로 합급하는 방법 - Google Patents

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KR20040012912A
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Abstract

금속 배선 구조 및 이의 제조 방법은 유전층(34) 내의 비아(36)를 라이닝하는 합금 요소층(38)을 제공한다. 이에 따라, 합금 요소층(38)이 중요한 전자 이동 실패 위치, 즉 아래 금속(30) 내의 비아(36) 아래의 빠른 확산 위치에 삽입된다. 비아(36) 내에 구리가 충진되면, 어닐링 단계에 의해, 합금 요소가 비아(36) 내의 그리고 비아(36) 주위에 구리(30)와의 고체 용액으로 된다. 구리 라인(30) 내의 비아(36)의 바닥에서의 합금 요소와 구리의 고체 용액은 구조의 전자 이동 신뢰성을 향상시킨다.

Description

증착 공정에 의해 배선 영역들을 선택적으로 합급하는 방법{A METHOD OF SELECTIVELY ALLOYING INTERCONNECT REGIONS BY DEPOSTION PROCESS}
초대규모 집적(ULSI) 반도체 디바이스의 배선에 관련된 고밀도 및 고성능에 대한 증가하는 요건들은, 서브미크론 사이즈의 저 저항-캐패시턴스(RC) 금속화 패턴들의 제공 측면에서 만족시키기가 어렵다. 이는 특히, 예를 들어 비아들, 접촉 영역들, 라인들, 트렌치들 및 다른 형상화된 개구부들 또는 오목부들과 같은 서브미크론 피쳐들이 소형화로 인해 높은 종횡비(aspect ratio)(깊이 대 폭)를 가질 때에 적용할 수 있다. 종래의 반도체 디바이스들은 전형적으로, 대개 도핑된 단결정 실리콘(Si)인 반도체 기판, 순차적으로 형성된 다수의 층간 유전체들 및 전기적으로 전도성인 패턴들을 포함한다. 이 디바이스들로부터, 배선간 간격들에 의해 분리되는 다수의 전도성 라인들의 패턴들을 포함하는 집적 회로가 형성된다. 전형적으로, 수직으로 이격된 금속화층들의 전도성 패턴들은 금속화층들을 분리하는 층간 절연층에 형성된 비아 홀들을 채우는 수직으로 향하는 전도성 플러그들에 의해 전기적으로 연결되고, 접촉 홀들을 채우는 다른 전도성 플러그들은 반도체 기판 내에또는 기판 위에 형성된 활성 디바이스 영역들(예를 들어, 트랜지스터의 소스/드레인 영역)과 전기적인 컨택을 확립한다. 전형적으로, 트렌치형 개구부들 내에 형성된 전도성 라인들은 실질적으로 반도체 기판에 평행하게 연장된다. 현 기술에 따른 이러한 타입의 반도체 디바이스들은 디바이스 기하구조(geometry) 및 마이크로-소형화 요건들을 만족시키기 위해 5개 이상의 금속화 레벨들을 포함할 수 있다.
수직으로 이격된 금속화층들을 전기적으로 서로 연결하기 위한 전도성 플러그들을 형성하는 데에 일반적으로 이용되는 방법은 "다마신(damascene)" 타입 공정으로 알려져있다. 일반적으로, 이러한 공정은 층간 유전층(이는 이후 수직으로 이격된 금속화층들을 분리시킴) 내에 개구부(또는 비아)를 형성하는 단계를 포함한다. 비아는 전형적으로 종래의 리소그래피 및 식각 기술들을 이용하여 형성된다. 비아가 형성된 후, 이 비아는 종래의 기술들을 이용하여 텅스텐 또는 구리와 같은 전도성 물질로 채워진다. 이후, 층간 유전층의 표면 위의 과도한 전도성 물질은 전형적으로 화학 기계적인 연마(CMP)에 의해 제거된다.
고성능 마이크로프로세서의 응용들은 빠른 반도체 회로 속도를 요구하며, 집적 회로의 속도는 배선 패턴의 저항 및 캐패시턴스에 역비례하여 변한다. 집적 회로들이 보다 복잡해지고 피쳐 사이즈들 및 간격들이 보다 작아질수록, 집적 회로의 속도는 트랜지스터 자체에 덜 의존하고 배선 패턴에 더 의존하게 된다. 서브미크론 기술들에서처럼, 배선 노드가 상당한 거리(예를 들어 수백 미크론 또는 그 이상)로 경로가 정해지는 경우, 배선 캐패시턴스는 회로 노드 캐패시턴스 부하를 제한함으로써, 회로의 속도를 제한한다. 서브미크론 집적 룰에 따라 집적 밀도가 증가하고피쳐 사이즈가 감소함에 따라, 집적 회로의 속도 지연으로 인한 폐기율(rejection rate)은 제조량을 상당히 감소시키고 제조 비용을 증가시킨다.
회로의 속도를 증가시키는 한 방법은 전도성 패턴의 저항을 줄이는 것이다. 통상적으로 알루미늄이 이용되는데, 그 이유는 알루미늄은 비교적 저렴하고, 낮은 저항률을 나타내며 식각이 비교적 용이하기 때문이다. 그러나, 비아들/접촉들 및 트렌치들을 위한 개구부들의 사이즈가 서브미크론 범위들로 규모가 작아짐에 따라, 알루미늄의 사용으로부터 스텝 커버리지 문제들이 야기된다. 스텝 커버리지가 나쁘면, 전류 밀도가 높아지고 전자 이동이 강화된다. 또한, 낮은 유전 상수의 폴리아미드 물질이 층간 유전층으로서 이용되면, 알루미늄과 접촉할 때 수분/바이어스 신뢰성 문제들을 야기시키는바, 이러한 문제들은 다양한 금속화층들 간에 형성된 배선들의 신뢰성을 감소시킨다.
구리(Cu) 및 구리 기반 합금들은, 다중 레벨의 금속화층들을 필요로 하는 VLSI 및 ULSI 반도체 디바이스들에서 특히 유용하게 이용된다. 구리 및 구리 기반 합금 금속화 시스템들은 매우 낮은 저항률들을 갖는바, 이는 텅스텐의 저항률 보다 상당히 낮으며, 알루미늄 및 그 합금들을 이용하는 이전의 바람직한 시스템들의 저항률들 보다 훨씬 더 낮다. 또한, 구리 및 그 합금들은 다수의 다른 전도성 물질들(특히 은 및 금)에 비해 비용적으로 상당한 장점을 갖는다. 또한, 알루미늄 및 내화성 타입의 금속들과 대조적으로, 구리 및 그 합금들은 제조량 요건들에 전혀 모순되지 않는 증착 속도에서, 잘 알려진 (습식) 도금 기술들(예를 들어, 무전해 및 전기 도금 기술들)에 의해 낮은 온도에서 쉽게 증착될 수 있다.
도 1은 구리 다마신 기술을 이용하는 금속 배선 구조의 일부분의 개략 단면도이다. (구리 라인을 포함하는) 저 레벨 금속층(10)(이는 M1이라고도 칭함)은 비아(14)에 의해 (구리 라인을 포함하는) 고 레벨 금속층(16)에 연결된다. 예를 들어 질화물로 형성된 장벽층들(18 및 20)이 상기 금속층들(10 및 16)을 덮는다. 상기 금속층들(10 및 16)은, 예를 들어 산화물에 의해 형성되는 유전층(12)에 의해 분리된다. 상기 비아(14)는 금속으로 채워져 전도성 플러그(15)를 형성한다.
상기 비아(14)를 형성하기 위해서는, 상기 유전층(12) 및 장벽층(20)을 통해 비아 식각을 수행하고 아래의 금속층(10) 위에서 식각을 중지해야 한다. 예를 들어 아르곤을 이용하는 스퍼터전 식각 공정(pre-sputter etch process)은 대개 비아 장벽 및 구리 증착 이전에 이용된다.
전자 이동(EM)은 전계의 영향하에서 움직이는 전자들과 금속 이온들 간의 모멘텀 교환에 의한 금속 원자들의 이동으로서 정의된다. 도 1의 구리 다마신 구조에서 전자 이동을 위한 2개의 중요한 인터페이스들은 V1M1 인터페이스(22) 및 V1M2 인터페이스(24)이다. V1M1 인터페이스(22)의 전자 이동을 테스트하기 위해서는, 금속층(16)(M2)의 상부 구리 라인으로부터 전도성 플러그(15) 및 비아(14)를 통해 금속층(10)(M1)의 하부 구리 라인으로 전자들을 흘릴 필요가 있다. V1M2 인터페이스(24)의 전자 이동을 테스트하기 위해서는, 반대 방향으로 전자들을 흘릴 필요가 있다. V1M1 인터페이스(22)의 경우, 전자 이동 공극들은 전형적으로 비아(14)에서의 구리/질화물 또는 (구리/장벽층) 인터페이스에서 발생한다. 이는 도 2에 도시된다. 도 2는 전자 이동 공극(26)을 도시한다. 전자 이동 공극(26)이존재하게 되면 디바이스의 신뢰성이 떨어진다.
배선 물질로서 알루미늄이 이용될 때, 전자 이동에 대한 알루미늄의 저항을 증가시키기 위해 많은 합금 요소들이 이용될 수 있다는 것은 널리 알려져있다. 가장 널리 이용되는 합금 요소들중 하나는 알루미늄 내의 구리이다. 알루미늄에 구리가 작은 농도로 부가되면, 전자 이동의 신뢰성이 상당히(order of magnitude) 증가한다. 유사하게, 구리에 대한 합금 요소들이 연구되어 왔다. 그러나, 알루미늄과 구리 사이에는 공정 차이가 있기 때문에, 구리 공정 흐름에 합금을 삽입하는 것은 도전적인 제안이다. 예를 들어, 알루미늄은 증착, 패턴 및 식각 공정인 반면, 구리는 전형적으로 물리 기상 증착(PVD) 씨드 및 전자 화학 충전 공정에 의한 다마신 공정이다.
전자 화학 증착 동안 구리 라인들 내에 합금을 삽입하는 것에 대한 시도가 이루어졌지만, 많은 구리 합금들은 수성 용액(aqueous solution)에서 전기적으로 비활성이다. 가능한 다른 해결책은 PVD 구리 씨드 증착 동안 구리 합금들을 스퍼터하는 것이지만, 서로 다른 금속들은 서로 다른 스퍼터 수율들을 갖기 때문에, 합금 요소들이 구리 매트릭스와 다른 속도로 스퍼터되는 경향이 있다는 점에서 문제가 있다. 다른 문제는 공정 후 라인 내에서의 합금 요소의 균일성에 있는데, 이는 씨드 두께, 종횡비, 구리 타겟 내의 합금의 비율, 어닐링 조건들 및 도금 공정에 의해 결정된다. 합금의 균일성에 영향을 주는 부가적인 문제는 선폭 변화이다.
본 발명은 반도체 공정 분야에 관한 것으로서, 특히 금속 배선 구조들에서의 전자 이동 공극들(electromigration voids)의 감소에 관한 것이다.
도 1은 종래 기술의 방법에 따라 구성된 금속 배선 구조의 단면도이다.
도 2는 종래 기술의 금속 배선 공정 방법에 의해 형성된 전자 이동 공극을 갖는 도 1의 구조를 도시한다.
도 3은 본 발명의 실시예들에 따른, 비아가 식각된 후의 금속 배선 구조의 일부의 단면도이다.
도 4는 본 발명의 실시예들에 따른, 비아 내에 합금 요소층을 증착한 이후의 도 3의 구조를 도시한다.
도 5는 본 발명의 실시예들에 따른, 합금 요소층 위에 장벽 금속층을 증착한 후의 도 4의 구조를 도시한다.
도 6은 본 발명의 실시예들에 따른, 고체 용액 영역들을 형성하기 위한 구리 필드 공정 및 어닐링 이후의 도 5의 구조를 도시한다.
도 7은 본 발명의 실시예들에 따른, 평탄화가 수행된 후의 도 6의 구조를 도시한다.
금속층들에 구리를 이용하고 중요한 전자 이동 실패 위치들에서의 전자 이동특성들을 개선하는 금속 배선 구조 및 이의 제조 방법을 제공할 필요가 있다.
이러한 필요성 및 다른 필요성은, 구리 라인 및 이 구리 라인 위의 절연층을 포함하는 금속 배선 구조를 제공하는 본 발명의 실시예에 의해 충족된다. 비아는 절연층을 통해 구리 라인까지 뻗는다. 구리 합금 요소를 포함하는 구리 합금 요소층은 비아를 라이닝(lining)하고 이 비아에 의해 노출되는 구리 라인을 덮는다. 전도성 플러그가 비아를 채운다. 구리 및 합금 요소들의 고체 용액이 전도성 플러그에 인접하는 구리 라인의 영역 내에만 제공된다.
구리 라인 바로 위에 있는 비아를 라이닝하는 구리 합금 요소층을 제공함으로써, 구리 및 합금 요소의 고체 용액이 전도성 플러그 바로 아래의 구리 라인 영역 내에 형성될 수 있다. 이에 따라, 구리 및 합금 요소의 고체 용액이 가장 중요한 전자 이동 실패 위치, 즉 하부의 구리 라인 내의 비아 아래의 빠른 확산 위치에 제공된다.
상기 설명한 필요성은 또한, 배선 금속화를 위해 요소를 선택적으로 합금하는 방법을 제공하는 본 발명의 다른 양상에 의해 충족된다. 이 방법은, 아래의 금속층의 일부를 노출시키고 비아를 형성하기 위해 절연층을 통해 개구부를 식각하는 단계를 포함한다. 비아를 라이닝하고 금속층의 노출된 부분을 덮는 합금 요소층이 비아 내에 증착된다. 합금 요소와 금속화층의 고체 용액이 노출된 부분에 형성된다.
본 발명의 또 다른 양상들은 유전층에 의해 덮여지는 구리 라인의 상부에서 비아 아래에 구리에 대한 합금 요소를 제공하는 방법을 제공한다. 이 방법은 비아를 라이닝하고 이 비아에 의해 노출되는 구리 라인의 상부를 덮는 합금 요소층을 비아 내에 증착한다. 전도성 플러그가 비아 내에 형성되고, 어닐링이 수행된다. 어닐링에 의해, 합금 요소들층에 의해 덮여지는 구리 라인의 상부에 합금 요소들의 고체 용액이 형성된다.
본 발명의 상기 특징들, 다른 특징들 및 양상들은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 보다 명확해질 것이다.
본 발명은 금속 배선 구조들의 구리 라인들에서의 전자 이동 실패에 관련된 문제들을 해결한다. 본 발명은, 아래 금속 내의 비아 아래의 빠른 확산 위치인 중요한 전자 이동 실패 위치에서 구리 라인 내에 삽입된 구리 합금 요소를 제공함으로써 상기 문제들을 해결한다. 본 발명의 실시예들에서, 비아가 패터닝되고 식각된 후, 그리고 내화성 장벽 금속이 증착되기 전에, 합금 요소가 비아 내에 그리고 아래 금속층 내의 노출된 구리의 상부에 증착된다. 합금 요소층 위에 내화성 장벽 금속이 증착된 후, 구리 충전이 수행된다. 이후, 이 구조는 어닐링되어 그레인 구조를 안정화시킨다. 이러한 어닐링에 의해, 합금 요소는 비아 내에서 그리고 비아 주위에서 구리와의 고체 용액 상태가 된다. 이러한 구조는, 평탄화에 의해 필드로부터 과도한 구리, 장벽 금속 및 합금 금속이 제거될 때에 완료된다.
도 3은 비아가 형성된 후의 금속 배선 구조의 단면도이다. 도 3에서, 제 1 금속층(M1)은 구리 라인(30)을 포함한다. 구리 또는 구리 기반 합금으로 제조되는 구리 라인(30)은 확산 장벽층(32)에 의해 덮여진다. 이 확산 장벽층(32)에 대한 예시적인 물질로는 질화물을 들 수 있지만, 본 발명의 범위를 범위를 벗어나지 않으면서 다른 물질들이 이용될 수 있다. 유전층(34)이 확산 장벽층(32) 위에 제공된다. 유전층(34)은, 예를 들어 유기 또는 무기의, 산화물 또는 낮은 k의 유전 물질과 같은 종래의 유전 물질로 제조될 수 있다. 구조의 저항-캐패시턴스(RC)를 줄이는 데에 있어서는 낮은 k의 유전 물질들이 유익하다.
유전층(34) 및 확산 장벽층(32)을 통해 비아(36)가 식각된다. 비아(36)는 금속화층의 구리 라인(30)의 상부까지 연장된다. 식각 단계들을 포함하는 도 3의 구조 형성 방법은 사실상 통상적인 방법이다.
구리 라인(30) 내에서의 전자 이동에 대한 저항을 증가시키기 위해, 합금 요소층(38)이라고도 설명되는 구리 합금 요소층(38)이 비아(36) 내에 증착된다. 이에 따라, 합금 요소층(38)은 비아의 측벽들, 구리 라인(30)의 상부 및 필드를 덮는다. 예시적인 합금 요소들로는 Sn, Pd, C, Ca, Mg, Al 및 Hf가 있다. 바람직한 실시예들에서는, 합금 요소로서 Sn 또는 Al이 이용된다. 이러한 요소들이 구리와 함께 합금되면, 구리에 대한 전자 이동 저항을 증가시킨다.
합금 요소층(38)은, 예를 들어 진보된 이온화된 물리 기상 증착, 할로우 캐소드(hollow cathode) 마그네트론 스퍼터링 또는 자기 이온화 플라즈마 증착을 포함하는 진보된 방법들을 포함하는 종래의 방법들에 의해 증착될 수 있다. 구리 돌출(copper overhang)을 막는 방식으로 합금 요소층(38)을 증착함으로써, 합금 요소층의 스텝 커버리지를 좋게하는 것이 바람직하다. 이러한 이유들로 인해, 상기 설명된 일부 진보된 증착 방법들은 유익한 것으로 간주된다.
합금 요소층(38)의 증착은 바람직하게는 장벽 금속층 및 구리 씨드의 증착에 이용될 동일한 증착 장비에서 (진공을 깨뜨리지 않으면서) 제자리에서(in-situ) 수행된다. 깨끗한 타겟으로부터 합금 요소들을 증착하기 위한 증착 툴에 대해 부가적인 챔버가 제공된다. 예를 들어, 합금 요소가 Sn이면, 타겟은 Sn이 된다. 합금 요소층(38)은, 예를 들어 약 50 내지 약 200Å의 두께로 증착될 수 있다.
구리 라인(30) 상부의 비아(36) 내에 합금 요소층(38)을 제공하게 되면, 가장 중요한 전자 이동 실패 위치들중 하나, 즉 아래 구리 내의 비아 아래의 빠른 확산 위치에 직접 합금 요소(예를 들어, Sn 또는 Al)를 제공한다.
도 5에서, 합금 요소층(38) 위에 장벽 금속층(40)이 증착된다. 예를 들어 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)와 같은 내화성 장벽 금속을 포함하는 장벽 금속층(40)은 유전층(34) 내로의 구리의 확산을 막는다. 이는 또한 후속 구리 씨드층에 대한 접착층의 역할을 한다. 장벽 금속층(40)은 종래의 방법으로 증착된다.
도 6은 비아(39) 내에 구리가 채워진 후의 도 5의 구조를 도시한다. 이러한 구리 충전(42)은 장벽 금속층(40) 위에 구리 씨드층(미도시)을 형성한 이후 수행된다. 비아(36)는, 예를 들어 전자 화학 증착, 물리 기상 증착 또는 화학 기상 증착과 같은 종래의 증착 기술들에 의해 구리로 채워질 수 있다. 구리 충전(42)은 장벽 금속층(40)의 영역 내의 비아(36) 및 필드 위를 완전히 채운다.
구리 또는 구리 기반 합금의 충전에 이어서, 어닐링이 수행된다. 이러한 어닐링은 여러 효과들을 갖는다. 이러한 효과들중 하나는 그레인 구조를 안정화하는 것이다. 그러나, 다른 효과는 비아(36) 내에 그리고 비아(36) 주위에 합금 요소들과 구리의 고체 용액 영역들(44 및 46)을 형성하는 것이다. 구리 라인(30) 내의 고체 용액 영역(44)은 대시선들로 나타내었으며, 비아(36) 내의 고체 용액 영역(46) 또한 대시선들로 나타내었다. 도 6의 개략도에서, 이러한 고체 용액 영역들(44, 46)의 구성은 단지 예시적인 것이다.
본 발명의 특정 실시예들에서, 예시적인 어닐링 공정은 이러한 구조를 약 10분 내지 약 90분 동안 약 150℃ 내지 약 400℃의 온도에 노출시킨다. 바람직한 실시예들에서, 상기 온도는 약 200℃ 내지 약 300℃이다.
도 7에서, 상기 구조는 평탄화된다. 즉, 필드 위에 형성된 과도한 구리 충전, 장벽 금속층(40) 및 합금 요소층(38)을 제거한다. 이에 따라, 비아(36) 내에 전도성 플러그(48)가 형성된다. 이 전도성 플러그(48)는 구리 또는 구리 기반 합금(48), 장벽 금속층(40) 및 합금 요소층(38) 뿐 아니라, 비아(36) 내에 형성된 어떠한 고체 용액 영역(46)을 포함하는 것으로 간주된다.
구리 합금 요소의 고체 용액이, 중요한 전자 이동 실패 위치, 즉 구리 라인(30) 내의 비아(36) 아래의 빠른 확산 위치인 영역(44)에 형성되기 때문에, 상기 구조의 전자 이동 신뢰성이 목표로 정한 효율적인 방식으로 개선된다. 이는 구리 내에서의 전자 이동을 개선하는 데에 적절한 합금 요소들을 이용하여 전체 구리 라인(30)을 합금하지 않으면서 달성된다.
이해될 사항으로서, 지금까지 본 발명을 상세히 설명했지만, 이는 단지 예시적인 것이며 본 발명을 개시된 형태로 한정하지 않는다. 본 발명의 범위는 첨부된 청구항들에 의해서만 규정된다.

Claims (11)

  1. 구리 라인(30)과;
    상기 구리 라인(30) 위의 유전층(34)과;
    상기 유전층(34)을 통해 상기 구리 라인(30)까지 연장된 비아(36)와;
    상기 비아(36)를 라이닝하고 상기 비아(36)에 의해 노출되는 상기 구리 라인(30)을 덮는 합금 요소를 포함하는 구리 합금 요소층(38)과;
    상기 비아(36)를 채우는 전도성 플러그(48)와; 그리고
    오직 상기 전도성 플러그(48)에 인접하는 상기 구리 라인 영역(46)에 있어서의 상기 구리 라인(40) 내의 구리와 합금 요소들의 고체 용액을 포함하는 것을 특징으로 하는 금속 배선 구조.
  2. 제 1 항에 있어서,
    상기 합금 요소는 Sn, Pd, C, Ca, Mg, Al 및 Hf의 요소들중 적어도 하나인 것을 특징으로 하는 금속 배선 구조.
  3. 제 2 항에 있어서,
    상기 전도성 플러그(48)는 구리를 포함하는 것을 특징으로 하는 금속 배선 구조.
  4. 제 3 항에 있어서,
    상기 비아(36) 내의 상기 합금 요소층(38)과 상기 전도성 플러그(48) 사이의 장벽 금속층(40)을 더 포함하는 것을 특징으로 하는 금속 배선 구조.
  5. 배선 금속화를 위해 요소를 선택적으로 합금하는 방법으로서,
    아래의 금속화층(30)의 일부를 노출시키고 비아(36)를 형성하기 위해 유전층(34)을 통해 개구부(36)를 식각하는 단계와;
    상기 비아(36)를 라이닝하고 상기 금속화층(30)의 노출된 부분을 덮기 위해 상기 비아(36) 내에 합금 요소층(38)을 증착하는 단계와; 그리고
    상기 노출된 부분에 상기 합금 요소층(38)과 상기 금속화층(30)의 고체 용액을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 금속화층(30)은 구리 또는 구리 기반 합금으로 이루어지는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 합금 요소는 Sn, Pd, C, Ca, Mg, Al 및 Hf 중에서 적어도 하나인 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 개구부(36) 내에 장벽층(40)을 증착하는 단계 및 상기 개구부(36)를 구리 또는 구리 기반 합금으로 채우는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 유전층(34)에 의해 덮여지는 구리 라인(30)의 상부에서 비아(36)의 아래에 구리에 대한 합금 요소를 제공하는 방법으로서,
    상기 비아(36)를 라이닝하고 상기 비아(36)에 의해 노출되는 상기 구리 라인(30)의 상부를 덮기 위해 상기 비아(36) 내에 합금 요소층(38)을 증착하는 단계와;
    상기 비아(36) 내에 전도성 플러그(48)를 형성하는 단계와; 그리고
    상기 합금 요소층(38)에 의해 덮여지는 상기 구리 라인(30)의 상부에 합금 요소의 고체 용액을 형성하기 위해 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 합금 요소는 Sn, Pd, C, Ca, Mg, Al 및 Hf 중에서 하나인 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 전도성 플러그(48)를 형성하는 방법은 상기 합금 요소층(38) 위에 장벽층(40)을 증착하는 단계 및 상기 장벽층(40) 위에 구리(42)를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4647184B2 (ja) * 2002-12-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100573897B1 (ko) * 2003-12-30 2006-04-26 동부일렉트로닉스 주식회사 반도체 제조 방법
JP4764606B2 (ja) * 2004-03-04 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7327033B2 (en) * 2004-08-05 2008-02-05 International Business Machines Corporation Copper alloy via bottom liner
US8164190B2 (en) * 2009-06-25 2012-04-24 International Business Machines Corporation Structure of power grid for semiconductor devices and method of making the same
KR101131352B1 (ko) 2009-08-31 2012-04-04 삼성전기주식회사 인쇄회로기판의 제조방법
CN102005384B (zh) * 2010-09-16 2012-02-01 哈尔滨工程大学 铜金属化自形成阻挡层低温退火方法
US10461026B2 (en) 2016-06-30 2019-10-29 International Business Machines Corporation Techniques to improve reliability in Cu interconnects using Cu intermetallics

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2850380B2 (ja) * 1989-07-11 1999-01-27 セイコーエプソン株式会社 半導体装置の製造方法
KR0165813B1 (ko) * 1995-04-12 1999-02-01 문정환 접속홀의 플러그 형성 방법
KR19980032463A (ko) * 1996-10-03 1998-07-25 윌리엄비.켐플러 개선된 전자이주 능력을 위한 비아(ｖｉａ) 패드와 캡
US5913147A (en) * 1997-01-21 1999-06-15 Advanced Micro Devices, Inc. Method for fabricating copper-aluminum metallization
JP3479199B2 (ja) * 1997-03-19 2003-12-15 沖電気工業株式会社 半導体素子の多層配線の製造方法
US5930669A (en) * 1997-04-03 1999-07-27 International Business Machines Corporation Continuous highly conductive metal wiring structures and method for fabricating the same
JPH10294317A (ja) 1997-04-18 1998-11-04 Matsushita Electric Ind Co Ltd 積層配線構造体およびその製造方法
US6387805B2 (en) * 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
US6037257A (en) 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
US6069068A (en) * 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6130161A (en) 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6249055B1 (en) 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization
US5981382A (en) * 1998-03-13 1999-11-09 Texas Instruments Incorporated PVD deposition process for CVD aluminum liner processing
US6268289B1 (en) * 1998-05-18 2001-07-31 Motorola Inc. Method for protecting the edge exclusion of a semiconductor wafer from copper plating through use of an edge exclusion masking layer
US6144096A (en) 1998-10-05 2000-11-07 Advanced Micro Devices, Inc. Low resistivity semiconductor barrier layers and manufacturing method therefor
US6242349B1 (en) 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration

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