KR20030000828A - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

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고창진
권성수
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Abstract

본 발명은 일렉트로 미그레이션(Electro Migration)과 스트레스 미그레이션(Stress Migration) 특성이 우수한 반도체 소자의 금속 배선 형성방법에 관한 것으로,　제　１　층간　절연막의　일영역상에　하부　금속　배선을　형성하고　상기　하부　금속　배선을　포함한　전　표면상에　제　１　캡핑층을　형성하는　단계와，　상기　제　１　캡핑층상에　소정　두께의　제　２　층간　절연막을　형성하고　상기　하부　금속　배선의　일부분이　노출되도록　상기　제　２　층간　절연막과　제　１　캡핑층을　선택적으로　제거하여　콘택홀을　형성하는　단계와，　상기　콘택홀이　완전히　메워지도록　상기　전면에　구리막을　형성하는　단계와，　상기　구리막에　탄탈륨　원자를　주입하고　열처리하여　상기　구리막내에　탄탈륨　원자　분포를　균일하게　하는　단계와，　평탄화　공정으로　상기　콘택홀　내부에만　남도록　상기　구리막을　선택적으로　제거하여　구리배선을　형성하는　단계와，　상기　구리배선을　포함한　전면에　제　２　캡핑층을　형성하는　단계를　포함하여　형성한다．

Description

반도체 소자의 금속 배선 형성방법{Method for Forming Line of Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로 특히, 반도체 소자의 신뢰성을 향상시키기 위한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
기존에는 반도체 소자의 금속 배선으로 텅스텐과 알루미늄 합금 등이 사용되고 있으나 반도체 소자가 고집적화됨에 따라서 비저항이 크고 일렉트로 미그레이션및 스트레스 미그레이션의 특성이 열악한 상기 텅스텐이나 알루미늄 합금 대신에 비저항이 작고 신뢰성이 우수한 구리가 강력한 금속 배선 재료로 등장하였다.
그리고, 구리 합금 배선은 순수한 구리에 비해 비저항이 다소 크지만 배선의 신뢰성과 내식성이 우수하므로 종래에는 이를 이용하여 구리 배선을 형성하고 있다.
이러한, 구리합금에 의한 배선 형성은 원하는 조성의 구리합금 타겟 제조 후, 스퍼터링(Sputtering) 방법에 의해 형성하고 있다.
그러나, 이러한 스퍼터링 방법은 소자 집적도 증가에 따른 비아(Via)의 크기 감소 및 종횡비(Aspect Ratio) 증가에 대응하여 스텝 커버리지(Step Coverage)가 불량하므로 충분한 매립　특성을　얻을　수　없다．
따라서, 상기와 같은 종래의 반도체 소자의 금속 배선 형성방법은 다음과 같은 문제점이 있다.
첫째, 소자 집적도가 증가됨에 따라서 감소되는 비아에 대한 스텝 커버리가 불량하다.
둘째, 비아에 대한 스텝 커버리지가 불량하여 상기 비아가 충분히 매립되지 못하므로 비아 저항이 증가되어 소자 동작 속도가 저하된다.
셋째, 상기 비아가 충분히 매립되지 못함에 따라서 배선이 단락되어 질 수 있으므로 소자의 신뢰성이 열화되고 수율이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 비아 매립특성이 우수한 반도체 소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
11 : 제 1 층간 절연막 12 : 하부 금속 배선
13 : 제 1 캡핑층 14 : 제 2 층간 절연막
15 : 비아 16 : 트랜치
17 : 확산방지막　 18 : 구리막
18a : 구리배선 19 : 제 2 캡핑층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은　제　１　층간　절연막의　일영역상에　하부　금속　배선을　형성하고　상기　하부　금속　배선을　포함한　전　표면상에　제　１　캡핑층을　형성하는　단계와，　상기　제　１　캡핑층상에　소정　두께의　제　２　층간　절연막을　형성하고　상기　하부　금속　배선의　일부분이　노출되도록　상기　제　２　층간　절연막과　제　１　캡핑층을　선택적으로　제거하여　콘택홀을　형성하는　단계와，　상기　콘택홀이　완전히　메워지도록　상기　전면에　구리막을　형성하는　단계와，　상기　구리막에　탄탈륨　원자를　주입하고　열처리하여　상기　구리막내에　탄탈륨　원자　분포를　균일하게　하는　단계와，　평탄화　공정으로　상기　콘택홀　내부에만　남도록　상기　구리막을　선택적으로　제거하여　구리배선을　형성하는　단계와，　상기　구리배선을　포함한　전면에　제　２　캡핑층을　형성하는　단계를　포함하여　형성함을　특징으로　한다．
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자의 배선 형성 공정은 우선, 도 1a에 도시된 바와 같이 하부 금속 배선(12)이 형성된 제 1 층간 절연막(11)의 표면상에 제 1캡핑막(13)을 형성하고, 상기 제 1 캡핑막(13)상에 소정 두께의 제 2 층간 절연막(14)을 형성한다.
여기서, 상기 하부 금속 배선(12)은 알루미늄 또는 구리로 형성하고, 상기 제 2 층간 절연막(14)은 배선간의 캐패시턴스(Capacitance)를 줄이기 위하여 실리콘 산화막이나 유전상수(K)가 낮은 절연막으로 형성한다.
어어, 도 1b에 도시된 바와 같이 상기 제 2 층간 절연막(14)을 선택적으로 제거하여 상기 하부 금속 배선(12)의 일부분을 노출시키는 비아(15)와 상기 비아(15) 상부에서　상기　비아（１５）보다　큰　CD를　갖는　트랜치(16)를 형성한다.
여기서, 상기 비아(15)와 트랜치(16)는 듀얼 다마신 구조의 콘택홀(15)(16)을 이룬다.
이어, RF 스퍼터링(Sputtering) 또는 수소　환원 세정 공정으로 상기 노출된 하부 금속 배선(12)의 표면을 세정한 후, 도 1c에 도시된 바와 같이 IMP（Ionized Metal Plasma） 스퍼터링 방법으로 상기 콘택홀(15)(16)을 포함한 전표면상에 확산방지막(17)을 형성한다.
여기서, 상기 IMP 스퍼터링 방법을 이용할 경우 일반적인 스퍼터링 방법보다 스텝 커버리지가 향상되게 된다.
그리고, CVD(Chemical Vapor Deposition) 방법 또는 전해도금 방식을 이용하여 상기 확산방지막(17)상에 2000～3000Å두께의 구리막(18)을 증착한다.
이어, 도 1d에 도시된 바와 같이 고에너지 이온주입 방식을 이용하여 상기구리막(18)내에 탄탈륨(Ta) 원자를 주입한다.
이때, 상기 구리막(18)의 비저항을 크게 증가시키기 않고 배선의 신뢰성과 내식각성을 증가시키기 위하여 상기 구리막(18)내의 탄탈륨 원자의 함유량이 1.5～2%가 되도록 상기 주입되는 탄탈륨 원자의 양을 조절한다.
이후, 상기 주입된 탄탈륨 원자가 상기 구리막(18)내로 균일하게 분포하도록 하기 위하여 오븐(Oven) 내지 노(Furnace)에서 350～500℃의 온도로 열처리한다.
이어, 도 1e에 도시된 바와 같이 상기　콘택홀（１５）（１６）　내부에만　남도록　CMP　공정으로　상기　제　１　층간　절연막（１４）의　표면이　노출되도록　상기　구리막（１８）의　상부　 및　제　１　캡핑층（１７）을　선택적으로　제거하여　구리배선（１８a）을　형성한다．
이어，　도　１f에　도시된　바와　같이　확산계수가　큰　구리가　상부로　확산되는　것을　방지하기　위하여　상기　구리배선（１８a）을　포함한　전표면상에　제　２　캡핑층（１９）을　형성한다．
여기서，　상기　캡핑층（１９）은　주로　실리콘　나이트라이드막으로　형성한다．
그리고，　다층　배선인　 경우　상기　도　１a　내지　도　１f에　도시된　공정을　여러　차례　반복하여　７，　８　메탈　공정까지　형성하는데，　예를들어　０．１３㎛　테크놀러지（Technology)인　경우는　보통　８　메탈을　사용하여　형성한다．
상기와 같은 본 발명의 반도체　소자의　금속　배선　형성방법은 다음과 같은 효과가 있다.
첫째，　구리배선에　탄탈륨　원자를　주입하여　배선의　비저항을　증가시키지　않으면서　배선의　신뢰성　 및　내식성을　향상시킬　수　있다．
둘째，　탄탈륨을　함유한　구리　합금　제조로　소자의　속도를　향상시킬　수　있다．

Claims (3)

  1. 제　１　층간　절연막의　일영역상에　하부　금속　배선을　형성하고　상기　하부　금속　배선을　포함한　전　표면상에　제　１　캡핑층을　형성하는　단계；
    상기　제　１　캡핑층상에　소정　두께의　제　２　층간　절연막을　형성하고　상기　하부　금속　배선의　일부분이　노출되도록　상기　제　２　층간　절연막과　제　１　캡핑층을　선택적으로　제거하여　콘택홀을　형성하는　단계；
    상기　콘택홀이　완전히　메워지도록　상기　전면에　구리막을　형성하는　단계；
    상기　구리막에　탄탈륨　원자를　주입하고　열처리하여　상기　구리막내에　탄탈륨　원자　분포를　균일하게　하는　단계；
    평탄화　공정으로　상기　콘택홀　내부에만　남도록　상기　구리막을　선택적으로　제거하여　구리배선을　형성하는　단계；
    상기　구리배선을　포함한　전면에　제　２　캡핑층을　형성하는　단계를　포함하여　형성함을　특징으로　하는　반도체　소자의　금속　배선　형성방법．
  2. 제　１　항에　있어서，　상기　열처리　온도는　３５０～５００℃인　것을　특징으로　하는　반도체　소자의　금속　배선　형성방법．
  3. 제　１　항에　있어서，　상기　구리막에　주입되는　탄탈륨　원자는　상기　구리막내에서　상기　탄탈륨　이온의　함유량이　１．５～２％가　되는　양을　주입하는　것을　특징으로　하는　반도체　소자의　금속　배선　형성방법．
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