KR20070046376A - 반도체 소자의 구리 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 구리 금속배선 형성방법에 관한 것으로서, 구리의 확산을 효과적으로 방지할 수 있는 확산방지막을 이용하여, 구리 금속배선의 신뢰성을 향상시킬 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 구리 금속배선 형성방법은, 반도체 기판 상에 소정 형태의 개구부가 구비된 층간절연막을 형성하는 단계; 상기 개구부를 포함한 전체 구조 표면에 TiN막을 증착하는 단계; 상기 TiN막에 1차 B 도핑공정을 수행하는 단계; 상기 1차 B 도핑공정이 완료된 TiN막을 포함한 전체 구조 표면에 씨드막을 증착하는 단계; 상기 씨드막에 2차 B 도핑공정을 수행하는 단계; 상기 개구부가 매립되도록 전체 구조 표면에 구리막을 형성하는 단계; 및 상기 층간절연막이 노출될 때까지 상기 구리막을 CMP 하여 구리 금속배선을 형성하는 단계를 포함한다.
반도체 소자, 확산방지막, B 도핑공정, CVD-TiN막

Description

반도체 소자의 구리 금속배선 형성방법{Method of forming a copper wiring in a semiconductor device}
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위한 공정별 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 101: 층간절연막
102: 듀얼다마신 103: CVD-TiN막
104: 씨드막 105: Cu막
105a: 구리 금속배선
본 발명은 반도체 소자의 구리 금속배선 형성방법에 관한 것으로서, 특히 구리의 확산을 효과적으로 방지할 수 있는 확산방지막을 이용하여, 구리 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 금속배선 형성방법이다.
반도체 회로가 고집적화되면서 배선의 자체 저항으로 인한 신호의 지연, 배선에서의 전자 이동(electro migration)으로 인한 전기적 신뢰성 문제 등이 발생된다. 이러한 문제점을 해결하기 위해 근래 반도체 소자의 제조 공정에서는 구리(Cu)를 이용하여 배선을 형성한다. 하지만, 상기 Cu는 절연막 내에서 확산 계수가 높기 때문에, Cu를 도금하기 전에 Ta막 등과 같은 금속막을 증착하여 Cu 배선의 하부면과 측면에 확산방지막(diffusion barrier layer)을 형성하고 있다. 여기서, 상기 확산 방지막으로는, 일반적으로 물리기상증착(Physical Vapor Deposition: 이하, "PVD"라 칭함.) 방식으로 형성되는 Ta/TaN의 이중막이 이용되고 있는데, 상기 Ta/TaN의 이중막의 적용은 90㎚ 급 이하의 배선의 적용에는 한계가 있다.
또한, 최근, 반도체 소자의 고성능화 추세에 따라 0.1㎛ 이하의 고성능 소자에서는 확산방지막의 두께를 최소화해야 할 필요성이 대두되고 있다. 이와 같은 이유로 기존의 PVD 방식을 이용하여 확산방지막 형성 공정을 수행할 경우, 공정상의 한계로 인해, 스텝 커버리지(step coverage)가 점차 나빠지므로 확산방지막의 두께가 점점 얇아지는 등의 많은 제약을 받게 된다. 예를 들어, 현재 실용화 단계에 있는 HCM(hollow cathode magnetron) TaNx 및 IMP(ion metal plasma) TaNx 와 같은 이온화된 PVD(ionized PVD) 방식의 경우, 사이드 월 스텝 커버리지(side wall step coverage)가 10%를 넘지 않으므로, 확산방지막의 두께는 30Å을 넘지 않는다.
또한, PVD 방식의 한계점으로 인하여, 스텝 커버리지가 우수한 화학기상증착(Chemical Vapor Deposition: 이하, "CVD"라 칭함.) 방식을 이용하여 확산방지막을 형성한다 하더라도, ITRS(International Technology Roadmap for Semiconductor)에 따르면, 0.07㎛ 급 이하에서는 확산방지막에 허용되는 두께가 최대 30Å 정도인 것으로 예상하고 있다. 따라서, 반도체 소자의 집적도가 계속적으로 증가하고 있는 현재의 추세에서 Cu에 대한 확산방지막을 종래의 방식으로 형성할 경우, 구리의 확산을 효과적으로 방지하는 데에 한계가 있다는 문제점이 발생된다.
따라서, 본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 구리의 확산을 효율적으로 막아주는 확산방지막을 형성하여 구리 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 금속배선 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 구리 금속배선 형성방법은, 반도체 기판 상에 소정 형태의 개구부가 구비된 층간절연막을 형성하는 단계; 상기 개구부를 포함한 전체 구조 표면에 TiN막을 증착하는 단계; 상기 TiN막에 1차 B 도핑공정을 수행하는 단계; 상기 1차 B 도핑공정이 완료된 TiN막을 포함한 전체 구조 표면에 씨드막을 증착하는 단계; 상기 씨드막에 2차 B 도핑공정을 수 행하는 단계; 상기 개구부가 매립되도록 전체 구조 표면에 구리막을 형성하는 단계; 및 상기 층간절연막이 노출될 때까지 상기 구리막을 CMP 하여 구리 금속배선을 형성하는 단계를 포함한다.
또한, 상기 TiN막은 CVD 방식을 적용하여 증착하는 것을 특징으로 한다.
또한, 상기 1차 및 2차 B 도핑공정을 수행한 후, 어닐링공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 씨드막은 Ti, Al 및 Cu 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 구리 금속배선을 형성하는 단계 후, 상기 구리 금속배선에 H2 또는 NH3 처리를 실시하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 개구부는 싱글 다마신 패턴, 듀얼다마신 패턴, 비아홀 및 트렌치 중 어느 하나인 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 먼저, 트랜지스터 등을 포함한 소정의 하부 구 조(도시안됨)가 형성된 반도체 기판(100)을 제공하고, 상기 반도체 기판(100) 상에 층간절연막(101)을 형성한다. 상기 층간절연막(101)은 저유전 상수값(low k)을 갖는 절연물질로 형성하는 것이 바람직하다. 이어서, 상기 층간 절연막(101)의 일부분을 식각하여 상기 반도체 기판(100)의 일부를 노출시키는 소정 형태 개구부, 예컨데 듀얼 다마신(dual damascene) 패턴(102)를 형성한다. 여기서, 도면에서는 층간절연막(101)내에 듀얼 다마신 패턴(102)을 형성하여 후속 공정을 진행하는 경우를 예로 들어 설명하나, 층간절연막(101)에 내에 비아홀, 트렌치 또는 싱글 다마신 패턴을 형성하여 공정을 진행하는 경우에도 본 발명을 적용할 수 있다. 다음으로, 상기 듀얼 다마신 패턴(102)에 의해 노출된 반도체 기판(100)의 표면에 형성되는 자연 산화막 또는 오염 물질 등을 제거하기 위하여 세정공정을 수행한다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 듀얼 다마신 패턴(102)을 포함한 전체 구조 표면에 확산방지막을 증착한다. 상기 확산방지막으로써, CVD 방식을 적용하여 형성된 TiN(이하, "CVD-TiN막"이라 칭함: 103)막을 이용한다. 또한, 상기 CVD-TiN막(103)의 증착 두께는, 최소저항 감소 및 기존의 공정보다 안정성을 높이기 위해 50 내지 500 Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 1c에 도시한 바와 같이, 상기 CVD-TiN막(103)상에, 1차 보론(B) 도핑공정을 수행한 후, 어닐링공정을 수행한다. 이때, 어닐링 공정은 200℃ 정도의 온도에서 수행한다.
그런 다음, 도 1d에 도시한 바와 같이, 상기 CVD-TiN막(103)상에, 씨드막을 형성한다. 상기 씨드막은 Ti, Al 및 Cu 중 어느 하나를 이용하여 형성한다.
다음으로, 도 1e에 도시한 바와 같이, 상기 씨드막(104)상에, 2차 B 도핑공정을 수행한 후, 스터핑한 후, 질소 분위기 또는 포밍 가스 분위기에서 그들의 혼합기체 하에서 어닐링 공정을 수행한다.
상기 1차 및 2차 B 도핑공정이 수행됨에 따라, CVD-TiN막(103) 및 씨드막(104)의 결정립계에 B가 충진됨으로써, 상기 결정립계를 강화시킬 수 있다.
즉, 본 발명의 실시예에서는, B 도핑공정을 통해 구리의 확산 경로를 막아줌으로써, 확산방지막 및 씨드막으로서의 특징 등을 향상시킬 수 있다.
그런 다음, 도 1f에 도시한 바와 같이, 상기 듀얼 다마신 패턴(102)을 포함한 전체 구조 표면이 완전히 매립할 수 있을 정도의 두께로 Cu막(105)을 형성한다.
그런 다음, 도 1g에 도시한 바와 같이, 상기 층간절연막(101)이 노출될 때까지, 상기 Cu막(105), CVD-TiN막(103) 및 씨드막(104)을 CMP 하여, 상기 듀얼 다마신 패턴(102) 내에 Cu배선(105a)를 형성한다. 이어서, 상기 구리 금속배선(105a)에 H2 또는 NH3 처리를 실시한다. 상기 H2 또는 NH3 처리는 구리 금속배선(105a) 상에 형성되는 CuOX 등과 같은 구리 금속배선(105a) 표면의 불순물을 효과적으로 제거한다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 구리 금속배선 형성방법에 의하면, B를 CVD 방식으로 형성된 TiN막에 충진시킴으로써, 상기 CVD-TiN 막의 결정립계에 B가 위치하도록 하여, 상기 CVD-TiN막의 결정립계를 강화시킬 수 있다.
따라서, 본 발명은 구리의 확산 경로를 효과적으로 막아주는 우수한 확산방지막을 형성할 수 있으므로, 구리 금속배선의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 상에 소정 형태의 개구부가 구비된 층간절연막을 형성하는 단계;
    상기 개구부를 포함한 전체 구조 표면에 TiN막을 증착하는 단계;
    상기 TiN막에 1차 B 도핑공정을 수행하는 단계;
    상기 1차 B 도핑공정이 완료된 TiN막을 포함한 전체 구조 표면에 씨드막을 증착하는 단계;
    상기 씨드막에 2차 B 도핑공정을 수행하는 단계;
    상기 개구부가 매립되도록 전체 구조 표면에 구리막을 형성하는 단계; 및
    상기 층간절연막이 노출될 때까지 상기 구리막을 CMP 하여 구리 금속배선을 형성하는 단계를 포함하는 반도체 소자의 구리 금속배선 형성방법.
  2. 제 1항에 있어서,
    상기 TiN막은 CVD 방식을 적용하여 증착하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.
  3. 제 1항에 있어서
    상기 1차 및 2차 B 도핑공정을 수행한 후, 어닐링공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.
  4. 제 1항에 있어서,
    상기 씨드막은 Ti, Al 및 Cu 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 구리 금속배선을 형성하는 단계 후,
    상기 구리 금속배선에 H2 또는 NH3 처리를 실시하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.
  6. 제 1항에 있어서,
    상기 개구부는 싱글 다마신 패턴, 듀얼다마신 패턴, 비아홀 및 트렌치 중 어느 하나인 것을 특징으로 하는 반도체 소자의 구리 금속배선 형성방법.
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