KR20070066426A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 어닐링 처리를 통해 씨드층의 결정립 크기를 조대화함으로써, 후속적으로 형성되는 구리배선 결정립의 열적 안정화를 이룩하여, 구리배선의 신뢰성을 향상시킬 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은, 기판 상에 상기 기판의 일부분을 노출시키는 소정 형태의 개구부가 형성된 층간절연막을 형성하는 단계; 상기 개구부를 포함한 전체 구조의 표면을 따라 확산방지 도전층 및 씨드층을 차례로 형성하는 단계; 상기 씨드층을 어닐링 처리하는 단계; 상기 어닐링 처리된 씨드층 상에 상기 개구부를 매립하도록 구리 도금층을 형성하는 단계; 및 상기 층간절연막이 노출될 때까지 결과물을 식각하여, 상기 개구부 내에 구리배선을 형성하는 단계를 포함한다.
구리, 금속배선, 씨드(seed)층, 어닐링

Description

반도체 소자의 금속배선 형성방법{Method of forming metal line in semiconductor device}
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
20: 기판 21: 하부 금속배선
22: 확산방지 절연막 23: 제 1 절연막
24: 식각정지막 25: 제 2 절연막
26: 캡핑절연막 27: 듀얼 다마신 패턴
28: 확산방지 도전층 29: 씨드층
30: 어닐링 처리 31: 구리 도금층
31a: 구리배선
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 특히 어닐링 처리를 통해 씨드층의 결정립 크기를 조대화함으로써, 후속적으로 형성되는 구리배선 결정립의 열적 안정화를 이룩하여, 구리배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
도금(plating)법에는 무전해도금(electroless plating)법과 전기도금(electro plating)법이 있다. 무전해도금법은 높은 종횡비(high aspect ratio)를 갖는 배선 구조에서도 우수한 갭필(gap filling) 특성과 고속 성장을 나타내나, 그레인 크기(grain size)가 작아 전자 이동도(Electro Migration; 이하 'EM'이라 함)에 대한 내성이 낮고 화학 반응도 복잡하여 제어가 어렵다는 단점이 있다. 전기도금법은 성장속도가 빠를 뿐만 아니라, 화학 반응이 비교적 간단하고, 취급이 쉬우며, 그레인 크기가 크고, 양호한 막질을 얻을 수 있으므로 EM에 대한 내성이 우수하다.
그러나, 전기도금법을 이용한 구리배선 형성공정은 균일한 씨드층(seed layer)의 증착이 필수적이다. 현재 적용되고 있는 씨드층 증착 공정은 물리기상증착(PVD) 방법을 이용하고 있으며, 이를 이용한 구리배선 형성 방법은 PVD 방법에 의해 구리 확산방지 도전층과 구리 씨드층을 형성하고, 그 상부에 전기도금법에 의해 구리막을 형성하여 비아(via)나 트렌치(trench)를 매립한 후, CMP(chemical mechanical polishing) 공정에 의해 금속배선 형성 공정을 완료하고 있다.
이하, 상기한 구리 전기도금법을 이용한 종래기술에 따른 반도체 소자의 금속배선 형성방법을 첨부한 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
우선, 도 1a에 도시한 바와 같이, 하부 금속배선(11)이 형성된 기판(10)을 제공하고, 상기 하부 금속배선(11)을 포함한 기판(10) 상에 절연막(12)을 형성한다. 상기 절연막(12)은 주로 산화물 계통의 절연물질, 특히 낮은 유전율값(low k)을 갖는 절연물질로 형성하는 것이 바람직하다. 그런 다음, 상기 절연막(12)의 일부분을 선택적으로 식각하여, 상기 하부 금속배선(11)을 노출시키는 트렌치(13)를 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 상기 트렌치(13)를 포함한 전체 구조의 표면을 따라 확산방지 도전층(14)을 형성한다. 상기 확산방지 도전층(14)은 Ta 또는 TaN을 PVD 방법으로 형성할 수 있다. 이어서, 도 1c에 도시한 바와 같이, 상기 확산방지 도전층(14) 상에 PVD 방법으로 씨드층(15)을 형성한다.
그런 후에, 도 1d에 도시한 바와 같이, 상기 씨드층(15) 상에, 전기도금법을 통해, 상기 트렌치(13)를 매립할 수 있을 정도의 두께로 구리 도금층(16)을 형성한다.
그 다음에, 도 1e에 도시한 바와 같이, 상기 절연막(12)이 노출될 때까지 결과물을 CMP하여, 상기 트렌치(13) 내에 구리배선(16a)을 형성한다.
그러나, 이와 같이 현재 보편화되어 있는 PVD법에 의한 구리 씨드층 형성 후, 전기도금법으로 구리배선을 형성하는 방법에서는, 구리배선에서의 응력 레벨(stress level) 차이로 인해, 구리배선의 열적 안정성이 저하됨으로써, 구리배선의 신뢰성을 확보하는데 어려움이 따르는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 구리배선을 이루는 결정립의 열적 안정화를 이룩하여, 구리배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은,
기판 상에 상기 기판의 일부분을 노출시키는 소정 형태의 개구부가 형성된 층간절연막을 형성하는 단계;
상기 개구부를 포함한 전체 구조의 표면을 따라 확산방지 도전층 및 씨드층을 차례로 형성하는 단계;
상기 씨드층을 어닐링 처리하는 단계;
상기 어닐링 처리된 씨드층 상에 상기 개구부를 매립하도록 구리 도금층을 형성하는 단계; 및
상기 층간절연막이 노출될 때까지 결과물을 식각하여, 상기 개구부 내에 구리배선을 형성하는 단계를 포함한다.
여기서, 상기 확산방지 도전층은 TiN을 이온화 PVD, CVD 및 MOCVD법 중 어느 하나의 방법으로 증착하거나, Ta 또는 TaN을 이온화 PVD 또는 CVD법으로 증착하거나, WN를 CVD법으로 증착하거나, TiAlN, TiSiN 및 TaSiN 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성하는 것을 특징으로 한다.
그리고, 상기 씨드층은 Cu, Ni, Mo, Pt, Ti 및 Al 중 어느 하나를 사용하며, PVD, CVD 및 ALD 공정 중 어느 하나의 공정으로 50 내지 1,500 Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 어닐링 처리는, 수소 환원 분위기에서 상온 내지 350℃의 온도 범위에서 1분 내지 3시간 동안 수행하는 것을 특징으로 한다.
또한, 상기 수소 환원 분위기는, H2, H2+Ar(1~95%), 및 H2+N2(1~95%) 중 어느 하나를 사용하는 것을 특징으로 한다.
또한, 상기 어닐링 처리 후,
플라즈마 처리를 수행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 구리 도금층은, 상기 씨드층을 형성한 후로부터 1 내지 24시간 이내에 형성하는 것을 특징으로 한다.
또한, 구리 도금층을 형성한 후,
수소 환원 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 수소 환원 열처리는, 수소 환원 분위기에서 상온 내지 350℃의 온도 범위에서 1분 내지 3시간 동안 열처리하는 것을 특징으로 한다.
또한, 상기 수소 환원 분위기는, H2, H2+Ar(1~95%), 및 H2+N2(1~95%) 중 어느 하나를 사용하는 것을 특징으로 한다.
또한, 상기 수소 환원 열처리는, 상기 구리 도금층을 형성한 후에 시간 지연 없이 인-시튜(in-situ)로 진행하는 것을 특징으로 한다.
또한, 상기 개구부는 듀얼 다마신 패턴, 비아홀 및 트렌치 중 어느 하나인 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
우선, 도 2a에 도시한 바와 같이, 하부 금속배선(21)이 형성된 기판(20)을 제공한 다음, 상기 하부 금속배선(21)을 포함한 기판(20) 상에 확산방지 절연막(22), 제 1 절연막(23), 식각정지막(24), 제 2 절연막(25) 및 캡핑절연막(26)을 차례로 형성한다. 여기서, 상기 하부 금속배선(21)은 Cu, W 및 Al 중 어느 하나를 이용하여 형성할 수 있고, 상기 확산방지 절연막(22), 식각정지막(24) 및 캡핑절연막(26)은 주로 SiC 또는 SiN 등의 절연물질을 이용하여 형성할 수 있다. 또한, 상기 제 1 및 제 2 절연막(23, 25)은 주로 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성할 수 있다.
그런 다음, 상기 캡핑절연막(26) 및 제 2 절연막(25)의 소정 영역을 선택적으로 식각하여 트렌치를 형성하고, 상기 트렌치에 의해 노출된 식각정지막(24), 제 1 절연막(23) 및 확산방지 절연막(22)의 소정 영역을 선택적으로 식각하여 상기 하부 금속배선(21)의 일부를 노출시키는 비아홀을 형성하여, 트렌치 및 비아홀로 구성된 듀얼 다마신 패턴(27)과 같은 개구부를 형성한다. 한편, 상기 비아홀과 트렌치의 형성 순서는 바뀔 수도 있다. 여기서, 도 2a에서는 듀얼 다마신 패턴(27)을 형성하여 후속 공정을 진행하는 경우를 예로 들어 설명하나, 절연막 내에, 하부 금속배선을 노출시키는 비아홀 또는 트렌치만을 형성하여 공정을 진행하는 경우에도 본 발명을 적용할 수 있다.
그 다음에, 상기 듀얼 다마신 패턴(27)에 의해 노출된 하부 금속배선(21)의 표면에 세정 공정을 수행한다. 상기 세정 공정은, 상기 하부 금속배선(21)이 W 또는 Al 등의 금속일 경우 RF 플라즈마를 이용하고, Cu일 경우에는 리액티브 세정(reactive cleaning) 방법을 적용하여 수행하는 것이 바람직하다.
다음으로, 도 2b에 도시한 바와 같이, 상기 듀얼 다마신 패턴(27)을 포함한 전체 구조의 표면을 따라 확산방지 도전층(28)을 형성한다. 상기 확산방지 도전층(28)은, TiN을 이온화(ionized) PVD, 화학적 기상 증착(chemical vapor deposition: CVD) 및 금속 유기 화학적 기상 증착법(metal organic chemical vapor deposition: MOCVD) 중 어느 하나의 방법으로 증착하여 형성하거나, Ta 또는 TaN을 이온화 PVD 또는 CVD법으로 증착하여 형성하거나, WN를 CVD법으로 증착하여 형성하거나, TiAlN, TiSiN 및 TaSiN 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성할 수 있다.
그런 다음, 도 2c에 도시한 바와 같이, 상기 확산방지 도전층(28)의 표면을 따라 씨드층(29)을 형성한다. 상기 씨드층(29)은 Cu, Ni, Mo, Pt, Ti 및 Al 중 어느 하나를 사용하며, PVD, CVD 및 ALD 공정 중 어느 하나의 공정으로 50 내지 1,500 Å의 두께로 형성하는 것이 바람직하다.
그 다음에, 도 2d에 도시한 바와 같이, 상기 씨드층(29)을 어닐링 처리(30)한다. 상기 어닐링 처리(30)는, 수소 환원 분위기에서 상온 내지 350℃의 온도 범위에서 1분 내지 3시간 동안 수행하는 것이 바람직하다. 이때, 상기 수소 환원 분위기는, H2만을 적용하거나, H2+Ar(1~95%) 또는 H2+N2(1~95%) 등과 같은 수소 혼합 기체를 적용하는 것이 바람직하다.
상기한 씨드층(29)의 어닐링 처리(30)을 수행함으로써, 상기 씨드층(29)의 결정립 크기를 조대화하여, 후속의 구리 도금층(31) 형성시 결정립이 커진 구리층을 얻을 수 있다. 이로써, 구리 도금층(31)을 이루는 결정립을 열적으로 안정화시켜, 구리 도금층에 걸리는 응력을 감소시킬 수 있고, 결국에는 열공정에 의한 구리배선의 단선을 방지하거나, 결함(defect)을 개선할 수 있으므로, 상기 구리배선의 신뢰성을 향상시킬 수 있다.
여기서, 상기 어닐링 처리(30)를 수행한 후에는, 씨드층(29)의 표면 거칠기(roughness) 안정화를 위하여, 플라즈마 처리(plasma treatment)를 추가적으로 수행할 수도 있다.
다음으로, 도 2e에 도시한 바와 같이, 상기 어닐링 처리(30)된 씨드층(29) 상에 상기 듀얼 다마신 패턴(27)을 매립하도록 구리 전기도금법으로 구리 도금층(31)을 형성한다. 상기 구리 도금층(31)은, 상기 씨드층(29)을 형성한 후로부터 1 내지 24시간 이내에 형성하는 것이 바람직하다. 이때, 본 발명의 실시예에서는, 상술한 바와 같이, 상기 씨드층(29)에 어닐링 처리(30)를 수행하여, 씨드층(29)의 결정립을 조대화시킨 후, 구리 도금층(31)을 형성하기 때문에, 구리 전기도금 시에 성장되는 핵의 크기를 조대화시켜, 상기 구리 도금층(31)의 결정립 크기를 조대화할 수 있다.
이와 같이, 결정립 크기가 조대화되어, 구조적으로 안정된 구리 도금층(31)이 형성되지만, 구조적으로 보다 더 안정된 구리 도금층(31)을 얻기 위하여, 상기 구리 도금층(31)을 형성한 후에, 수소 환원 열처리를 수행하여, 구리 도금층(31)의 결정 조직(grain morphology)을 바꾸어 준다.
여기서, 상기 구리 도금층(31)의 수소 환원 열처리는, 수소 환원 분위기에서 상온 내지 350℃의 온도 범위에서 1분 내지 3시간 동안 열처리하는 것이 바람직하다. 이 때, 상기 수소 환원 분위기는, H2만을 적용하거나, H2+Ar(1~95%) 또는 H2+N2(1~95%) 등과 같은 수소 혼합 기체를 적용하는 것이 바람직하다. 또한, 상기 수소 환원 열처리는, 상기 구리 도금층(31)의 형성 후에, 표면에 구리 산화막이 형성되는 것을 방지하기 위하여, 시간 지연 없이 인-시튜(in-situ)로 진행하는 것이 바람직하다.
그런 후에, 도 2f에 도시한 바와 같이, 상기 캡핑막(26)이 노출될 때까지 결과물을 CMP 등의 방법으로 식각하여, 상기 듀얼 다마신 패턴(27) 내에 구리배선(31a)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속배선 형성방법에 의하면, 씨드층을 형성한 다음, 상기 씨드층을 어닐링 처리함으로써, 상기 씨드층의 결정립 크기를 조대화하여, 후속의 구리 도금층 형성시 결정립이 커진 구리층 을 얻을 수 있다. 따라서, 구리 도금층을 이루는 결정립을 열적으로 안정화시켜, 구리 도금층에 걸리는 응력을 감소시킬 수 있다. 결국, 본 발명은 열공정에 의한 구리배선의 단선을 방지하거나, 결함을 개선할 수 있으므로, 구리배선의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (12)

  1. 기판 상에 상기 기판의 일부분을 노출시키는 소정 형태의 개구부가 형성된 층간절연막을 형성하는 단계;
    상기 개구부를 포함한 전체 구조의 표면을 따라 확산방지 도전층 및 씨드층을 차례로 형성하는 단계;
    상기 씨드층을 어닐링 처리하는 단계;
    상기 어닐링 처리된 씨드층 상에 상기 개구부를 매립하도록 구리 도금층을 형성하는 단계; 및
    상기 층간절연막이 노출될 때까지 결과물을 식각하여, 상기 개구부 내에 구리배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 확산방지 도전층은 TiN을 이온화 PVD, CVD 및 MOCVD법 중 어느 하나의 방법으로 증착하거나, Ta 또는 TaN을 이온화 PVD 또는 CVD법으로 증착하거나, WN를 CVD법으로 증착하거나, TiAlN, TiSiN 및 TaSiN 중 어느 하나를 PVD 또는 CVD법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 씨드층은 Cu, Ni, Mo, Pt, Ti 및 Al 중 어느 하나를 사용하며, PVD, CVD 및 ALD 공정 중 어느 하나의 공정으로 50 내지 1,500 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 어닐링 처리는, 수소 환원 분위기에서 상온 내지 350℃의 온도 범위에서 1분 내지 3시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 4 항에 있어서,
    상기 수소 환원 분위기는, H2, H2+Ar(1~95%), 및 H2+N2(1~95%) 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 어닐링 처리 후,
    플라즈마 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서,
    상기 구리 도금층은, 상기 씨드층을 형성한 후로부터 1 내지 24시간 이내에 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 1 항에 있어서,
    구리 도금층을 형성한 후,
    수소 환원 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 8 항에 있어서,
    상기 수소 환원 열처리는, 수소 환원 분위기에서 상온 내지 350℃의 온도 범위에서 1분 내지 3시간 동안 열처리하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제 9 항에 있어서,
    상기 수소 환원 분위기는, H2, H2+Ar(1~95%), 및 H2+N2(1~95%) 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 8 항에 있어서,
    상기 수소 환원 열처리는, 상기 구리 도금층을 형성한 후에 시간 지연 없이 인-시튜(in-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 1 항에 있어서,
    상기 개구부는 듀얼 다마신 패턴, 비아홀 및 트렌치 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
KR1020050127575A 2005-12-22 2005-12-22 반도체 소자의 금속배선 형성방법 KR20070066426A (ko)

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