KR20100130551A - 무정형 탄탈륨 이리듐 확산 장벽을 갖는 구리 인터커넥트 구조 - Google Patents

무정형 탄탈륨 이리듐 확산 장벽을 갖는 구리 인터커넥트 구조

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Abstract

반도체 디바이스 제조시 사용하는 확산 장벽을 형성하는 방법은, 패턴된 층간 유전체(ILD)층 상부에 이리듐이 도프된 탄탈륨 기반 장벽층을, 물리기상증착(PVD) 공정으로, 증착시키는 단계를 포함하되, 이 때 장벽층은 원자 중량으로 적어도 60%의 이리듐 농도로 증착되어 그 결과 무정형 구조를 갖게 되도록 한다.

Description

무정형 탄탈륨 이리듐 확산 장벽을 갖는 구리 인터커넥트 구조{COPPER INTERCONNECT STRUCTURE WITH AMORPHOUS TANTALUM IRIDIUM DIFFUSION BARRIER}
본 발명은 일반적으로 반도체 디바이스 제조 기술들에 관한 것으로, 그 중에서도 특히, 무정형(amorphous) 탄탈륨 이리듐 확산 장벽(diffusion barrier)을 갖는 구리 인터커넥트(copper interconnect) 구조에 관한 것이다.
반도체 집적 회로 디바이스 크기가 더 높은 동작 주파수(operating frequencies), 더 낮은 전력 소비, 그리고 전반적으로 높은 생산성을 달성하기 위해 지속적으로 작아짐에 따라, 구리 인터커넥트들(copper interconnections)을 소위 듀얼 다마신(dual damascene) 공정에 의해 형성하는 데에는 제조 및 성능 모두에서 어려움들이 증가하고 있다. 특히, 인터커넥트 피처(feature)의 크기들(예를 들어, 구리 배선들의 폭 및 비아(via) 홀들의 직경)이 점점 작아짐에 따라, 식각된 트렌치/비아(trench/via) 구조에 구리를 전기 도금하여 채우는것(filling)이 점점 더 어렵게 되었다. 구리의 전기도금 공정은 구리 시드층(copper seed layer)에서 시작되어, 물리기상증착(PVD; physical vapor deposition)으로, 차례로, 라이너(liner) 재료의 상부에 진행된다.
하지만, 구리 시드층은 완전히 균일하지 않기(limited conformity) 때문에, 시드층에는 하나 혹은 그 이상의 단절부분들(discontinuities)을 포함할 수 있다. 그와 같이 구리 시드층이 단절된 곳에서는, 구리 확산 장벽(copper diffusion barrier)으로 작용하는 하부 라이너(통상, 탄탈륨(Ta) 혹은 탄탈륨 질화물(TaN))의 표면이 PVD 공정 후 대기 중에 노출되어 산화된다. 그 결과, 구리의 전기도금은 산화된 라이너 표면에서는 수행되지 않는데, 이는 구리 이온들에 대한 전자 공급(구리의 전기도금을 위해 필요한 반응임)이 산화된 라이너 표면에서는 억제되기 때문이다. 결과적으로, 시드층의 단절 부분이 구리와 접촉면(interface)를 갖게 되는데, 이 접촉면에서는 원자의 본딩(bonding)이 너무 약해서 열처리(annealing) 공정 동안 그 단절 부분은 핵생성이 안되는 사이트(void nucleation site)가 된다. 상기 열처리 공정은 인터커넥트 시스템의 신뢰도를 높이기 위해서 구리 그레인들(copper grains)을 충분한 크기로(large) 성장시키기 위해 이용된다. 그 결과, 핵생성이 안되는 사이트는 상기 열처리 공정 동안 혹은 칩 제조 공정을 완성하기 위해 금속층들을 추가로 형성하기 위한 이후의 히팅(heating) 공정 동안 아무 것도 형성이 안된채로(void formation) 남겨진다. 또한 핵생성이 안된 사이트들은 전자이동(electromigration) 혹은 기타 스트레스-유도된 이동 현상 때문에, 칩 동작에 부정적인 영향을 미칠 수 있다. 요약하면, 그와 같이 핵생성이 안된 사이트들은 제품의 수율 또는 신뢰성을 떨어뜨리는 결과를 초래한다.
바람직한 구현 예로서, 반도체 디바이스 제조시 사용하는 확산 장벽을 형성하는 방법은, 패턴된 층간 유전체(ILD; interlevel dielectric)층 상부에 이리듐(Ir)이 도프된 탄탈륨(Ta) 기반 장벽층을, 물리기상증착(PVD) 공정으로, 증착시키는 단계를 포함하되, 상기 장벽층은 무정형(amorphous) 구조를 갖도록 원자 중량(atomic weight)으로 적어도 60%의 이리듐 농도로 증착된다.
또 다른 구현 예로서, 반도체 디바이스에 관한 확산 장벽 구조는, 패턴된 층간 유전체(ILD)층 상부에 형성된, 이리듐(Ir)이 도프된, 탄탈륨(Ta) 기반 장벽층을 포함하되; 상기 장벽층은 무정형(amorphous) 구조를 갖도록 원자 중량으로 적어도 60%의 이리듐 농도로 증착된다.
또 다른 구현 예로서, 반도체 디바이스를 형성하는 방법은, 하부 도전체층(conductor layer)의 상부에 형성된, 층간 유전체(ILD)층에 하나 혹은 그 이상의 듀얼 다마신 트렌치 및 비아 구조 패턴들을 형성하는 단계; 상기 패턴된 ILD층 및 상기 하부 도전체층의 노출된 부분들 상부에, 제 1의 이리듐(Ir)이 도프된, 탄탈륨(Ta) 기반층을 포함하는, 희생층(sacrificial layer)을 물리기상증착(PVD) 공정으로, 증착시키는 단계; 상기 희생층의 수평 표면들을, 선택적으로 제거하여 하부 도전체층에 디봇(divot)을 형성하는 단계; 및 상기 희생층의 수직 부분들은 남겨두면서, 제 2의 이리듐(Ir)이 도프된, 탄탈륨 기반층을 포함하는, 장벽층을 상기 ILD층 상부에 그리고 상기 디봇에 대응하는 상기 하부 도전체층의 노출된 부분들 상부에, PVD로, 증착시키는 단계를 포함하되; 상기 희생층 및 장벽층들 모두는 무정형(amorphous) 구조를 갖도록 원자 중량으로 적어도 60%의 이리듐 농도로 증착된다.
또 다른 구현 예로서, 반도체 디바이스를 형성하는 방법은, 하부 도전체층의 상부에 형성된, 층간 유전체(ILD)층에 비아 패턴을 형성하는 단계; 상기 패턴된 ILD층 및 상기 하부 도전체층의 노출된 부분들 상부에, 제 1의 이리듐(Ir)이 도프된, 탄탈륨(Ta) 기반층을 포함하는, 희생층(sacrificial layer)을, 물리기상증착(PVD) 공정으로, 증착시키는 단계; 상기 희생층의 수평 표면들을, 선택적으로, 제거하여 상기 하부 도전체층에 디봇(divot)을 형성하는 단계; 상기 ILD층에 하나 혹은 그 이상의 트렌치들을 패터닝하는 단계; 상기 희생층의 수직 부분들은 남겨두면서, 제 2의 이리듐(Ir)이 도프된, 탄탈륨 기반층을 포함하는, 장벽층을 상기 ILD층 상부에 그리고 상기 디봇(divot)에 대응하는 상기 하부 도전체층의 노출된 부분들 상부에, PVD로, 증착시키는 단계를 포함하되; 상기 희생층 및 장벽층들 모두는 무정형(amorphous) 구조를 갖도록 원자 중량으로 적어도 60%의 이리듐 농도로 증착된다.
예시적인 도면들에 대해서 참조할 때, 도면들에서 유사한 요소들에는 유사한 참조번호가 부여된다.
도 1a 내지 도 1e는, 본 발명의 구현 예에 따라, 반도체 디바이스 제조 시 사용하기 위한 확산 장벽을 형성하는 방법을 설명하는 연속된 단면도들을 도시한다;
도 2a는, 예시적인 무정형(amorphous), 이리듐(Ir)이 도프된 탄탈륨(Ta) 필름의 투사전자현미경사진(TEM; transmission electron micrograph) 이미지를 도시한다;
도 2b는, 도 2a의 Ir이 도프된 Ta 필름의 전자 회절 패턴 이미지를 도시한다;
도 3a는, Ru이 도프된 TaN 필름의 TEM 이미지를 도시한다;
도 3b는, 도 3a의 Ru이 도프된 TaN 필름의 전자 회절 패턴 이미지를 도시한다;
도 4a 내지 도 4e는, 본 발명의 또 다른 구현 예에 따라, 비아 가우징(via gouging)과 연관된 희생 라이너 단계에 무정형, Ir이 도프된 라이너 기술을 포함하는 예시적인 공정 흐름 단계들의 시퀀스를 도시한다; 그리고
도 5a 내지 도 5f는, 본 발명의 또 다른 구현 예에 따라, 무정형, Ir이 도프된 라이너 기술을 스팡 비아 형성(Spang via formation)에 포함한 예시적인 공정 흐름 단계들의 시퀀스를 도시한다.
구리 형성과 관련하여 핵생성이 안되는 문제(the problem of void nucleation)를 해결하기 위해, 탄탈륨(Ta) 라이너의 대체 재료로 귀금속(예를 들어 루테늄(Ru))이 연구되어왔다. Ta와는 달리, Ru는 구리 전기도금을 위한 시드층이 될 수 있다. 비록 구리 시드층에 단절된 부분들이 존재하더라도, 대기 중에 노출된 어떠한 Ru의 단절된 부분도 산화되지 않으며, 따라서 전기 도금 시드층으로서의 기능을 수행하는데 문제가 없다. 그러나, Ru층이 디바이스 피쳐들(device feature)에 적합하게 되려면(conformal), 화학기상증착(CVD; chemical vapor deposition) 또는 원자층증착(ALD; atomic layer deposition) 공정에 의해서 형성되어야만 한다. 이러한 Ru의 증착 공정은 진공 연속 클러스터(vacuum continuous cluster) 처리 시스템에서 종래 Ta PVD 체임버(chamber) 외에 또 다른 공정 체임버를 필요로 한다. 안타깝게도, 이는 생산 비용의 증가라는 결과를 가져온다.
또 다른 솔루션으로는 Ta 및 TaN 라이너의 대체 재료로, Ru가 도프된 Ta 라이너 혹은 Ru가 도프된 TaN 라이너를 사용하는 기술이 연구되어왔다. 이러한 접근은, 라이너 재료(liner material)가 구리 및 수분 확산을 방지하기 위한 장벽층으로의 기능과 전기도금 시드층으로의 기능을 모두 갖도록 하는데 그 목적이 있다. 또한, Ru가 도프된 Ta PVD 기술을 사용함으로써, 어떤 다른 공정 체임버들을 추가할 필요 없이 종래 PVD 시스템을 그대로 사용할 수 있다. 그러나, 실제로, Ru가 도프된 Ta 필름들은 다결정 미세구조(a polycrystalline microstructure)를 가지는데, 이 구조 내에서 Ru 결정들은 무정형 Ta 혹은 TaN 구조 속에 매립된다(bury in). 결과적으로, Ru의 그레인 바운더리들(grain boundaries) 및 Ru 그레인들과 Ta 페이즈(phase)의 접촉면들(interfaces)은 구리 원자들이 상기 그레인 바운더리들과 접촉면들을 따라서 확산될 수 있게 한다. 따라서, Ru가 도프된 Ta 필름들은 비록 전기도금 시드층으로의 기능은 수행하지만, 구리 및 수분 확산을 방지하는 효과적인 확산 장벽의 기능은 수행하지 못한다.
따라서, PVD 공정 내에 포함될 수 있는 반도체 디바이스 제조 공정에서 사용할 수 있는 확산 장벽을 지금부터 소개하고자 한다. 간단히 이야기하면, 본 발명의 구현 예들은, 무정형 미세구조를 생성하고 그리고/또는 그레인 바운더리 스터핑(stuffing)을 마무리하는 조성 및 증착 공정에서(in compositions and deposition conditions), Ta에 대한 도펀트로 이리듐(Ir)을 사용한다. 이러한 무정형층의 생성은, Cu 금속화(Cu metalization)를 확산하는데, 즉 빈 공간 없이 채우기(void-free filling)를 하는데 유리하게 한다. 무정형 필름을 형성하기 위해서, Ir이 도프된 Ta-기반 필름에서 Ir의 농도는 적어도 원자 중량의 60% 정도가 되어야 한다.
여기서 소개하는 본 발명의 구현 예들은 무정형 및 스터프된 합금 혹은 혼합물(amorphous and stuffed alloys and mixtures)을 포함할 수 있으며, 이들은 또한 장벽 금속 질화물 조성들(the barrier metal nitride formations)(예를 들어, α-Ta(Ir) 및 α-Ta(N, Ir))을 포함할 수 있다. 그와 같이 Ir이 도프된 Ta 필름들은 Ir이 도프된 Ta PVD 타겟을 사용하여 PVD에 의해 형성될 수 있다. Ru의 경우와는 달리, Ir이 도프된 Ta 필름들은 무정형 구조가 되도록 조정될 수 있으며(tailored); 따라서, 주위 유전체로 구리를 빠르게 확산시키는 그레인 바운더리들을 제공하지 않는다. Ta-Ru 시스템과는 달리, 상기 필름의 구체적인 조성(specific composition)을 조정함으로써, 열적으로 안정되고 뛰어난 확산 장벽을 형성하는 효율적인 그레인 바운더리 스터핑을 제공할 수 있다. 따라서, Ir이 도프된 Ta 필름들의 무정형 미세구조 때문에, 상기 필름들은 확산 장벽으로, 또한 구리 증착을 위한 전기도금 시드층으로서 기능을 수행할 수 있다.
또한, TaN/Ta/Cu와 유사한 Cu 시드를 갖는 이중층(bilayer)(예를 들어, Ta(N, Ir)/Ta(Ir)/Cu)을 고려해볼 수 있다. 이때, Ta(N, Ir)부분은 무정형 구조가 될 수도 있지만, 상기 층의 Ta(Ir) 부분은 적어도 무정형 구조를 가져야 한다. 한편, 유전체 재료에 대한 접착력(adhesion)이 충분히 강한 경우(그리고 뛰어난 확산 장벽 성능이 달성된 경우)에는, 이중층 구조가 생략될 수도 있다. 이 경우에, Cu 시드를 갖는 단층 장벽(예를 들어, α-Ta(Ir)/Cu 또는 α-Ta(N, Ir)/Cu)만이 사용된다.
이하에서 더 자세하게 설명할 것이지만, Ir이 도프된 라이너의 형성은 단일 이온화된 PVD 체임버에서 수행되기 때문에, 이 공정은 아주 최근에 개발된 다른 기술들과 호환될 수 있다. 예를 들어, Ir이 도프된 라이너 기술은 제 1의 라이너층을 통해 하부 구리 선 내부로 침투하는 비아 가우징(via gouging)과 연관된, 소위 “희생 라이너(sacrificial liner)” 또는 “장벽-우선(barrier-first)” 공정 단계들에 사용될 수 있으며, 이 단계들 다음에 제 2의 (Ir이 도프된) 라이너층 및 Cu 시드의 증착이 이루어진다. 어느 경우이든지, 구리 다마신(copper damascene) 공정에서 라이너 재료로서 본 발명에서 개시된 Ir이 도프된 Ta 필름들과 같은 재료를 구현하는 구리 인터커넥트 시스템들은 높은 신뢰성과 높은 생산 수율을 가질 수 있는데, 그 이유는 라이너/구리 접촉면에서 핵생성이 없는 사이트를 제거하기 때문이다.
이제 도 1a를 참조하면, 도 1a는 본 발명의 확산 장벽 구현 예들이 적용될 수 있는, 듀얼 다마신 인터커넥트 공정을 설명하는 단면도를 도시한다. 특히, 하부 금속층(102)는 그곳 상부에 형성된 층간 유전체(ILD)층(104)(예를 들어, low-K 재료)을 포함한다. 도시된 바와 같이, ILD층(104)는, 일반적으로 (106)에 도시된 대로 듀얼 다마신 방식(즉, 비아 및 트렌치 오프닝(via and trench opening))으로 패턴된다. 그 다음, 도 1b에 도시된 바와 같이, Ir이 도프된 Ta 기반 장벽층(108)이 PVD로 형성된다. 더 자세하게 설명하면, 장벽층(108)은, 예를 들어, Ta 및 Ir을 포함하는 복합 PVD 타겟을 사용하여 DC-마그네트론 스퍼터(DC-Magnetron sputter)에 의해 형성된다.
다시 모범 구현 예로 돌아가서 설명하면, 원자 중량에 의한 각 컴포넌트의 상대 농도는 Ta의 경우는 약 40% 혹은 그 이하로 하고 Ir의 경우는 약 60% 혹은 그 이상으로 하는데, 이렇게 하여 장벽층(108)이 무정형 구조를 갖게 한다. 그 다음, 도 1c에 도시된 바와 같이, Ir이 도프된 Ta층(108)의 상부에 PVD로 구리 시드층(110)을 형성한다. 상기 Ir이 도프된 Ta층과 상기 구리층 사이의 접촉면은 종래 Ta/Cu 접촉면 보다 더 높은 원자 본딩(bonding) 혹은 접착력(adhesion)을 갖는다. 또한, Ir이 도프된 Ta층(108)의 상부에 형성된 구리 시드층(110)은 심지어 400℃에서 한 시간 동안 열처리한 후에도 응집현상(agglomeration)이나 디웨팅(dewitting)이 나타나지 않는다. 반면, 종래 Ta/Cu 접촉면은 동일한 열처리를 하면 응집현상이 나타난다. 도 1d에서, 구리 충전재(remaining copper fill)(112)가 전기도금되고, 그 다음 도 1e에 도시된 바와 같은 화학적 기계연마(CMP; chemical mechanical polishing)와 같은 기타 종래 다마신 공정들이 수행되며, 선택적으로 캡핑층(capping layer)(도시되지 않음)을 위한 CVD가 수반될 수 있다.
전술한 Ir이 도프된 Ta 라이너를 구현하여 형성된 구리 인터커넥트들에는 이후에 오는 히팅 공정들 동안 눈에 띄는 결함(void)이 형성되지 않는다. 실제로, 구리와 Ir이 도프된 Ta의 접촉면은 단절된 시드 부분들을 갖지 않는데, 이는 무정형이며, Ir이 도프된 Ta의 보상 효과 때문이다. 따라서, 구리 인터커넥트들은 더 높은 전자 이동(electromigration) 및 스트레스 이동(stress migration) 저항들을 갖게 된다.
전술한 바와 같이, (원자 중량의) 농도가 적어도 60%인 이리듐(Ir)을 사용함으로써, 그 결과 증착된 장벽층은 무정형 구조를 갖는다. 도 2a는 무정형, Ir이 도프된 Ta 필름의 한 구현 예의 투사전자현미경사진(TEM; transmission electron micrograph) 이미지를 도시한다. 도 2b는 도 2a의 Ir이 도프된 Ta 필름의 전자 회절 패턴 이미지(an electron diffraction pattern image)를 도시하는데, 이 도면은 상기 필름의 무정형 특성들(properties)을 이미지 중앙에 단일의, 밝은 점(dot)의 형태로 도시한다. 이와 비교하여, 도 3a는, Ru가 도프된 TaN 필름의 TEM 이미지를 도시한다. 도 3b는, 도 3a의 Ru가 도프된 TaN 필름의 전자 회절 패턴 이미지를 도시하는데, 이 도면은 상기 필름의 다결정 특성들을 상기 이미지에서 다수의, 동심원으로 된 밝은 원들의 형태로 도시한다.
또한 전술한 바와 같이, Ir이 도프된 라이너 기술은 제 1의 라이너층을 통해 하부 구리 선 내부로 침투하는 비아 가우징(via gouging)과 연관된, 소위 "희생 라이너(sacrificial liner)" 또는 "장벽 우선(barrier-first)" 공정 단계들에 사용될 수 있으며, 이 단계들 다음에 제 2의 (Ir이 도프된) 라이너층 및 Cu 시드의 증착이 이루어진다. 도 4a 내지 도 4e는 이러한 공정 흐름 단계들의 시퀀스를 도시한다. 도 4a에서, 듀얼 다마신 비아/트렌치 패턴(402) 및 트렌치 패턴(404)은 ILD층(406)에 형성되고, 이 ILD층은 더 아래에 있는 와이어링층(wiring layer)(408)의 상부에 형성된다. 비아/트렌치 패턴(402)의 비아 부분은 식각되어 캡핑층(410)을 관통하되, 그 아래의 와이어링층(408) 상부에서 식각을 멈춘다.
도 4b에서는, 상기 구조의 상부에 희생 라이너(412)가 PVD로 형성되는데, 이때 희생 라이너(412)는 적절한 원자 농도의 Ir 도프된 Ta 혹은 TaN 재료로서 무정형 구조를 갖는다. 그 다음 도 4c에 도시된 바와 같이, 희생 라이너(412)의 수평 표면들을 예를 들어, 아르곤(Ar) 이온들과 같은 적절한 재료로 스퍼터링(sputtering)하여 (도면에서는 화살표로 도시됨) 제거한다. 이 공정은 또한, 하부 와이어링층(408)의 노출된 부분에 디봇(divot)(414)를 형성한다. 디봇(414)가 형성된 상부에, 전술한 종류의 장벽층(416) (예를 들어, 무정형, Ir이 도프된 Ta)이 형성되며, 그 다음, 도 4d에 도시된 바와 같이, 구리 시드층(418)이 형성된다. 그 다음, 다마신 트렌치 및 비아 구조들을 구리 재료(420)으로 완전히 채우고(filling), 이후 화학적 기계연마(CMP)를 통해 도 4e에 도시된 구조를 갖는다. 그 후, 상기 반도체 디바이스는 잘 알려진 기술들에 따라서 처리된다.
마지막으로, 도 5a 내지 도 5f는, 본 발명의 또 다른 구현 예에 따른, 무정형, 이리듐(Ir)이 도프된 라이너 기술을 스팡(Spang) 비아 형성 기술에 포함하는 예시적인 공정 흐름 단계들의 시퀀스를 도시한다. 도 5a에서, 비아(502)는 ILD층(504)에 초기에 형성되며(defined), 상기 ILD층은 하부 와이어링층(506)의 상부에 형성된다. 비아(502)는 식각되어 캡핑층(508)을 관통하되, 하부 와이어링층(408) 상부에서 식각을 멈춘다. 또한, ILD층(504) (예를 들어, low-K 재료가 될 수 있음) 상부에 형성된 하드마스크층(510) (예를 들어, 실리콘 산화막(silicon dioxide))이 도시된다.
도 5b에서, 상기 구조의 상부에 희생 라이너(512)가 PVD로 형성되는데, 이때 희생 라이너(512)는 적절한 원자 농도의 Ta 혹은 TaN 재료에 도프된 Ir로 하여 무정형 구조를 갖도록 한다. 그 다음 도 5c에 도시된 바와 같이, 희생 라이너(512)의 수평 표면들을 예를 들어, 아르곤(Ar) 이온들과 같은 적절한 재료로 스퍼터링(sputtering)하여 (도면에서는 화살표로 도시됨) 제거한다. 이 공정은 또한, 하부 와이어링층(506)의 노출된 부분에 디봇(divot)(514)를 형성한다. 이 시점에서, 도 5d에 도시된 바와 같이 잘 알려진 기술들에 따라, ILD층(504)에서 트렌치 구조들(516)이 패턴되어 식각된다.
도 5e를 참고하면, 전술한 종류의 장벽층(518) (예를 들어, 무정형, Ir이 도프된 Ta)이 형성되며, 그 다음, 도 4d에 도시된 바와 같이, 구리 시드층(520)이 형성된다. 그 다음, 다마신 트렌치 및 비아 구조들을 구리 재료(522)로 완전히 채우고(filling), 이후 화학적 기계연마(CMP)를 통해 도 5f에 도시된 구조를 갖는다. 이때 CMP는 하드마스크층(510)을 제거한다. 그 후, 상기 반도체 디바이스는 잘 알려진 기술들에 따라서 처리된다.
비록 본 발명은 바람직한 구현 예 혹은 구현 예들을 참조하여 설명했지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 본 발명의 기술적 사상을 벗어나지 않고도, 다양한 변형들이 가능하며, 그 요소들을 그와 균등한 것들로 대체할 수 있음을 이해할 수 있을 것이다. 또한, 본 발명의 본질적인 범위를 벗어남이 없이도, 본 명세서에서 가리키는 것들을 특정 상태(situation) 혹은 특정 재료로 바꾸기 위한 여러 변경들이 있을 수 있다. 따라서, 본 발명은, 이를 수행하기 위해 최적의 모드로 설계되어 개시된 특정 구현 예에 제한되지 않으며, 첨부된 특허청구범위의 기술적 사상 범위 내에서 모든 예시들을 포함하는 것으로 해석된다.

Claims (13)

  1. 반도체 디바이스 제조에 사용하기 위한 확산 장벽(diffusion barrier)을 형성하는 방법에 있어서,
    상기 방법은:
    패턴된 층간 유전체(ILD)층 상부에 이리듐이 도프된, 탄탈륨 기반 장벽층(barrier layer)을, 물리기상증착(PVD) 공정으로, 증착시키는 단계를 포함하되,
    상기 장벽층은 원자 중량으로 적어도 60%의 이리듐 농도로 증착되어 그 결과 무정형(amorphous) 구조를 갖게 되는
    확산 장벽을 형성하는 방법.
  2. 제 1항에서,
    상기 장벽층은,
    무정형 이리듐 탄탈륨(α-TaIr)층 및 무정형 이리듐 탄탈륨 질화물(α-TaNIr)층 중 하나를 포함하는
    확산 장벽을 형성하는 방법.
  3. 제 1항에서,
    상기 장벽층 상부에 PVD로 구리 시드층(copper seed layer)을 형성하는 단계를 더 포함하는
    확산 장벽을 형성하는 방법.
  4. 제 1항에서,
    상기 패턴된 ILD층은,
    듀얼 다마신(dual damascene) 구조로 패턴되어 하부 금속층의 상부 표면을 노출시키고 그 상부에 상기 장벽층이 증착되도록 하는
    확산 장벽을 형성하는 방법.
  5. 반도체 디바이스에 관한 확산 장벽 구조에 있어서,
    패턴된 층간 유전체(ILD)층 상부에 형성된, 이리듐이 도프된, 탄탈륨 기반 장벽층(barrier layer)을 포함하되,
    상기 장벽층은 원자 중량으로 적어도 60%의 이리듐 농도로 형성되어 그 결과 무정형(amorphous)구조를 갖게 되는
    확산 장벽 구조.
  6. 반도체 디바이스를 형성하는 방법에 있어서,
    상기 방법은 :
    층간 유전체(ILD)층 -상기 층간 유전체층은 하부 도전체층 상부에 형성됨- 에 하나 혹은 그 이상의 듀얼 다마신 트렌치(trench) 및 비아(via) 구조 패턴들을 형성하는 단계;
    상기 패턴된 ILD층 및 상기 하부 도전체층의 노출된 부분들 상부에 희생층(sacrificial layer) -상기 희생층은 제 1의 이리듐이 도프된, 탄탈륨 기반층을 포함함- 을, 물리기상증착(PVD) 공정으로, 증착시키는 단계;
    상기 희생층의 수평 표면들을, 선택적으로, 제거하여 상기 하부 도전체층에 디봇(divot)을 형성하는 단계; 및
    상기 희생층의 수직 부분들은 남겨두면서, 상기 ILD층 상부에, 그리고 상기 디봇에 대응하는 상기 하부 도전체층의 노출된 부분들 상부에 장벽층 -상기 장벽층은 제 2의 이리듐이 도프된, 탄탈륨 기반층을 포함함- 을, PVD로, 증착시키는 단계를 포함하되;
    상기 희생층 및 상기 장벽층들은 모두 원자 중량으로 적어도 60%의 이리듐 농도로 증착되어 그 결과 무정형(amorphous) 구조를 갖게 되는
    반도체 디바이스를 형성하는 방법.
  7. 제 6항에서,
    상기 희생층은,
    무정형 이리듐 탄탈륨(α-TaIr)층 및 무정형 이리듐 탄탈륨 질화물(α-TaNIr)층 중 하나를 포함하는
    반도체 디바이스를 형성하는 방법.
  8. 제 7항에서,
    상기 장벽층은,
    무정형 이리듐 탄탈륨 질화물(α-TaNIr)층을 포함하는
    반도체 디바이스를 형성하는 방법.
  9. 제 7항에서,
    상기 장벽층 상부에 PVD로 구리 시드층(copper seed layer)을 형성하는 단계를 더 포함하는
    반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    상기 방법은:
    층간 유전체(ILD)층 -상기 층간 유전체층은 하부 도전체층 상부에 형성됨- 에 비아 패턴(via pattern)을 형성하는 단계;
    상기 패턴된 ILD층 및 상기 하부 도전체층의 노출된 부분들 상부에 희생층(sacrificial layer) -상기 희생층은 제 1의 이리듐이 도프된, 탄탈륨 기반층을 포함함- 을, 물리기상증착(PVD) 공정으로, 증착시키는 단계;
    상기 희생층의 수평 표면들을, 선택적으로, 제거하여 상기 하부 도전체층에 디봇(divot)을 형성하는 단계;
    상기 ILD층에 하나 혹은 그 이상의 트렌치들을 패터닝하는 단계;
    상기 희생층의 수직 부분들은 남겨두면서, 상기 ILD층 상부에 그리고 상기 디봇에 대응하는 상기 하부 도전체층의 노출된 부분들 상부에 장벽층 -상기 장벽층은 제 2의 이리듐이 도프된, 탄탈륨 기반층을 포함함- 을, PVD로, 증착시키는 단계를 포함하되;
    상기 희생층 및 상기 장벽층들이 모두 원자 중량으로 적어도 60%의 이리듐 농도로 증착되어 그 결과 무정형(amorphous) 구조를 갖게 되는
    반도체 디바이스를 형성하는 방법
  11. 제 10항에서,
    상기 희생층은,
    무정형 이리듐 탄탈륨(α-TaIr)층 및 무정형 이리듐 탄탈륨 질화물(α-TaNIr)층 중 하나를 포함하는
    반도체 디바이스를 형성하는 방법.
  12. 제 11항에서,
    상기 장벽층은,
    무정형 이리듐 탄탈륨 질화물(α-TaNIr)층을 포함하는
    반도체 디바이스를 형성하는 방법.
  13. 제 11항에서,
    상기 장벽층 상부에 PVD로 구리 시드층(copper seed layer)을 형성하는 단계를 더 포함하는
    반도체 디바이스를 형성하는 방법.
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