JP2016111047A - Ｃｕ配線の形成方法および半導体装置の製造方法 - Google Patents

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Abstract

【課題】微細な凹部に高い占有率でかつ良好な埋め込み性でＣｕまたはＣｕ合金を埋め込むことができ、低抵抗のＣｕ配線を得ることができるＣｕ配線の形成方法および半導体装置の製造方法を提供する。
【解決手段】表面に所定パターンの凹部が形成された層間絶縁膜を有する基板に対し、凹部にＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成するＣｕ配線の形成方法は、層間絶縁膜の表面全面にバリア膜を形成する工程と、次いで、バリア膜表面の凹部以外の部分にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成する工程と、次いで、表面全体にＣｕまたはＣｕ合金からなるＣｕ系膜を形成する工程と、次いで、Ｃｕ系膜を形成した後の基板を加熱して、凹部以外の表面のＣｕまたはＣｕ合金を凹部内に流動させてＣｕまたはＣｕ合金を埋め込む工程とを有する。
【選択図】 図９

Description

本発明は、基板に形成された凹部にＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成するＣｕ配線の形成方法および半導体装置の製造方法に関する。
半導体デバイスの製造においては、半導体ウエハに成膜処理やエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、近時、半導体デバイスの高速化、配線パターンの微細化、高集積化の要求に対応して、配線の低抵抗化（導電性向上）およびエレクトロマイグレーション耐性の向上が求められている。
このような点に対応して、配線材料にアルミニウム（Ａｌ）やタングステン（Ｗ）よりも導電性が高く（抵抗が低く）かつエレクトロマイグレーション耐性に優れている銅（Ｃｕ）が用いられるようになってきている。
Ｃｕ配線の形成方法としては、半導体ウエハに形成された、トレンチやホールのような凹部を有する層間絶縁膜全体にタンタル金属（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などからなるバリア膜を物理的蒸着法（ＰＶＤ）であるプラズマスパッタで形成し、バリア膜の上に同じくプラズマスパッタによりＣｕシード膜を形成し、さらにその上にＣｕめっきを施してトレンチやホールを完全に埋め込み、ウエハ表面の余分な銅薄膜およびバリア膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により研磨処理して取り除く技術が提案されている（例えば特許文献１）。
しかしながら、半導体デバイスのデザインルールが益々微細化しており、Ｃｕはバリア膜に対して濡れ性が悪く、しかもＰＶＤはステップカバレッジが本質的に低いため、上記特許文献１に開示された技術では、Ｃｕシード層をトレンチやホール内に健全に形成することが困難であり、Ｃｕシード層がトレンチやホールの入口を狭めてしまう。そして、その状態でＣｕめっきを施してトレンチやホール内にＣｕを埋め込むと、埋め込まれたＣｕ膜にボイドが生じてしまう。
このような観点から、トレンチやホールのような凹部が形成された層間絶縁膜全体にＴａやＴａＮ等からなるバリア膜を形成し、その上にＣｕとの濡れ性が良好なＲｕ等からなる被濡れ層を化学的蒸着法（ＣＶＤ）で形成した後、ＰＶＤによりＣｕ膜を成膜し、その後、半導体ウエハを加熱することにより、表面のＣｕを凹部内に流し込んでＣｕを埋め込む技術が提案されている（例えば特許文献２）。また、この技術は、Ｃｕ膜の代わりにＣｕ合金膜を用いて凹部内にＣｕ合金を埋め込む場合にも適用可能である。
特開２００６−１４８０７５号公報 特開２００９−１０５２８９号公報
しかしながら、上述したようにトレンチやホールのような凹部内にＴａやＴａＮ等からなるバリア膜を形成し、さらにＲｕ膜等からなる被濡れ層を形成した後に凹部内にＣｕまたはＣｕ合金を埋め込むと、凹部内に占めるＣｕやＣｕ合金以外の部分の体積が増加してしまい、その分、配線抵抗が増大してしまう。
したがって、本発明が解決しようとする課題は、微細な凹部に高い占有率でかつ良好な埋め込み性でＣｕまたはＣｕ合金を埋め込むことができ、低抵抗のＣｕ配線を得ることができるＣｕ配線の形成方法および半導体装置の製造方法を提供することにある。
すなわち、本発明の第１の観点は、表面に所定パターンの凹部が形成された膜を有する基板に対し、前記凹部にＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成するＣｕ配線の形成方法であって、前記膜の表面全面にバリア膜を形成する工程と、次いで、前記バリア膜表面の前記凹部以外の部分にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成する工程と、次いで、表面全体にＣｕまたはＣｕ合金からなるＣｕ系膜を形成する工程と、次いで、前記Ｃｕ系膜を形成した後の基板を加熱して、前記凹部以外の表面のＣｕまたはＣｕ合金を前記凹部内に流動させてＣｕまたはＣｕ合金を埋め込む工程とを有することを特徴とするＣｕ配線の形成方法を提供する。
本発明の第１の観点において、前記被濡れ層は、前記凹部の側壁に形成されないか、またはわずかに形成されることが好ましい。また、前記被濡れ層は、前記凹部の側壁における平均膜厚が１ｎｍ以下になるように形成されることが好ましく、前記バリア膜表面の前記凹部以外の部分における膜厚が１〜５ｎｍになるように形成されることが好ましい。さらに、前記被濡れ層は、ＰＶＤまたはＣＶＤにより形成することができる。さらに、前記被濡れ層は、ＲｕまたはＣｏで構成されることが好ましい。
本発明の第２の観点は、表面に所定パターンでトレンチが形成され、かつ前記トレンチの底部と下層配線との間を接続するビアが形成された層間絶縁膜を有する基板に対し、前記トレンチおよび前記ビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成する半導体装置の製造方法であって、前記層間絶縁膜の表面全面にバリア膜を形成する工程と、次いで、前記バリア膜表面の前記トレンチ以外の部分および前記トレンチの底部の前記ビア以外の部分にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成する工程と、次いで、表面全体にＣｕまたはＣｕ合金からなるＣｕ系膜を形成する工程と、次いで、前記Ｃｕ系膜を形成した後の基板を加熱して、前記トレンチ底部のＣｕまたはＣｕ合金を前記ビア内に流動させるとともに前記トレンチ以外の表面のＣｕまたはＣｕ合金を前記トレンチ内に流動させて、前記ビアおよび前記トレンチにＣｕまたはＣｕ合金を埋め込む工程と、次いで、全面を研磨して前記トレンチ以外の表面の前記Ｃｕ系膜、前記被濡れ層、および前記バリア膜を除去し、Ｃｕ配線を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
前記第２の観点において、前記被濡れ層は、前記トレンチおよび前記ビアの側壁に形成されないか、またはわずかに形成されることが好ましい。また、前記被濡れ層は、前記トレンチおよび前記ビアの側壁における平均膜厚が１ｎｍ以下になるように形成されることが好ましく、前記バリア膜表面の前記トレンチ以外の部分における膜厚が１〜５ｎｍになるように形成されることが好ましい。さらに、前記被濡れ層は、ＰＶＤまたはＣＶＤにより形成することができる。さらに、前記被濡れ層は、ＲｕまたはＣｏで構成されていることが好ましい。
また、前記ビアおよび前記トレンチにＣｕまたはＣｕ合金を埋め込んだ後、全面を研磨する前に、前記Ｃｕ膜の上にＣｕまたはＣｕ合金からなる積み増し層を形成する工程をさらに有してもよい。
上記第１の観点および第２の観点において、前記ＣｕまたはＣｕ合金を埋め込む際の基板の加熱温度は、２００〜４００℃であることが好ましい。また、前記Ｃｕ系膜はＰＶＤにより形成されることが好ましい。
本発明によれば、ＣｕまたはＣｕ合金が濡れる被濡れ層を凹部以外の表面に形成することにより、基板加熱によるＣｕまたはＣｕ合金の流動性を確保して微細な凹部へのＣｕまたはＣｕ合金の埋め込み性を良好にすることができ、凹部の側壁には被濡れ層が不要であることから、凹部内のＣｕまたはＣｕ合金の占有率を高くして低抵抗のＣｕ配線を得ることができる。
特許文献１におけるＣｕの埋め込み状態を説明するための工程断面図である。 特許文献２におけるＣｕの埋め込み状態を説明するための工程断面図である。 バリア膜としてＭｎ膜、被濡れ層としてＲｕ膜を形成した後にＰＶＤによりＣｕ膜を形成した際、およびその後リフロー処理した際のＴＥＭ写真である。 被濡れ層を存在させずにＰＶＤによりＣｕ膜を形成した後、リフロー処理を行った際のＣｕの挙動を示す図である。 バリア膜としてＭｎ膜を形成した後にＲｕ膜を形成することなくＰＶＤによりＣｕ膜を形成した際、およびその後リフロー処理した際のＴＥＭ写真である。 被濡れ層がフィールド部には形成されずトレンチの側壁および底部のみに形成されている状態で、ＰＶＤによりＣｕ膜を形成した際、およびその後リフロー処理を行った際のＣｕの挙動を示す図である。 トレンチを含む全面にＭｎバリア膜を形成し、その上にＲｕ膜を形成した後、Ｒｕ膜がトレンチの側壁および底部のみに形成されている状態とし、その上にＰＶＤによりＣｕ膜を形成し、その後リフロー処理を行った際のＴＥＭ写真である。 本発明の第１の実施形態の工程を説明するためのフローチャートである。 本発明の第１の実施形態の工程を説明するための工程断面図である。 トレンチのショルダー部分にライナー膜を形成した例を示す断面図である。 本発明の第２の実施形態の工程を説明するためのフローチャートである。 本発明の第２の実施形態の工程を説明するための工程断面図である。
以下、添付図面を参照して本発明の実施形態について具体的に説明する。
＜本発明に至った経緯＞
最初に本発明に至った経緯について説明する。
上記特許文献１においては、図１に示すように、半導体ウエハ（以下単にウエハと記す）の微細なトレンチ（凹部）１０を有する層間絶縁膜（Ｌｏｗ−ｋ膜）１１の上にバリア膜１２を形成し（図１（ａ））、その後、ＰＶＤによりＣｕシード層１３を形成し（図１（ｂ））、次いでトレンチ１０内をＣｕめっき１４で埋め込み（図１（ｃ））、その後、ＣＭＰにより研磨処理してＣｕ配線１５を形成する（図１（ｄ））。このとき、Ｃｕはバリア膜に対して濡れ性が悪く、しかもＰＶＤはステップカバレッジが本質的に低いため、ＰＶＤによるＣｕシード層１３は、トレンチ１０の入口を狭めてしまい、その後のＣｕめっき１４の埋め込み性が悪化してボイド１６が生じ、Ｃｕ配線１５内にはボイド１６が残存した状態のままとなる。
一方、上記特許文献２においては、図２に示すように、同様に、微細なトレンチ１０を有する層間絶縁膜（Ｌｏｗ−ｋ膜）１１の全面にバリア膜１２を形成した後（図２（ａ））、バリア膜１２の上にＣｕが濡れる金属材料で構成された被濡れ層（ライナー膜）１７をＣＶＤで形成し（図２（ｂ））、その上にＰＶＤによりＣｕ膜１８を成膜し（図２（ｃ））、その後、ウエハを加熱することにより、表面のトレンチ１０以外の部分であるフィールド部１９のＣｕ膜をリフローさせ（リフロー処理）、トレンチ１０内にＣｕを埋め込む（図２（ｄ））。その後、同様に、ＣＭＰにより研磨処理してＣｕ配線１５を形成する（図２（ｅ））。このとき、被濡れ層（ライナー膜）１７はＣｕに対する濡れ性が良いので、リフロー処理の際の加熱によりフィールド部１９およびトレンチ側壁のＣｕがトレンチ１０の底へ流れ込み、トレンチ１０の底からＣｕが埋まる。これにより、トレンチ１０内にボイド等の欠陥のない健全なＣｕ配線を形成することができる。図３は、バリア膜としてＭｎ膜、被濡れ層（ライナー膜）としてＲｕ膜を形成した後にＰＶＤによりＣｕ膜を形成した際（図３（ａ））、およびその後リフロー処理（４００℃で６００ｓｅｃのアニール）した際（図３（ｂ））の透過型顕微鏡（ＴＥＭ）写真であるが、表面（フィールド部）およびトレンチ側壁のＣｕがトレンチの底へ流れ落ちて、Ｃｕがトレンチの底から埋め込まれることがわかる。
しかし、この場合に、被濡れ層（ライナー膜）１７はフィールド部１９のみならず、トレンチ１０の側壁にも形成されており、その分、トレンチ１０内に占めるＣｕ以外の部分の体積割合が大きくなり、配線抵抗が増大してしまう。
そこで、被濡れ層を存在させずにＰＶＤによりＣｕ膜を形成した後、リフロー処理を行った際のＣｕの挙動を調査した。
その結果、図４に示すような結果が得られた。すなわち、図４（ａ）に示すように、トレンチ１０を含む全面に形成されたバリア膜１２の上に被濡れ層を形成せずに直接ＰＶＤによるＣｕ膜１８を成膜した後にリフロー処理を行うと、図４（ｂ）に示すように、上面においてＣｕの流れが悪く、リフロー処理の際の熱によりＣｕが凝集してトレンチ１０の入口においてＣｕが詰まってしまい、トレンチ１０内にＣｕが流れることが阻止される。しかし、フィールド部１９から一旦トレンチ１０内に流入したＣｕやトレンチ１０の側壁に形成されたＣｕ膜はトレンチ１０の底部に流れ、わずかではあるがＣｕ膜１８がトレンチ１０の底部に埋め込まれる。図５は、バリア膜としてＭｎ膜を形成した後に被濡れ層を形成することなくＰＶＤによりＣｕ膜を形成した際（図５（ａ））、およびその後リフロー処理（４００℃で６００ｓｅｃのアニール）した際（図５（ｂ））の透過型顕微鏡（ＴＥＭ）写真である。図５から、リフロー処理によりトレンチのトップにおいてＣｕが凝集してトレンチを塞いでおり、表面（フィールド部）のＣｕのトレンチへの流れ込みが阻止されるが、トレンチ側壁のＣｕ等はリフロー処理によりトレンチの底へ流れ落ちていることがわかる。
一方、図６（ａ）に示すように、被濡れ層（ライナー膜）１７がフィールド部１９には形成されずトレンチ１０の側壁および底部のみに形成されている状態で、ＰＶＤによりＣｕ膜１８を形成した場合には、その後リフロー処理を行うことにより、図６（ｂ）に示すように、やはりトレンチ１０のトップにおいてＣｕが凝集してトレンチ入口を塞ぐ不良が発生する。図７は、微細なトレンチを有するＬｏｗ−ｋ膜の表面のみにＴｉＮ膜が形成されたウエハにＭｎ膜および被濡れ層としてのＲｕ膜を形成して、Ｍｎ膜およびＲｕ膜がトレンチの側壁および底部のみに形成されている状態とした後、ＰＶＤによりＣｕ膜を形成し、その後リフロー処理を行った際のＴＥＭ写真である。この図に示すように、被濡れ層（ライナー膜）がトレンチの側壁に形成されていてもＣｕが凝集することによる埋め込み不良が多く生じていることがわかる。
以上の結果から、ＰＶＤによりＣｕを形成した後にリフロー処理を行った際の埋め込み不良は、リフロー処理（アニール）の際における熱によりバリア膜表面のトレンチ以外の部分であるフィールド部でＣｕが凝集して流動性が阻害されることが原因であり、フィールド部から一旦トレンチ内に流入したＣｕやトレンチ内の側壁に形成されたＣｕ膜は、トレンチ側壁の被濡れ層（ライナー膜）の存在にかかわらず、すなわちＣｕに対する濡れ性にかかわらず、リフロー処理によりトレンチの底部に向けて流動することが判明した。したがって、Ｃｕの良好な埋め込み性を得るためには、トレンチ以外の表面（フィールド部）に被濡れ層（ライナー膜）が形成されていればよい。
本発明は以上のような知見に基づいて完成されたものである。
＜第１の実施形態＞
次に、本発明の第１の実施形態について図８のフローチャートおよび図９の工程断面図を参照して説明する。本実施形態では、凹部であるトレンチにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成する。
まず、下部構造１０１（詳細は省略）の上にＳｉＯ２膜、低誘電率（Ｌｏｗ−ｋ）膜（ＳｉＣＯ、ＳｉＣＯＨ等）等からなる層間絶縁膜１０２が形成され、層間絶縁膜１０２に凹部としてトレンチ１０３が所定パターンで形成されたウエハＷを準備する（ステップ１、図９（ａ））。このようなウエハＷは、ＤｅｇａｓプロセスやＰｒｅ−Ｃｌｅａｎプロセスによって、絶縁膜表面の水分やエッチング／アッシング時の残渣を除去することが好ましい。
次に、トレンチ１０３の表面を含む全面にＣｕまたはＣｕ合金の拡散を抑制するバリア膜１０４を形成する（ステップ２、図９（ｂ））。
バリア膜１０４としては、ＣｕまたはＣｕ合金に対して高いバリア性を有し、低抵抗のものが用いられ、このような特性を有していれば材料は問わないが、Ｍｎ膜、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｔａ／ＴａＮの２層膜が好適である。また、ＴａＣＮ膜、Ｗ膜、ＷＮ膜、ＷＣＮ膜、Ｚｒ膜、ＺｒＮ膜、Ｖ膜、ＶＮ膜、Ｎｂ膜、ＮｂＮ膜等を用いることもできる。バリア膜は、イオン化ＰＶＤ（Ｉｏｎｉｚｅｄ Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ｉＰＶＤ）、例えばプラズマスパッタにより成膜することができる。また、通常のスパッタ、イオンプレーティング等の他のＰＶＤで成膜することもでき、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で成膜することもできる。ＣＶＤやＡＬＤはプラズマを用いてもよい。
Ｃｕ配線をより低抵抗化する観点から、バリア膜は薄く形成することが好ましく、１〜１０ｎｍが好ましい。Ｍｎ膜は層間絶縁膜１０２中のＳｉと反応してシリケート化し、バリア膜１０４を自己整合バリア膜として層間絶縁膜１０２側に形成することができるため、Ｃｕ配線中のＣｕの体積を増加させることができ、Ｃｕ配線を低抵抗化する効果が高い。このため、上記膜の中ではＭｎ膜がより好ましい。
Ｍｎ膜はＣＶＤまたはＡＬＤにより成膜することができる。ＣＶＤおよびＡＬＤによるＭｎ膜を成膜する成膜方法としては、特開２０１４−１３５４６５号公報に記載されたものを用いることができる。
次いで、バリア膜１０４の上にＣｕまたはＣｕ合金に対する濡れ性を確保するための被濡れ層であるライナー膜１０５を形成する（ステップ３、図９（ｃ））。ライナー膜１０５としては、Ｃｕに対する濡れ性が特に良好なＲｕ膜またはＣｏ膜を好適に用いることができる。
被濡れ層であるライナー膜１０５は、ＣｕまたはＣｕ合金に対して良好な濡れ性を有しているため、次のＣｕ系膜の成膜およびリフロー処理を行った際にＣｕまたはＣｕ合金の良好な移動性を確保することができる。この際に、上述したように、ＣｕまたはＣｕ合金の良好な埋め込み性を確保するためには、ウエハ表面のトレンチ以外の部分であるフィールド部１１０でのＣｕまたはＣｕ合金の流動性が確保されていればよく、ライナー膜１０５はフィールド部１１０に成膜される。ＣｕまたはＣｕ合金の流動性を確保する観点からは、トレンチ側壁のライナー膜は不要である。むしろ、Ｃｕ配線の低抵抗化のためにはトレンチ側壁にライナー膜１０５が形成されないことが好ましく、形成される場合でもわずかであることが好ましい。その場合に、トレンチ側壁のライナー膜１０５は不連続であってもよく、具体的には、平均膜厚が１ｎｍ以下となるようにすることが好ましい。
一方、ウエハＷにおけるフィールド部１１０のライナー膜１０５は、その後ＣＭＰで除去されるため、厚くてもＣｕ配線の抵抗に影響せず、フィールド部１１０全体に連続して形成することができる厚さで形成されることが好ましく、具体的には１ｎｍ以上が好ましい。一方、フィールド部１１０のライナー膜１０５は厚くし過ぎても無駄になるだけであるから、５ｎｍ以下であることが好ましい。したがって、フィールド部１１０のライナー膜１０５の厚さは１〜５ｎｍが好ましい。より好ましくは２〜５ｎｍである。なお、トレンチ１０３の底部のライナー膜１０５はＣｕ配線の抵抗への影響は小さいため、フィールド部と同程度の膜厚でよい。
以上のことから、ライナー膜１０５は、フィールド部１１０の膜厚がトレンチ側壁の膜厚よりも大きくなる異方性の高い状態で成膜されることが必要であり、フィールド部１１０における平均膜厚ＴＦに対するトレンチ側壁における平均膜厚ＴＳの比ＴＳ／ＴＦが０．２５以下であることが好ましい。このような異方性の高い膜形成を行うためには、ステップカバレッジが低い成膜手法を用いることが好ましく、本質的にステップカバレッジが低いＰＶＤを好適に用いることができる。ＰＶＤの条件を選択することによりトレンチ側壁にほとんど成膜されない状態とすることができる。また、成膜手法としてＣＶＤを用いることもできる。ＣＶＤは本質的にコンフォーマルな成膜手法ではあるが、条件を調整することにより、ＴＳ／ＴＦを低くすることができ、ＴＳ／ＴＦが０．２５以下を満たすことが可能となる。
次いで、ＰＶＤによりＣｕまたはＣｕ合金からなるＣｕ系膜１０６を形成する（ステップ４、図９（ｄ））。ＰＶＤとしてはｉＰＶＤ、例えばプラズマスパッタが好ましい。ｉＰＶＤでＣｕ系膜を成膜する際には、チャンバ内にウエハを配置し、チャンバ内にＡｒガスのプラズマを生成するとともに、ＣｕまたはＣｕ合金からなるターゲットをスパッタし、ウエハＷに高周波バイアスを印加することにより、Ｃｕイオンの成膜作用とＡｒイオンのエッチング作用とを制御する。このため、通常のＣＶＤよりも微細な凹部にＣｕ系膜を成膜しやすい。この工程の後のリフロー処理によりトレンチ以外の表面（フィールド部）のＣｕまたはＣｕ合金がトレンチ１０３内に流れ込むため、トレンチ１０３内の膜厚はわずかでよい。また、フィールド部のＣｕ系膜の膜厚は、トレンチ１０３の幅や高さによって適宜調整すればよく、５〜５０ｎｍ程度が好ましい。Ｃｕ合金としては、代表的なものとしてＣｕ−Ａｌ、Ｃｕ−Ｍｎを挙げることができる。また、他のＣｕ合金として、Ｃｕ−Ｍｇ、Ｃｕ−Ａｇ、Ｃｕ−Ｓｎ、Ｃｕ−Ｐｂ、Ｃｕ−Ｚｎ、Ｃｕ−Ｐｔ、Ｃｕ−Ａｕ、Ｃｕ−Ｎｉ、Ｃｕ−Ｃｏ、Ｃｕ−Ｔｉなどを用いることができる。
Ｃｕ系膜１０６の形成後、ウエハＷを加熱してフィールド部のＣｕをトレンチ１０３内に流動させるリフロー処理を行う（ステップ５、図９（ｅ））。このリフロー処理により、トレンチ１０３内にＣｕまたはＣｕ合金を埋め込む。ステップ４のＣｕ系膜の形成およびステップ５のリフロー処理を一回行ったのみではトレンチの埋め込みが不十分な場合、ステップ４とステップ５とを複数回繰り返してもよい。リフロー処理の加熱温度は２００〜４００℃の範囲が好ましい。２００℃より低いとＣｕまたはＣｕ合金が流動し難く、４００℃より高くなるとＣｕまたはＣｕ合金が凝集しやすくなり、かつ下地のＬｏｗ−ｋ膜等からなる層間絶縁膜１０２に悪影響を及ぼすおそれがある。このリフロー処理は、例えば、チャンバ内のステージにウエハを載置し、チャンバ内に不活性ガス、例えばＡｒガスやＮ２ガスやＨ２ガスを導入しつつ排気し、チャンバ内を所定の真空雰囲気に維持し、ステージに埋設された抵抗ヒーターによりウエハを加熱することにより行われる。
このようにリフロー処理によりトレンチ１０３内にＣｕまたはＣｕ合金を埋め込んだ後、必要に応じて、その後の平坦化処理に備えてＣｕ系膜１０６の上にＣｕまたはＣｕ合金からなる積み増し層１０７を形成する（ステップ６、図９（ｆ））。積み増し層１０７は、Ｃｕ系膜１０６に引き続いてｉＰＶＤ等のＰＶＤによりＣｕ膜を成膜することにより形成してもよいし、Ｃｕめっきを施すことにより形成してもよい。
この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりウエハＷ表面の積み増し層１０７、Ｃｕ系膜１０６、ライナー膜１０５、バリア膜１０４を除去して平坦化する（ステップ７、図９（ｇ））。これによりＣｕ配線１０８が形成される。
以上のように、本実施形態によれば、ＣｕまたはＣｕ合金が濡れる被濡れ層であるライナー膜１０５をトレンチ１０３以外のフィールド部１１０に形成することにより、リフロー処理の際のウエハ加熱によるＣｕの流動性を確保して微細なトレンチ１０３へのＣｕまたはＣｕ合金の埋め込み性を良好にすることができ、トレンチ１０３の側壁にはライナー膜１０５が不要であることから、トレンチ１０３内のＣｕ占有率を高くして低抵抗のＣｕ配線を得ることができる。
なお、図１０に示すように、トレンチ１０３の入り口部分には、通常、角がとれたショルダー部分１０３ａが形成されるが、良好な埋め込み性を実現するためには、ショルダー部分１０３ａにもフィールド部と同程度のライナー膜１０５が形成されていることが好ましい。また、上記例ではトレンチにＣｕまたはＣｕ合金を埋め込む場合について示したが、本実施形態は、ビア等のホールにＣｕまたはＣｕ合金を埋め込む場合にも適用可能である。
＜第２の実施形態＞
次に、本発明の第２の実施形態について図１１のフローチャートおよび図１２の工程断面図を参照して説明する。本実施形態では、デュアルダマシン法によりＣｕ配線を形成する際に本発明を適用する例を示す。
まず、下層配線２１１を含む下部構造２０１（詳細は省略）の上にＳｉＯ２膜、低誘電率（Ｌｏｗ−ｋ）膜（ＳｉＣＯ、ＳｉＣＯＨ等）等からなる層間絶縁膜２０２が形成され、層間絶縁膜２０２に凹部としてトレンチ２０３およびビア２０４が所定パターンで形成されたウエハＷを準備する（ステップ１１、図１２（ａ））。ビア２０４はトレンチ２０３の底部から下層配線２１１にかけて形成されている。このようなウエハＷは、ＤｅｇａｓプロセスやＰｒｅ−Ｃｌｅａｎプロセスによって、絶縁膜表面の水分やエッチング／アッシング時の残渣を除去することが好ましい。
次に、トレンチ２０３およびビア２０４の表面を含む全面にＣｕまたはＣｕ合金の拡散を抑制するバリア膜２０５を形成する（ステップ１２、図１２（ｂ））。バリア膜２０５としては、第１の実施形態のバリア膜１０４と同様、ＣｕまたはＣｕ合金に対して高いバリア性を有し、低抵抗のものが用いられ、このような特性を有していれば材料は問わず、第１の実施形態において例示された材料を用いることができる。また、膜厚および成膜手法も第１の実施形態と同様である。
次いで、バリア膜２０５の上にＣｕまたはＣｕ合金に対する濡れ性を確保するための被濡れ層であるライナー膜２０６を形成する（ステップ１３、図１２（ｃ））。ライナー膜２０６としては、第１の実施形態と同様、ＣｕまたはＣｕ合金に対する濡れ性が特に良好なＲｕ膜またはＣｏ膜を好適に用いることができる。また、ライナー膜２０６は、第１の実施形態のライナー膜１０５と同様、フィールド部２１０には成膜され、トレンチやビアの側壁には形成されないか、形成される場合でもわずかであることが好ましい。その場合に、トレンチやビアの側面のライナー膜２０６は不連続であってもよく、具体的には、トレンチやビアの側壁における平均膜厚が１ｎｍ以下となるようにすることが好ましい。
一方、ウエハＷにおけるフィールド部２１０のライナー膜２０６は、第１の実施形態のライナー膜１０５と同様、フィールド部２１０全体に連続して形成することができる厚さで形成されることが好ましく、具体的には１ｎｍ以上が好ましい。また、フィールド部２１０のライナー膜２０６は厚くし過ぎても無駄になるだけであるから、５ｎｍ以下であることが好ましい。したがって、フィールド部２１０のライナー膜１０６の厚さは１〜５ｎｍが好ましい。より好ましくは２〜５ｎｍである。また、トレンチ２０３の底部のライナー膜２０６は、ビア２０４の埋め込みに用いるため、ある程度の膜厚が必要であり、フィールド部２１０と同程度の膜厚であることが好ましい。
ライナー膜２０６は、第１の実施形態のライナー膜１０５と同様、フィールド部２１０の膜厚がトレンチやビアの側壁の膜厚よりも大きくなる異方性の高い状態で成膜されることが必要であり、フィールド部２１０における平均膜厚ＴＦに対するトレンチおよびビアの側壁における平均膜厚ＴＳの比ＴＳ／ＴＦが０．２５以下であることが好ましい。このような異方性の高い膜形成を行うためには、ステップカバレッジが低い成膜手法を用いることが好ましく、第１の実施形態と同様、本質的にステップカバレッジが低いＰＶＤを好適に用いることができる。ＰＶＤの条件を選択することによりトレンチやビア側壁にほとんど成膜されない状態とすることができる。また、第１の実施形態と同様、条件を調整することにより、ＣＶＤを用いることもできる。
次いで、ＰＶＤによりＣｕまたはＣｕ合金からなるＣｕ系膜２０７を形成する（ステップ１４、図１２（ｄ））。第１の実施形態と同様、ＰＶＤとしてはｉＰＶＤ、例えばプラズマスパッタが好ましい。Ｃｕ合金としては、第１の実施形態と同様、代表的なものとしてＣｕ−Ａｌ、Ｃｕ−Ｍｎを挙げることができる。また、他のＣｕ合金として、Ｃｕ−Ｍｇ、Ｃｕ−Ａｇ、Ｃｕ−Ｓｎ、Ｃｕ−Ｐｂ、Ｃｕ−Ｚｎ、Ｃｕ−Ｐｔ、Ｃｕ−Ａｕ、Ｃｕ−Ｎｉ、Ｃｕ−Ｃｏ、Ｃｕ−Ｔｉなどを用いることができる。
Ｃｕ系膜２０７の形成後、ウエハＷを加熱してトレンチ底部のＣｕまたはＣｕ合金をビア２０４に流動させるとともに、フィールド部２１０のＣｕまたはＣｕ合金をトレンチ２０３内に流動させるリフロー処理を行う（ステップ１５、図１２（ｅ））。このリフロー処理により、ビア２０４およびトレンチ２０３にＣｕを埋め込む。この際に、底部のビア２０４から順にボトムアップするようにＣｕまたはＣｕ合金が埋め込まれる。ステップ１４のＣｕ系膜の形成およびステップ１５のリフロー処理を一回行ったのみではトレンチの埋め込みが不十分な場合、ステップ１４とステップ１５とを複数回繰り返してもよい。このリフロー処理の温度は、第１の実施形態と同様である。
このようにリフロー処理によりトレンチ２０３およびビア２０４内にＣｕまたはＣｕ合金を埋め込んだ後、必要に応じて、その後の平坦化処理に備えてＣｕ系膜２０７の上にＣｕまたはＣｕ合金からなる積み増し層２０８を成膜する（ステップ１６、図１２（ｆ））。積み増し層２０８は、Ｃｕ系膜２０７に引き続いてｉＰＶＤ等のＰＶＤによりＣｕ系膜を成膜することにより形成してもよいし、Ｃｕめっきを施すことにより形成してもよい。
この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりウエハＷ表面の積み増し層２０８、Ｃｕ系膜２０７、ライナー膜２０６、バリア膜２０５を除去して平坦化する（ステップ１７、図１２（ｇ））。これによりＣｕ配線２０９が形成される。
以上のように、本実施形態によれば、ＣｕまたはＣｕ合金が濡れる被濡れ層であるライナー膜２０６を、ウエハＷのフィールド部２１０およびトレンチ２０３の底部に形成することにより、Ｃｕの流動性を確保して微細なトレンチ２０３およびビア２０４へのＣｕまたはＣｕ合金の埋め込み性を良好にすることができ、トレンチ２０３やビア２０４の側壁にはライナー膜２０６が不要であることから、トレンチ２０３およびビア２０４内のＣｕまたはＣｕ合金の占有率を高くして低抵抗のＣｕ配線を得ることができる。
＜他の適用＞
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく種々変形可能である。上記実施形態では、被処理基板として半導体ウエハを例にとって説明したが、半導体ウエハには典型的なシリコンウエハのみならず、ＧａＡｓ、ＳｉＣ、ＧａＮなどの化合物半導体も含まれる。また、被処理基板は半導体ウエハに限定されず、液晶表示装置等のＦＰＤ（フラットパネルディスプレイ）に用いるガラス基板や、セラミック基板等にも本発明を適用することができることはもちろんである。
１０１，２０１；下部構造
１０２，２０２；層間絶縁膜
１０３；トレンチ
１０４，２０５；バリア膜
１０５，２０６；ライナー膜（被濡れ層）
１０６，２０７；Ｃｕ系膜
１０７，２０８；積み増し層
１０８，２０９；Ｃｕ配線
１１０，２１０；フィールド部
２１１；下層配線
Ｗ；半導体ウエハ（被処理基板）

Claims (17)

  1. 表面に所定パターンの凹部が形成された膜を有する基板に対し、前記凹部にＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成するＣｕ配線の形成方法であって、
    前記膜の表面全面にバリア膜を形成する工程と、
    次いで、前記バリア膜表面の前記凹部以外の部分にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成する工程と、
    次いで、表面全体にＣｕまたはＣｕ合金からなるＣｕ系膜を形成する工程と、
    次いで、前記Ｃｕ系膜を形成した後の基板を加熱して、前記凹部以外の表面のＣｕまたはＣｕ合金を前記凹部内に流動させてＣｕまたはＣｕ合金を埋め込む工程と
    を有することを特徴とするＣｕ配線の形成方法。
  2. 前記被濡れ層は、前記凹部の側壁に形成されないか、またはわずかに形成されることを特徴とする請求項１に記載のＣｕ配線の形成方法。
  3. 前記被濡れ層は、前記凹部の側壁における平均膜厚が１ｎｍ以下になるように形成されることを特徴とする請求項２に記載のＣｕ配線の形成方法。
  4. 前記被濡れ層は、前記バリア膜表面の前記凹部以外の部分における膜厚が１〜５ｎｍになるように形成されることを特徴とする請求項２または請求項３に記載のＣｕ配線の形成方法。
  5. 前記被濡れ層は、ＰＶＤまたはＣＶＤにより形成されることを特徴とする請求項１から請求項４のいずれか１項に記載のＣｕ配線の形成方法。
  6. 前記被濡れ層は、ＲｕまたはＣｏで構成されていることを特徴とする請求項１から請求項５のいずれか１項に記載のＣｕ配線の形成方法。
  7. 前記ＣｕまたはＣｕ合金を埋め込む際の基板の加熱温度は、２００〜４００℃であることを特徴とする請求項１から請求項６のいずれか１項に記載のＣｕ配線の形成方法。
  8. 前記Ｃｕ系膜はＰＶＤにより形成されることを特徴とする請求項１から請求項７のいずれか１項に記載のＣｕ配線の形成方法。
  9. 表面に所定パターンでトレンチが形成され、かつ前記トレンチの底部と下層配線との間を接続するビアが形成された層間絶縁膜を有する基板に対し、前記トレンチおよび前記ビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成する半導体装置の製造方法であって、
    前記層間絶縁膜の表面全面にバリア膜を形成する工程と、
    次いで、前記バリア膜表面の前記トレンチ以外の部分および前記トレンチの底部の前記ビア以外の部分にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成する工程と、
    次いで、表面全体にＣｕまたはＣｕ合金からなるＣｕ系膜を形成する工程と、
    次いで、前記Ｃｕ系膜を形成した後の基板を加熱して、前記トレンチ底部のＣｕまたはＣｕ合金を前記ビア内に流動させるとともに前記トレンチ以外の表面のＣｕまたはＣｕ合金を前記トレンチ内に流動させて、前記ビアおよび前記トレンチにＣｕまたはＣｕ合金を埋め込む工程と、
    次いで、全面を研磨して前記トレンチ以外の表面の前記Ｃｕ系膜、前記被濡れ層、および前記バリア膜を除去し、Ｃｕ配線を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  10. 前記被濡れ層は、前記トレンチおよび前記ビアの側壁に形成されないか、またはわずかに形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記被濡れ層は、前記トレンチおよび前記ビアの側壁における平均膜厚が１ｎｍ以下になるように形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記被濡れ層は、前記バリア膜表面の前記トレンチ以外の部分における膜厚が１〜５ｎｍになるように形成されることを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
  13. 前記被濡れ層は、ＰＶＤまたはＣＶＤにより形成されることを特徴とする請求項９から請求項１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記被濡れ層は、ＲｕまたはＣｏで構成されていることを特徴とする請求項９から請求項１３のいずれか１項に記載の半導体装置の製造方法。
  15. 前記ＣｕまたはＣｕ合金を埋め込む際の基板の加熱温度は、２００〜４００℃であることを特徴とする請求項９から請求項１４のいずれか１項に記載の半導体装置の製造方法。
  16. 前記Ｃｕ系膜はＰＶＤにより形成されることを特徴とする請求項９から請求項１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記ビアおよび前記トレンチにＣｕまたはＣｕ合金を埋め込んだ後、全面を研磨する前に、前記Ｃｕ系膜の上にＣｕまたはＣｕ合金からなる積み増し層を形成する工程をさらに有することを特徴とする請求項９から請求項１６のいずれか１項に記載の半導体装置の製造方法。
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