WO2011114989A1 - 薄膜の形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 74
- 239000010409 thin film Substances 0.000 title claims abstract description 36
- 230000015572 biosynthetic process Effects 0.000 title abstract description 6
- 239000010408 film Substances 0.000 claims abstract description 195
- 238000009792 diffusion process Methods 0.000 claims abstract description 44
- 229910052751 metal Inorganic materials 0.000 claims description 115
- 239000002184 metal Substances 0.000 claims description 115
- 239000010949 copper Substances 0.000 claims description 110
- 239000013078 crystal Substances 0.000 claims description 57
- 238000000137 annealing Methods 0.000 claims description 27
- 230000004888 barrier function Effects 0.000 claims description 22
- 229910052802 copper Inorganic materials 0.000 claims description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 239000010936 titanium Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- 229910052707 ruthenium Inorganic materials 0.000 claims description 8
- 238000005240 physical vapour deposition Methods 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000008021 deposition Effects 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 abstract description 29
- 239000010410 layer Substances 0.000 description 93
- 239000000758 substrate Substances 0.000 description 9
- 230000002265 prevention Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000007769 metal material Substances 0.000 description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000005324 grain boundary diffusion Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
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- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
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- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Definitions
- the present invention relates to a method for forming a thin film used to fill a recess formed in an object to be processed such as a semiconductor wafer.
- semiconductor devices are manufactured by repeatedly performing various processes such as a film forming process and a pattern etching process on a semiconductor wafer to manufacture a desired device.
- various processes such as a film forming process and a pattern etching process on a semiconductor wafer to manufacture a desired device.
- line widths and hole diameters are becoming increasingly finer.
- aluminum alloys have been mainly used as wiring materials and embedding materials.
- the line width and hole diameter are becoming increasingly finer, and the operation speed is desired to be increased.
- W copper
- Cu copper
- the metal material such as Al, W, or Cu is used as a wiring material or a material for filling a hole for contact, for example, between an insulating material such as a silicon oxide film (SiO 2 ) and the metal material.
- an insulating material such as a silicon oxide film (SiO 2 )
- SiO 2 silicon oxide film
- a barrier layer is interposed at a boundary portion between the insulating layer and the lower conductive layer.
- a Ta film, a TaN film, a Ti film, a TiN film, and the like are widely known (Patent Documents 1 to 4).
- this liner layer is mainly made of a material having a lattice spacing close to that of the buried metal layer.
- the material of the liner layer is used. Attention has been focused on the use of Ru (ruthenium) as a main component (for example, Patent Document 5).
- a barrier film made of, for example, TaN is formed in a portion including an opening portion of a so-called Dual Damascene structure, and then a Ru film is formed as a liner layer by CVD (Chemical Vapor Deposition). It is described that Cu is embedded thereafter.
- CVD Chemical Vapor Deposition
- Patent Document 3 From the viewpoint of improving electromigration resistance, in Patent Document 3 described above, after forming a copper film for embedding, an extra copper film other than the embedding portion is removed by chemical mechanical polishing to form a copper metal wiring. A method is described in which titanium or ruthenium is selectively laminated on a copper metal wiring and then annealed. However, the film forming method disclosed in Patent Document 3 has a problem that even if annealing is performed, the grain size of crystal grains in the copper film is relatively small, and the electromigration resistance cannot be sufficiently improved.
- Patent Document 4 discloses that after a recess is filled with a copper conductive film, a coating film made of titanium, ruthenium, or the like is formed without removing the excess conductive film, and further heat treatment is performed. Yes. However, this Patent Document 4 aims to move the crystal defects in the conductive film to the interface between the conductive film and the coating film and finally remove it, and to improve the electromigration resistance. It is not what you are trying to do.
- An object of the present invention is to provide a method for forming a thin film that not only can improve adhesion and embedding characteristics with an embedded metal, but can also improve electromigration resistance.
- the present inventors have performed annealing treatment in a state where a metal film having a lattice spacing close to that of the metal material of the metal film is formed on the upper surface of the metal film for embedding. As a result, the inventors have found that the crystal growth in the filling metal film can be efficiently performed and the electromigration resistance can be improved, and the present invention has been achieved.
- a thin film forming method for forming a thin film so as to embed a recess in a surface of an object to be processed having a recess on the surface, the metal film for embedding on the surface of the object to be processed including the recess Forming a recess and embedding the recess, forming a diffusion-preventing metal film over the entire surface of the object to be processed so as to cover the metal film, and forming the diffusion-preventing metal film And a method of forming a thin film comprising the step of annealing the object to be processed.
- FIG. 1 is a process cross-sectional view showing a state of a semiconductor wafer which is an object to be processed in each process in a thin film forming method according to an embodiment of the present invention. It is a flowchart which shows the formation method of the thin film which concerns on one Embodiment of this invention. It is a figure which shows the state of the crystal structure of each metal centering on copper. It is a schematic diagram showing deviation of Cu crystal lattice when Ta or Ti is used as a liner layer and a Cu layer is laminated thereon. It is a schematic diagram showing the deviation of the crystal lattice of Cu when Ru is used as the liner layer and a Cu layer is laminated thereon.
- FIG. 1 is a process cross-sectional view showing a state of a semiconductor wafer which is an object to be processed in each step in a thin film formation method according to an embodiment of the present invention
- FIG. 2 shows a thin film formation method according to an embodiment of the present invention. It is a flowchart to show.
- insulating layers 1 and 2 are sequentially formed on the surface of a silicon substrate, and a conductive layer 4 to be a wiring layer or the like is formed in the insulating layer 2 as an object to be processed. Then, an insulating layer 6 made of, for example, a SiO 2 film or the like is formed on the entire surface of the insulating layer 2 so as to cover the conductive layer 4, and a recess 8 for wiring and / or contact is formed in the insulating layer. Is prepared, and degassing is first performed on the semiconductor wafer (S1). In this degas treatment, moisture, organic substances, etc. adhering to the surface of the semiconductor wafer are removed to remove them.
- the conductive layer 4 of the semiconductor wafer corresponds to an electrode of a transistor or a capacitor.
- the illustration of the etch stop layer at the interface between the insulating layer 2 and the insulating layer 6, the barrier layer covering the side surface and the bottom surface of the conductive layer 4, etc. is omitted.
- the concave portion 8 includes a contact through hole or via hole for electrical contact with the conductive layer 4 and / or a wiring trench.
- a so-called dual damascene structure having a two-stage cross section in which a contact via hole is formed at the bottom of an elongated trench is shown.
- the lower conductive layer 4 is exposed at the bottom of the via hole to make contact between the wiring formed in the trench and the lower conductive layer 4.
- the surface portion other than the concave portion 8 on the surface is referred to as a field portion 9. That is, the field portion 9 indicates the flat portion side of the upper surface excluding the concave portion 8 formed in the insulating layer 6 here.
- a desired barrier layer 10 is formed on the entire surface of the semiconductor wafer including the bottom and side surfaces in the recess 8, that is, on the entire top surface of the insulating layer 6.
- a thickness is formed (S2).
- the barrier layer 10 is formed for the purpose of preventing the diffusion of silicon from the insulating layer 6 to the buried metal or improving the adhesion between the buried metal and the insulating layer 6 and the conductive layer 4.
- barrier layers 10 can be applied.
- a barrier layer having a two-layer structure in which a Ti film and a TiN film are sequentially stacked a barrier layer having a two-layer structure in which a TaN film and a Ta film are sequentially stacked, a Ti film, a TiN film, a Ta film, and There is also a barrier layer using only one of the TaN films.
- a barrier layer having a single-layer structure of a W film or a two-layer structure of a W film and a WN film can also be used.
- the material and structure of the barrier layer 10 are determined depending on the type of the liner layer that is a conductive layer to be formed on the barrier layer 10.
- the barrier layer 10 has a thickness of about 1 to 20 nm, for example.
- a liner layer 12 is formed on the barrier layer 10 (S3).
- This liner layer 12 is for improving adhesion and embedding characteristics with Cu used as an embedding metal in an embedding process performed in the subsequent processes.
- Ru is used as the liner layer 12 as described above, but Co (cobalt), Ta (tantalum), or the like can also be used. However, Ru is preferably used from the viewpoint of improving adhesion and embedding characteristics.
- the Ru film used as the liner layer 12 can be suitably formed by CVD using, for example, Ru 3 (CO) 12 as a raw material. In order to form this Ru film, for example, a CVD film forming apparatus as disclosed in Japanese Patent Application Laid-Open No. 2010-037631 can be used.
- the liner layer 12 has a thickness of about 1 to 10 nm, for example.
- a seed layer 14 is formed on the liner layer 12 (S4).
- the seed layer 14 is for increasing the efficiency in the subsequent filling process.
- the seed layer 14 is basically formed of the same material as the buried metal, and Cu is used here.
- the seed layer 14 can be formed by, for example, a PVD (Physical Vapor Deposition) method, typically a sputtering method.
- the seed layer 14 has a thickness of about 2 to 100 nm, for example.
- the seed layer 14 can be omitted.
- an embedding process for embedding the recess 8 with an embedded metal is performed to form a metal film 16 for embedding (S5).
- the recess 8 is completely filled with the filling metal film 16.
- Cu is used as the embedded metal for forming the embedded metal film 16.
- a plating method can be mainly used.
- a CVD method, an ALD (Atomic Layer Deposition) method or a PVD method in which a source gas and a reaction gas are alternately flowed to form thin films one by one, That is, a sputtering method can be used.
- the embedding is preferably performed so that the thickness a of the embedding metal film 16 in the field portion 9, which is a surface other than the recess 8 on the surface of the wafer W, is greater than or equal to the depth b of the recess 8.
- a thick metal film 16 is formed. That is, the buried metal film 16 is formed until “a ⁇ b”.
- the diffusion preventing metal film 18 characteristic of the method of the present invention is formed on the entire surface of the semiconductor wafer so as to cover the entire upper surface of the embedding metal film 16.
- a diffusion prevention film forming step of forming is performed (S6).
- the metal film 18 for preventing diffusion a metal material having a lattice spacing close to that of the metal material of the metal film 16 for burying is used.
- Ru is used as the metal material having the closest lattice spacing to this copper.
- the method for forming this Ru film is the same as the method for forming the liner layer 12 made of the Ru film described with reference to FIG.
- Such a metal film 18 for preventing diffusion By forming such a metal film 18 for preventing diffusion, it is consumed by diffusion by suppressing the diffusion of elements on the surface of the metal film 16 for embedding during an annealing process performed in a later process.
- the energy to be directed can be directed to the growth of grains in the metal film. As a result, grains (crystal grains) can be efficiently grown and promoted.
- the thickness of the metal film 18 for preventing diffusion is preferably 0.5 nm or more. If the thickness is less than 0.5 nm, the metal film 18 cannot be uniformly formed on the upper surface of the metal film 16 for embedding, and the film formation becomes uneven. Further, if the thickness of the metal film 18 for preventing diffusion is excessively large, the removal process described later requires a lot of time, so that the throughput is lowered. Therefore, the film thickness is preferably about 50 nm or less.
- the semiconductor wafer on which the metal film 18 for diffusion prevention is formed is exposed to a high temperature state and annealed to stabilize the crystal structure of each metal element ( S7).
- the annealing temperature is preferably in the range of 100 to 500 ° C., more preferably in the range of 150 to 400 ° C., and still more preferably in the range of 200 to 350 ° C. If the annealing temperature is lower than 100 ° C., the effect of annealing cannot be fully exerted, and if it is higher than 500 ° C., the element sucking phenomenon occurs, which is not preferable.
- step S7 By forming the diffusion-preventing metal film 18 made of Ru on the surface of the embedded metal film 16 made of Cu in this way, these lattice intervals are very close to each other and adhesion is increased. For this reason, when the annealing process of step S7 is performed, thermal diffusion of Cu element on the Cu surface is suppressed. As a result, the energy to be consumed for the thermal diffusion is directed to the crystal growth, and the growth of crystal grains, that is, grains, is efficiently performed to promote the growth. As a result, since the length or area of the interface between crystal grains that tend to cause electromigration is reduced, the occurrence of electromigration can be suppressed accordingly.
- a removal process is performed to scrape off and remove the excess thin film on the surface of the semiconductor wafer (S8).
- a CMP Chemical Mechanical Polishing
- the embedding metal film 16 is formed on the surface of the semiconductor wafer which is the object to be processed having the recess 8 on the surface, and the recess is embedded, and the metal film 16 is covered so as to cover the metal film 16. Since the metal film 18 for preventing diffusion is formed on the entire surface of the semiconductor wafer as the processing object, and then this semiconductor wafer as the processing object is annealed, the adhesion of the embedded metal and the embedding characteristics are improved. Not only can this be achieved, but electromigration resistance can also be improved.
- FIG. 3 is a diagram showing the state of the crystal structure of each metal centering on copper
- FIGS. 4A and 4B are schematic views showing the state of face spacing when Cu layers are stacked depending on the liner layer.
- FIG. 3 shows the crystal structure, lattice parameters, and lattice spacing (plane spacing and deviation from Cu) of the elements of Cu, Ru, Ta, and Ti.
- the Ru spacing is closest to the Cu (111) plane.
- the deviation amounts of the Ta and Ti crystal lattices are 11.9% and 9.77%, respectively, whereas the deviation amount of the Ru crystal lattice is only 2.57%, and the deviation amount is the largest. Few.
- the use of Ru metal as the liner layer 12 can improve the adhesion to the Cu film and can also improve the embedding characteristics of the recess.
- 4A and 4B show the deviation of the crystal lattice of Cu, FIG. 4A shows the case where Ta or Ti is used as the liner layer, and FIG. 4B shows the case where Ru is used as the liner layer.
- the crystal size of the Cu film on the Ru film becomes smaller than the crystal size of the Cu film on the Ta film or Ti film.
- the crystal size of the Cu (111) plane when a Cu film was formed on a stacked structure of TaN having a thickness of 4 nm and Ta film having a thickness of 2 nm and annealing was performed was 15 nm.
- the crystal size of the Cu (111) plane when the Cu film was formed on the laminated structure of the Ru film and annealed was 11 nm.
- the Ru layer is used as the liner layer, the adhesion and the like are improved, but the crystal size of the Cu film is reduced.
- electromigration tends to occur as grain boundary diffusion at the crystal (grain) interface in the Cu film. Therefore, as described above, when the crystal size of the Cu film is small, the length or area of the interface between the Cu crystals increases accordingly, and grain boundary diffusion is likely to occur, resulting in deterioration of electromigration resistance. Furthermore, when the crystal size of the Cu film is small, if Cu crystal grows in the subsequent process, voids may be generated in the Cu film.
- the diffusion preventing metal film 18 is formed on the Cu film which is the embedding metal film 16 to promote the crystal growth while suppressing the diffusion of the Cu film surface. ing.
- a semiconductor wafer on which a metal film for preventing diffusion is formed and a semiconductor wafer on which no metal film is formed are prepared. Confirmed growth.
- FIG. 5A and 5B are cross-sectional views of a thin film laminated structure when an experiment for confirming the action of the metal film for preventing diffusion is performed.
- FIG. 5A shows the structure for preventing diffusion on the metal layer 16 for embedding. A sample in which the metal film 18 is not formed is shown, and
- FIG. 5B shows a sample in which the diffusion-preventing metal film 18 is formed on the embedding metal layer 16.
- FIG. 5A corresponds to a conventional method and corresponds to an insulating layer 6 made of SiO 2 , a barrier layer 10 made of a Ti film, a liner layer 12 made of a Ru film, and a metal film 16 for embedding on a semiconductor wafer which is a silicon substrate.
- Cu films 20 are sequentially stacked.
- FIG. 5B corresponds to the method of the present invention, in which an insulating layer 6 made of SiO 2 , a barrier layer 10 made of Ti film, a liner layer 12 made of Ru film, and a metal film 16 for embedding are formed on the silicon substrate.
- a diffusion preventing metal film 18 made of a corresponding Cu film 20 and Ru film is sequentially laminated.
- each sample on which the various thin films shown in FIGS. 5A and 5B were formed was annealed at a temperature of 150 ° C. for 30 minutes. Then, the size of the Cu crystal in each Cu film 20 was measured. As a result, in the case corresponding to the conventional method shown in FIG. 5A, the average value of Cu crystals in the Cu film 20 was about 58 nm. On the other hand, in the case of the one corresponding to the method of the present invention shown in FIG. 5B, the average value of the Cu crystals in the Cu film 20 is about 122 nm, and the Cu crystals are grown to be about twice as large. I was able to confirm.
- FIG. 6A and 6B schematically show the state of Cu crystals in the Cu film 20 of the sample corresponding to the present invention shown in FIG. 5B.
- FIG. 6A shows a state before annealing
- FIG. 6B shows a state after annealing. It is.
- the Cu crystal size in the Cu film 20 has many fine portions, but after the annealing treatment, the Cu crystals grow and become large as shown in FIG. 6B. It has become.
- the reason why the crystal growth can be promoted by annealing with the diffusion-preventing metal film 18 formed on the surface of the Cu film 20 corresponding to the burying metal film 16 is as follows. I think so. That is, normally, since the energy of the surface of the Cu film is the highest, the atoms on the surface are very easy to move and heat diffuse easily. However, if there is a Ru film on the surface of the Cu film that has a small amount of deviation in the lattice spacing with respect to Cu, the Ru film is strongly bonded at the interface between the two, thereby suppressing thermal diffusion. As a result, the energy that should originally be consumed by thermal diffusion is used for the growth of the Cu crystal, and as described above, the Cu crystal grows in the Cu film. Therefore, according to the present invention, not only can the adhesion and embedding characteristics of the buried metal be improved, but also the electromigration resistance due to diffusion of the Cu grain boundary can be improved.
- the thickness a of the metal film 16 for burying in the field portion 9 is considerably increased, and this thickness a is greater than the depth b of the recess 8 (a By setting the thickness to ⁇ b), it is possible to grow larger copper crystal grains as the filling metal film 16 during the annealing process. That is, since Cu crystal grains grow downward from the upper part of the copper film, a large amount of thick copper film is present on the field portion 9 and if “a ⁇ b” as described above, Accordingly, the growth of crystal grains is promoted, and sufficiently large crystal grains grow to the lower portion of the copper film.
- the burying metal film 16 in the field portion 9 is formed as described above. It can be seen that the thickness a should be set to a thickness equal to or greater than the depth b of the recess 8.
- FIG. 7 shows this, and is a graph showing the relationship between the annealing temperature with respect to the Cu film thickness and the grain size of the Cu crystal grains.
- a SiO 2 film, a TaN film (4 nm), a Ru film (2 nm), and a Cu film as a filling metal film are sequentially formed on a silicon substrate wafer, and further a Ru film as a diffusion preventing metal film is formed on the surface thereof.
- a film was formed to prepare a sample, and the sample was annealed (pressure: 10 Torr, 30 minutes).
- As samples two types of Cu films having a thickness of 30 nm and 50 nm were prepared and annealed.
- the crystal grain size was measured using an XRD (fluorescence X-ray analyzer).
- the size of the grain size of the Cu crystal grains depends on the annealing temperature, but from 13 to 16 nm. It has expanded to 18-19 nm. That is, it can be seen that the larger the thickness of the Cu film, the larger the crystal grain size.
- the depth (b) of 132 nm and the width of the concave portion 8 formed by the groove-shaped trench portion having a width of 80 nm is filled with the Cu film, and the copper film of the field portion at this time is filled.
- the grain size of the Cu crystal grains after the annealing treatment when the thickness (a) was 340 nm was measured with a transmission electron microscope (TEM). The result is shown in FIG. FIG. 8 is a transmission electron micrograph showing a cross-section when a Cu film is embedded in a groove-shaped trench portion which is a concave portion and cut at a portion corresponding to the center of the trench portion.
- TEM transmission electron microscope
- the average grain size of the Cu crystal grains obtained from FIG. 8 is about 98 nm, and it was found that a grain size larger than 80 nm, which is the trench width, can be obtained.
- the grain size of the Cu crystal grains is preferably set to be equal to or larger than the width of the concave portion 8 that is a trench portion, that is, larger than the wiring width. It is preferable to set the size within a range of about 1 to 2 times the width (opening width).
- the width of the recess that is, the trench width is about 10 to 200 nm.
- the depth of the trench as a recess is about 100 to 250 nm
- the ratio of the trench width to the depth of the trench as a recess that is, the aspect ratio AR is about “2 to 10”.
- this embodiment can be variously modified without being limited to the above embodiment.
- the case where Cu is used as the metal film 16 for embedding has been described as an example.
- the present invention is not limited to this, and tungsten (W) or aluminum (Al) can also be used. That is, as the metal film 16, one material selected from the group consisting of Cu, W, and Al can be used.
- the present invention is not limited to this, and what is necessary is that the metal film 16 for embedding is pressed from above. Even a simple metal can suppress the diffusion of elements on the surface, and in addition to the metal film 18 for preventing diffusion, Co, Ta, and Ti can be suitably used. That is, as the metal film for preventing diffusion, one material selected from the group consisting of Ru, Co, Ta, and Ti can be suitably used.
- the semiconductor wafer is described as an example of the object to be processed.
- this semiconductor wafer includes a silicon substrate and a compound semiconductor substrate such as GaAs, SiC, and GaN, and is not limited to these substrates.
- the present invention can also be applied to glass substrates, ceramic substrates, and the like used in liquid crystal display devices.
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Abstract
表面に凹部8を有する被処理体である半導体ウエハの表面に凹部を埋め込むように薄膜を形成する薄膜の形成方法は、半導体ウエハの表面に埋め込み用の金属膜16を形成して凹部を埋め込む工程と、金属膜16を覆うようにして被処理体である半導体ウエハの表面の全面に拡散防止用の金属膜18を形成する工程と、被処理体である半導体ウエハをアニールする工程とを有する。
Description
本発明は、半導体ウエハ等の被処理体に形成されている凹部を埋め込むために用いる薄膜の形成方法に関する。
一般に、半導体デバイスを製造するには、半導体ウエハに成膜処理やパターンエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、半導体デバイスのさらなる高集積化および高微細化の要請より、線幅やホール径が益々微細化されている。そして、配線材料や埋め込み材料としては、従来は主としてアルミニウム合金が用いられていたが、最近は線幅やホール径が益々微細化されて、且つ動作速度の高速化が望まれていることからタングステン(W)や銅(Cu)等も用いられる傾向にある。
そして、上記Al、W、Cu等の金属材料を配線材料やコンタクトのためのホールの埋め込み材料として用いる場合には、例えばシリコン酸化膜(SiO2)等の絶縁材料と上記金属材料との間で例えばシリコンの拡散が生ずることを防止したり、膜の密着性を向上させる目的で、あるいはホールの底部でコンタクトされる下層の電極や配線層等の導電層との間の密着性等を向上する目的で、上記絶縁層や下層の導電層との間の境界部分にバリヤ層を介在させることが行われている。そして、上記バリヤ層としてはTa膜、TaN膜、Ti膜、TiN膜等が広く知られている(特許文献1~4)。
また最近では、上記バリヤ層の上層に、埋め込み金属との密着性を向上させる目的で薄いライナ層を設けることも行われている。このライナ層は、上述のように埋め込み金属との密着性を向上させる目的から、埋め込み金属層と格子間隔が近い材料が主に用いられ、例えば埋め込み金属が銅の場合には、ライナ層の材料として主にRu(ルテニウム)を用いることが注目されている(例えば特許文献5)。
上記特許文献5には、具体的には、いわゆるDual Damascene構造の開口部を含む部分に例えばTaNからなるバリヤ膜を形成した後、ライナ層としてRu膜をCVD(Chemical Vapor Deposition)で形成し、その後にCuを埋め込むことが記載されている。
上述したように、Cuを埋め込む前にライナ層としてRu膜を形成することにより、線幅やホール径の微細化が進んでも、埋め込み金属であるCuとの密着性やCuの埋め込み特性の改善を図ることができるが、Ru膜よりなるライナ層を用いた場合には、ライナ層として例えばTa膜を用いた場合と比較して、エレクトロマイグレーション耐性が低下するという新たな問題が発生する。
エレクトロマイグレーション耐性の向上という観点からは、上記特許文献3に、埋め込み用の銅膜を形成した後に化学機械的研磨により埋め込み部以外の余分な銅膜を除去して銅金属配線を形成し、この銅金属配線上に選択的にチタニウムやルテニウムを積層してからアニール処理する方法が記載されている。しかしながら、この特許文献3に示す成膜方法では、アニール処理を行っても銅膜における結晶粒の粒径が比較的小さく、エレクトロマイグレーションの耐性を十分に向上させることができないという問題がある。
また、特許文献4には、凹部を銅の導電膜で埋め込んだ後に、余分な導電膜を除去することなくチタンやルテニウム等よりなる被覆膜を形成し、さらに熱処理を行うことが開示されている。しかし、この特許文献4では、導電膜中の結晶欠陥を、上記導電膜と被覆膜との界面へ移動させてこれを最終的に除去することを目的としており、エレクトロマイグレーション耐性の向上を目的としているものではない。
本発明の目的は、埋め込み金属との密着性及び埋め込み特性の改善を図ることができるのみならず、エレクトロマイグレーション耐性も向上させることが可能な薄膜の形成方法を提供することにある。
本発明者等は、上記目的を達成すべく鋭意研究した結果、埋め込み用の金属膜の上面に、この金属膜の金属材料と格子間隔が近い金属膜を形成した状態でアニール処理を施すことにより、埋め込み用の金属膜中の結晶の成長が効率的に行われてエレクトロマイグレーション耐性を向上させることができることを見出し、本発明に至った。
本発明によれば、表面に凹部を有する被処理体の表面に凹部を埋め込むように薄膜を形成する薄膜の形成方法であって、前記凹部を含む前記被処理体の表面に埋め込み用の金属膜を形成して前記凹部を埋め込む工程と、前記金属膜を覆うようにして前記被処理体の表面の全面に拡散防止用の金属膜を形成する工程と、前記拡散防止用の金属膜が形成された前記被処理体をアニールする工程とを有する薄膜の形成方法が提供される。
以下に、添付図面を参照して、本発明の実施形態について詳細に説明する。ここでは埋め込み用の金属膜として銅(Cu)を用い、ライナ層としてルテニウム(Ru)を用いる場合を例にとって説明する。
図1は本発明の一実施形態に係る薄膜の形成方法における各工程における被処理体である半導体ウエハの状態を示す工程断面図、図2は本発明の一実施形態に係る薄膜の形成方法を示すフローチャートである。
ここでは、被処理体として、図1の(A)に示すような、シリコン基板の表面に絶縁層1、2が順に形成され、絶縁層2の中に配線層等となる導電層4が形成され、この導電層4を覆うようにして絶縁層2の表面全体に例えばSiO2膜等よりなる絶縁層6が所定の厚さで形成され、絶縁層に配線用および/またはコンタクト用の凹部8が形成された半導体ウエハを準備し、最初にこの半導体ウエハに対してデガス処理を行う(S1)。このデガス処理では、半導体ウエハの表面に付着している水分や有機物等を飛ばしてこれらを除去する。
半導体ウエハの導電層4はトランジスタやコンデンサの電極等に対応する場合もある。また絶縁層2と絶縁層6の界面にあるエッチストップ層や、導電層4の側面や底面を覆うバリヤ層等は図示を省略している。
凹部8は、導電層4に対して電気的コンタクトを図るためのコンタクト用のスルーホールやビアホール、および/または配線用のトレンチ(溝)からなる。ここでは、細長いトレンチの底部にコンタクト用のビアホールを形成した、断面が2段構造のいわゆるDual Damascene構造を示している。この構造では、ビアホールの底部に下層の導電層4を露出させて、トレンチに形成された配線と下層の導電層4とのコンタクトをとる。
このような構造の半導体ウエハにおいて、表面の凹部8以外の表面の部分をフィールド部9と称する。すなわち、このフィールド部9は、ここでは絶縁層6に形成された凹部8を除く上面の平坦部側を指すことになる。
デガス処理を行った後、図1の(B)に示すように、この凹部8内の底面及び側面を含めた半導体ウエハの表面全体に、すなわち絶縁層6の上面全体にバリヤ層10を所望の厚さで形成する(S2)。バリヤ層10は、絶縁層6から埋め込み金属へのシリコンの拡散を防止したり、埋め込み金属と絶縁層6および導電層4との間の密着性を向上させる目的で形成される。
バリヤ層10としては種々のものを適用することができる。例えばTi膜およびTiN膜を順次積層してなる2層構造のバリヤ層や、TaN膜およびTa膜を順次積層してなる2層構造のバリヤ層や、さらに、Ti膜、TiN膜、Ta膜及びTaN膜の内の1層のみを用いたバリヤ層も存在する。さらにまた、W膜の1層構造や、W膜とWN膜の2層構造のバリヤ層を用いることもできる。いずれにしても、このバリヤ層10の上層に形成されることになる導電層であるライナ層の種類によってバリヤ層10の材質及び構造が決定される。このバリヤ層10の厚さは、例えば1~20nm程度である。
次に、図1の(C)に示すように、バリヤ層10上にライナ層12を形成する(S3)。このライナ層12は、これ以降の工程で行われる埋め込み工程で埋め込み金属として用いられるCuとの密着性及び埋め込み特性を向上させるためのものである。本実施形態においては、ライナ層12としては、上述したようにRuが用いられるが、その他にCo(コバルト)やTa(タンタル)等を用いることもできる。ただし、密着性および埋め込み特性を向上させる観点からはRuを用いるのが好ましい。ライナ層12として用いるRu膜は、原料として例えばRu3(CO)12を用いて、CVD法により好適に形成することができる。このRu膜を形成するには、例えば特開2010-037631号公報に開示されているようなCVD成膜装置を用いることができる。このライナ層12の厚さは、例えば1~10nm程度である。
次に、図1の(D)に示すように、上記ライナ層12の上にシード層14を形成する(S4)。このシード層14は、この後に行われる埋め込み工程における効率を高めるためのものである。このシード層14としては基本的には埋め込み金属と同じ材料で形成され、ここではCuが用いられる。このシード層14は、例えばPVD(Physical Vapor Deposition)法、典型的にはスパッタリング法により形成することができる。このシード層14の厚さは、例えば2~100nm程度である。なお、このシード層14は省略することもできる。
次に、図1の(E)に示すように、凹部8内を埋め込み金属により埋め込むための埋め込み工程を行って埋め込み用の金属膜16を形成する(S5)。これにより、埋め込み用の金属膜16により上記凹部8内を完全に埋め込めようにする。この埋め込み用の金属膜16を形成する埋め込み金属としては、上述のようにCuを用いる。この埋め込み工程は、主としてメッキ法を用いることができるが、その他にCVD法、原料ガスと反応ガスとを交互に繰り返して流して薄膜を一層ずつ形成するALD(Atomic Layerd Deposition)法やPVD法、すなわちスパッタリング法を用いることができる。
この場合、好ましくは、ウエハWの表面の凹部8以外の表面であるフィールド部9における上記埋め込み用の金属膜16の厚さaが、凹部8の深さb以上の厚さになるように埋め込み用の金属膜16を厚く形成する。すなわち、”a≧b”となるまで埋め込み用の金属膜16の成膜を行う。これにより、後述するように後工程で行われるアニール処理時に成長する埋め込み用の金属膜16を構成するCuの結晶粒の粒径を大きくすることが可能となる。
次に、図1の(F)に示すように、埋め込み用の金属膜16の上面全体を覆うようにして半導体ウエハの表面の全面に、本発明方法に特徴的な拡散防止用の金属膜18を形成する拡散防止膜形成工程を行う(S6)。この拡散防止用の金属膜18としては、上記埋め込み用の金属膜16の金属材料と格子間隔が近い金属材料を用いるようにする。ここでは、埋め込み用の金属膜16としてCuを用いているので、この銅に最も格子間隔が近い金属材料としてRuを用いている。このRu膜の成膜方法は図1(C)で説明したRu膜よりなるライナ層12の形成方法と同じである。
このような拡散防止用の金属膜18を形成しておくことにより、後工程で行われるアニール処理時に、埋め込み用の金属膜16の表面での元素の拡散を抑制することにより、拡散によって消費されるべきエネルギーを金属膜中のグレインの成長に振り向けることができる。この結果、グレイン(結晶粒)の成長が効率的に行われてこの成長を促進させることができる。
この場合、上記拡散防止用の金属膜18の厚さは、0.5nm以上であることが好ましい。0.5nmよりも薄いと、埋め込み用の金属膜16の上面にこの金属膜18を均一に形成できなくなって成膜がまだらになり、上記作用を効率的に発揮できないおそれが生ずる。また、上記拡散防止用の金属膜18の厚さが過度に厚くなると、後述する除去工程に多くの時間を要するのでスループットが低下してしまう。したがって、その膜厚は50nm程度以下であることが好ましい。
次に、図1の(G)に示すように、上記拡散防止用の金属膜18が形成された半導体ウエハを高温状態に晒してアニール処理を行い、各金属元素の結晶構造を安定化させる(S7)。このアニール温度は100~500℃の範囲内であることが好ましく、より好ましくは150~400℃の範囲内、さらに好ましくは200~350℃の範囲内である。このアニール温度が100℃よりも低い場合には、アニールの効果を十分に発揮できず、また、500℃よりも高過ぎると、元素の吸い上がり現象が生じて好ましくない。
このようにCuからなる埋め込み用の金属膜16の表面にRuからなる拡散防止用の金属膜18を形成しておくことにより、これらの格子間隔が非常に近似して密着性が高くなっていることから、工程S7のアニール処理が行われた時に、Cu表面でのCu元素の熱拡散が抑制される。この結果、この熱拡散に消費されるべきエネルギーが結晶成長に向けられて結晶粒、すなわちグレインの成長が効率的に行われてこの成長を促進させることができる。この結果、エレクトロマイグレーションが生ずる傾向にある結晶粒同士の界面の長さ、あるいは面積が少なくなるので、その分、エレクトロマイグレーションの発生を抑制することが可能となる。
次に、図1の(H)に示すように、半導体ウエハの表面上にある余分な薄膜を削り取って除去する除去工程を行う(S8)。この除去工程では、凹部8の外側や半導体ウエハの表面に存在する不要な薄膜を例えばCMP(Chemical Mechanical Polising)処理によって除去する。これにより、凹部の埋め込み処理が完了することになる。
このように、本実施形態では、表面に凹部8を有する被処理体である半導体ウエハの表面に埋め込み用の金属膜16を形成して凹部の埋め込みを行い、金属膜16を覆うようにして被処理体である半導体ウエハの表面の全面に拡散防止用の金属膜18を形成し、その後被処理体であるこの半導体ウエハをアニールするようにしたので、埋め込み金属の密着性および埋め込み特性の改善を図ることができるのみならず、エレクトロマイグレーション耐性も向上させることができる。
<本発明方法の評価>
次に、上述したような本発明の薄膜の形成方法について実験を行った際の評価結果について説明する。まず、拡散防止用の金属膜18の作用の説明に先立ってライナ層12の作用について説明する。このライナ層12は前述したように、埋め込み用の金属膜16である銅との密着性を主に改善するものである。このように、密着性を改善するためには、銅の格子間隔とできるだけ近似する材料をライナ層12として用いることが好ましい。図3は銅を中心とする各金属の結晶構造の状態を示す図、図4A、図4Bはライナ層に依存してCu層が積層される時の面間隔の状態を示す模式図である。
次に、上述したような本発明の薄膜の形成方法について実験を行った際の評価結果について説明する。まず、拡散防止用の金属膜18の作用の説明に先立ってライナ層12の作用について説明する。このライナ層12は前述したように、埋め込み用の金属膜16である銅との密着性を主に改善するものである。このように、密着性を改善するためには、銅の格子間隔とできるだけ近似する材料をライナ層12として用いることが好ましい。図3は銅を中心とする各金属の結晶構造の状態を示す図、図4A、図4Bはライナ層に依存してCu層が積層される時の面間隔の状態を示す模式図である。
図3にはCu、Ru、Ta、Tiの各元素の最密面の結晶構造、格子パラメータ、格子間隔(面間隔及びCuに対するずれ量)が示されている。特に格子間隔において、面間隔及びCuに対する面間隔のずれ量に着目すると、Cu(111)面に対してRuの面間隔が最も近い。そして、上記Ta、Tiの結晶格子のずれ量はそれぞれ11.9%、9.77%であるのに対して、Ruの結晶格子のずれ量は僅か2.57%であり、最もずれ量が少ない。
したがって、Ru金属をライナ層12として用いることにより、Cu膜との密着性を向上させることができ、凹部の埋め込み特性も向上させることができることがわかる。図4A、図4BはCuの結晶格子のずれを示しており、図4Aはライナ層としてTaまたはTiを用いたもの、図4Bはライナ層としてRuを用いたものである。
図4Aに示すように下地のライナ層として面間隔のずれ量が大きいTaやTiを用いた場合には、この上に積層されるCu膜の格子間隔L1は本来の格子間隔よりも大きくずれてしまい、ここに歪が生じて両者間の密着性が劣ってしまう。
これに対して、図4Bに示すように下地のライナ層として面間隔のずれ量が小さいRuを用いた場合には、この上に積層されるCu膜の格子間隔L2は本来の格子間隔に近くなり、この結果、両者間の密着性を大幅に向上できることがわかる。
ところが、Cu膜の結晶サイズを比較すると、Cu/Ru界面での良好な密着性があることから、アニール処理を行ってもCu結晶の成長が起き難い状態となっている。この結果、Ru膜上のCu膜の結晶サイズは、Ta膜やTi膜上のCu膜の結晶サイズと比較して小さくなってしまう。例えば、厚さが4nmのTaN及び厚さ2nmのTa膜の積層構造上にCu膜を成膜してアニール処理を行った時のCu(111)面の結晶サイズは15nmであった。これに対して、Ru膜の積層構造上にCu膜を成膜してアニール処理を行った時のCu(111)面の結晶サイズは11nmであった。このように、Ru層をライナ層として用いると、密着性等は向上するが、Cu膜の結晶サイズが小さくなってしまう。
ここで、エレクトロマイグレーションはCu膜中の結晶(グレイン)界面において粒界拡散として生ずる傾向にある。従って、上述のようにCu膜の結晶サイズが小さいと、その分、Cu結晶同士の界面の長さ、或いは面積が増加して粒界拡散が生じ易くなってエレクトロマイグレーション耐性が劣化してしまう。更には、Cu膜の結晶サイズが小さいと、その後のプロセスにおいてCu結晶の成長が起こると、その際、Cu膜中にボイドが発生するおそれもある。
そこで、本発明では上述したように、埋め込み用の金属膜16であるCu膜上に拡散防止用の金属膜18を形成して、Cu膜表面の拡散を抑制しつつ結晶成長を促進させるようにしている。上記拡散防止用の金属膜18の作用を確認するために、図5A、図5Bに示すように拡散防止用の金属膜を形成した半導体ウエハと形成していない半導体ウエハを用意してCu結晶の成長について確認を行った。
図5A、図5Bは拡散防止用の金属膜の作用を確認する実験を行った時の薄膜積層構造の断面図を示すものであり、図5Aは埋め込み用の金属層16上に拡散防止用の金属膜18を形成していない試料を示し、図5Bは埋め込み用の金属層16上に拡散防止用の金属膜18を形成した試料を示す。
図5Aは従来方法に対応し、シリコン基板である半導体ウエハ上にSiO2よりなる絶縁層6、Ti膜よりなるバリヤ層10、Ru膜よりなるライナ層12および埋め込み用の金属膜16に相当するCu膜20を順次積層している。
これに対して、図5Bは本発明方法に対応し、シリコン基板上にSiO2よりなる絶縁層6、Ti膜よりなるバリヤ層10、Ru膜よりなるライナ層12、埋め込み用の金属膜16に相当するCu膜20およびRu膜よりなる拡散防止用の金属膜18を順次積層している。
図5Aおよび図5Bに示す各種の薄膜を形成した各試料に対して、それぞれ150℃の温度で30分間のアニール処理を施した。そして、各Cu膜20におけるCu結晶の大きさをそれぞれ測定した。この結果、図5Aに示す従来方法に対応するものの場合には、Cu膜20中におけるCu結晶の平均値は58nm程度であった。これに対して、図5Bに示す本発明方法に対応するものの場合には、Cu膜20におけるCu結晶の平均値は122nm程度であり、略2倍の大きさにCu結晶が成長していることを確認することができた。
図6Aおよび図6Bは図5Bの本発明に対応する試料のCu膜20におけるCuの結晶の状態を模式的示すものであり、図6Aはアニール処理前のもの、図6Bはアニール処理後のものである。アニール処理前にあっては、図6Aに示すようにCu膜20におけるCuの結晶サイズはかなり細かい部分が多いが、アニール処理後にあっては、図6Bに示すようにCu結晶が成長して大きくなっている。
このように、埋め込み用の金属膜16に相当するCu膜20の表面に拡散防止用の金属膜18を形成した状態でアニール処理することにより、結晶の成長を促進させることができる理由は次のように考えられる。すなわち、通常は、Cu膜の表面のエネルギーが一番高いことから、表面での原子は非常に動き易くて熱拡散し易い状態になっている。しかし、このCu膜の表面にCuに対して格子間隔のずれ量が少ないRu膜が存在すると、両者の界面で強く結合されて熱拡散が抑制される。その結果、本来は熱拡散で消費されるべきエネルギーがCu結晶の成長の方に使われることになり、上述したようにCu膜においてCu結晶が成長することになる。このため、本発明によれば、埋め込み金属の密着性および埋め込み特性の改善を図ることができるのみならず、Cu粒界の拡散によるエレクトロマイグレーション耐性も向上させることができる。
また、前述したように上記埋め込み用の金属膜16の形成に際し、フィールド部9における埋め込み用の金属膜16の厚さaをかなり厚くし、この厚さaを凹部8の深さb以上(a≧b)の厚さに設定することにより、アニール処理時において埋め込み用の金属膜16である銅の結晶粒を一層大きく成長させることができる。すなわち、銅膜の上側部分から下方に向けてCu結晶粒の成長は生じるので、フィールド部9上に多量の膜厚の厚い銅膜が存在して上述のように”a≧b”にすると、その分、結晶粒の成長が促進されて銅膜の下側部分まで十分に大きな結晶粒が成長することになる。したがって、凹部8内の底部側に堆積しているCu膜(金属膜16)まで十分に大きな結晶粒となるまで成長させるためには、上述のようにフィールド部9における埋め込み用の金属膜16の厚さaを、凹部8の深さb以上の厚さに設定するのがよいことがわかる。
上述のように埋め込み用の金属膜16であるCu膜の厚さを厚くすればする程、アニール処理時におけるこのCu膜の結晶粒の粒径を大きくすることができる。図7はこのことを示すものであり、Cu膜厚に対するアニール温度とCu結晶粒の粒径との関係を示すグラフである。ここでは、シリコン基板のウエハ上にSiO2膜、TaN膜(4nm)、Ru膜(2nm)および埋め込み用の金属膜としてCu膜を順次形成し、さらにその表面に拡散防止用の金属膜としてRu膜を形成して試料を作製し、この試料に対しアニール処理(圧力:10Torr、30分)を行った。なお、試料としては、Cu膜の厚さが30nmのものと50nmのものの2種類作製し、これらについてアニール処理を行った。また、結晶粒の粒径は、XRD(蛍光X線分析器)を用いて測定した。
このグラフから明らかなように、埋め込み用の金属膜であるCu膜の厚さを、30nmから50nmへ厚くすると、Cu結晶粒の粒径の大きさはアニール温度にもよるが、13~16nmから18~19nmへ拡大している。すなわち、Cu膜の厚さを大きくすればする程、その結晶粒の粒径を大きくすることができることがわかる。
また、上記した成膜方法を用いて、深さ(b)が132nmであり、幅が80nmの溝状のトレンチ部よりなる凹部8内をCu膜で埋め込み、この時のフィールド部の銅膜の厚さ(a)を340nmにした時のアニール処理後のCu結晶粒の粒径を透過型電子顕微鏡(Transmission Electron Microscope:TEM)により測定した。その結果を図8に示す。図8は凹部である溝状のトレンチ部内へCu膜を埋め込み、トレンチ部中央に相当する部分で切断した時の断面を示す透過型電子顕微鏡写真である。ここでは、図9に示すように、トレンチ部の中央を縦方向に切断した時の断面を示している。この図8から得られたCu結晶粒の平均粒径の大きさは98nm程度であり、トレンチ幅である80nmよりも大きな粒径が得られることがわかった。
この場合、Cu結晶粒の粒径の大きさは、トレンチ部である凹部8の幅以上、すなわち配線幅以上の大きさにするのがよく、実際的には粒径の大きさを、凹部8の幅(開口幅)の1~2倍程度の範囲内の大きさに設定するのが好ましい。また現状の半導体集積回路では、凹部の幅、すなわちトレンチ幅は10~200nm程度である。また凹部であるトレンチ部の深さは100~250nm程度であり、トレンチ幅と凹部であるトレンチ部の深さとの比、すなわちアスペクト比ARは”2~10”程度である。
なお、本実施形態は上記実施形態に限定されることなく種々変形が可能である。例えば、上記実施形態では、埋め込み用の金属膜16としてCuを用いた場合を例にとって説明したが、これに限定されず、タングステン(W)、アルミニウム(Al)を用いることもできる。すなわち、金属膜16としては、Cu、W、およびAlからなる群から選択される1の材料を用いることができる。
また上記実施形態では、拡散防止用の金属膜18としてルテニウム(Ru)を用いた場合を例にとって説明したが、これに限定されず、埋め込み用の金属膜16を上から押さえ込んでいればどのような金属でも表面での元素の拡散を抑制することができ、拡散防止用の金属膜18としての他、Co、TaおよびTiを好適に用いることができる。すなわち、拡散防止用の金属膜として、Ru、Co、TaおよびTiよりなる群から選択される1の材料を好適に用いることができる。
さらに、上記実施形態では被処理体として半導体ウエハを例にとって説明したが、この半導体ウエハにはシリコン基板やGaAs、SiC、GaNなどの化合物半導体基板も含まれ、更にはこれらの基板に限定されず、液晶表示装置に用いるガラス基板やセラミック基板等にも本発明を適用することができる。
Claims (14)
- 表面に凹部を有する被処理体の表面に凹部を埋め込むように薄膜を形成する薄膜の形成方法であって、
前記凹部を含む前記被処理体の表面に埋め込み用の金属膜を形成して前記凹部を埋め込む工程と、
前記金属膜を覆うようにして前記被処理体の表面の全面に拡散防止用の金属膜を形成する工程と、
前記拡散防止用の金属膜が形成された前記被処理体をアニールする工程と、
を有する薄膜の形成方法。 - 前記埋め込み用の金属膜を形成して前記凹部を埋め込む際に、前記被処理体の表面の凹部以外の表面であるフィールド部における前記埋め込み用の金属膜の厚さが、前記凹部の深さ以上とされる請求項1に記載の薄膜の形成方法。
- 前記アニールする工程では、前記埋め込み用の金属膜の結晶粒の粒径が、前記凹部の幅以上の大きさになる請求項1に記載の薄膜の形成方法。
- 前記埋め込み用の金属膜を形成して前記凹部を埋め込む工程の前工程としてのバリヤ層を形成する工程をさらに有する請求項1に記載の薄膜の形成方法。
- 前記バリヤ層を形成する工程と前記金属膜を形成して前記凹部を埋め込む工程との間に行われる、シード層を形成する工程をさらに有する請求項4に記載の薄膜の形成方法。
- 前記埋め込み用の金属膜を形成して前記凹部を埋め込む工程の前工程としてのバリヤ層を形成する工程と、前記バリア層の上にライナ層を形成する工程とをさらに有する請求項1に記載の薄膜の形成方法。
- 前記ライナ層を形成する工程と前記埋め込み用の金属膜を形成して前記凹部を埋め込む工程との間に行われる、シード層を形成する工程をさらに有する請求項6に記載の薄膜の形成方法。
- 前記アニールする工程は、100~500℃の範囲内の温度で行われる請求項1に記載の薄膜の形成方法。
- 前記拡散防止用の金属膜を形成した後、前記拡散防止用の金属膜と前記凹部以外の余分な前記埋め込み用の金属膜を除去する工程をさらに有する請求項1に記載の薄膜の形成方法。
- 前記埋め込み用の金属膜は、銅、タングステンおよびアルミニウムよりなる群から選択される1の材料よりなる請求項1に記載の薄膜の形成方法。
- 前記拡散防止用の金属膜は、Ru、Co、TaおよびTiよりなる群から選択される1の材料よりなる請求項1に記載の薄膜の形成方法。
- 前記埋め込み用の金属膜は、CVD(Chemical Vapor Deposition)法、ALD(Atomic Layered Deposition)法、PVD(Physical Vapor Deposition)法およびメッキ法よりなる群から選択される1の方法で形成される請求項1に記載の薄膜の形成方法。
- 前記拡散防止用の金属膜は、CVD(Chemical Vapor Deposition)法、ALD(Atomic Layered Deposition)法、PVD(Physical Vapor Deposition)法及びメッキ法よりなる群から選択される1の方法で形成される請求項1に記載の薄膜の形成方法。
- 前記拡散防止用の金属膜の厚さは、0.5nm~50nmである請求項1に記載の薄膜の形成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020127027053A KR20120135913A (ko) | 2010-03-17 | 2011-03-10 | 박막의 형성 방법 |
US13/619,083 US20130252417A1 (en) | 2010-03-17 | 2012-09-14 | Thin film forming method |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010-061629 | 2010-03-17 | ||
JP2010061629 | 2010-03-17 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US13/619,083 Continuation US20130252417A1 (en) | 2010-03-17 | 2012-09-14 | Thin film forming method |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2011114989A1 true WO2011114989A1 (ja) | 2011-09-22 |
Family
ID=44649084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2011/055674 WO2011114989A1 (ja) | 2010-03-17 | 2011-03-10 | 薄膜の形成方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20130252417A1 (ja) |
JP (1) | JP2011216867A (ja) |
KR (1) | KR20120135913A (ja) |
TW (1) | TW201203368A (ja) |
WO (1) | WO2011114989A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9190323B2 (en) | 2012-01-19 | 2015-11-17 | GlobalFoundries, Inc. | Semiconductor devices with copper interconnects and methods for fabricating same |
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2011
- 2011-02-28 JP JP2011041774A patent/JP2011216867A/ja active Pending
- 2011-03-10 KR KR1020127027053A patent/KR20120135913A/ko not_active Application Discontinuation
- 2011-03-10 WO PCT/JP2011/055674 patent/WO2011114989A1/ja active Application Filing
- 2011-03-16 TW TW100108843A patent/TW201203368A/zh unknown
-
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- 2012-09-14 US US13/619,083 patent/US20130252417A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
TW201203368A (en) | 2012-01-16 |
US20130252417A1 (en) | 2013-09-26 |
JP2011216867A (ja) | 2011-10-27 |
KR20120135913A (ko) | 2012-12-17 |
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Legal Events
Date | Code | Title | Description |
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121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 11756175 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
ENP | Entry into the national phase |
Ref document number: 20127027053 Country of ref document: KR Kind code of ref document: A |
|
122 | Ep: pct application non-entry in european phase |
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