KR102374898B1 - 반도체 상호연결 구조물들을 위한 물리 기상 증착 프로세스 - Google Patents

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Abstract

본 개시물은 물리 기상 증착(PVD, physical vapor deposition) 프로세스에 의해 도전성 충전 재료(conductive fill material)(예를 들어, 도전성 피처)를 형성하기 위한 방법들을 제공한다. 일 실시예에서, 기판 상에 도전성 충전 재료를 형성하는 방법은, 기판 상에 도전성 충전 재료의 프리 층(pre-layer)을 형성하면서, 기판을 제1 시구간 동안 제1 범위의 제1 기판 온도에서 유지하는 단계; 기판을 제2 시구간 동안 제2 범위의 제2 기판 온도에서 유지하기 위해 기판에 열 에너지를 제공하는 단계 ― 제2 기판 온도는 제1 기판 온도보다 높음 ― ; 및 기판 상에 도전성 충전 재료의 벌크 층을 형성하기 위해, 기판을 제3 시구간 동안 제3 범위의 제3 기판 온도에서 유지하기 위해 기판에 열 에너지를 계속해서 제공하는 단계를 포함한다.

Description

반도체 상호연결 구조물들을 위한 물리 기상 증착 프로세스{PHYSICAL VAPOR DEPOSITION PROCESS FOR SEMICONDUCTOR INTERCONNECTION STRUCTURES}
반도체 집적 회로(IC, integrated circuit) 산업은 기하급수적인 성장을 경험하였다. IC 재료들 및 디자인에 있어서의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대를 생산해 냈다. IC 진화의 과정에서, 기능적 밀도(예를 들어, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(예를 들어, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다. 그러나 스케일링 다운은 더욱 큰 기하학적 구조들에서 이전 세대들이 제시하지 못했던 도전과제들을 또한 초래하였다. 금속화 상호연결부 제조 동안 성막 및 패터닝 프로세스의 부정확하고 부적절한 제어는 디바이스 구조의 전기적 성능을 불리하게 악화시킬 수 있다
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇의 실시예들에 따른 반도체 디바이스의 상호연결 구조물을 제조하기 위한 예시적인 방법을 나타낸 흐름도이다.
도 2a 내지 도 2i는 몇몇 실시예들에 따른 다양한 제조 스테이지들에서의 반도체 디바이스의 단면도들을 예시한다.
도 3a는 몇몇 실시예들에 따른 도 1의 상이한 제조 스테이지들에서의 프로세스 시간의 함수로서 나타낸 온도 트레이스 차트(temperature trace chart)를 예시한다.
도 3b는 몇몇 실시예들에 따른 도 1의 상이한 제조 스테이지들에서의 프로세스 시간의 함수로서 나타낸 바이어스 전력 트레이스 차트(bias power trace chart)를 예시한다.
도 4는 몇몇 실시예들에 따라 도 1의 예시적인 방법에 의해 형성된 도전성 피처가 이용될 수 있는 반도체 디바이스의 단면도를 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
본 개시물은 일반적으로 반도체 디바이스들, 더욱 구체적으로는 반도체 디바이스들 내에 형성된 상호연골 구조물들에 관련된다. 본 개시물은 물리 기상 증착(PVD, physical vapor deposition) 프로세스에 의해 도전성 충전 재료(conductive fill material)(예를 들어, 도전성 피처)를 형성하기 위한 방법들을 제공한다. 본 개시물은 반도체 디바이스들 내에 형성된 금속 콘택들, 비아들, 라인들 등과 같은 도전성 피처들 및 이러한 도전성 피처들을 형성하기 위한 방법들과 관련된 예시적인 실시예들을 제공한다. 보다 구체적으로, 몇몇 예들에서, 도전성 피처를 위한 도전성 충전 재료는 프로세스 동안 조절되는 다수의 단계들을 갖는 물리 기상 증착(PVD, physical vapor deposition) 프로세스를 사용하여 형성될 수 있다. 도전성 피처들을 형성하기 위해 사용되는 물리 기상 증착(PVD) 프로세스는, 몇몇 실시예들에서, 도전성 피처 산화의 가능성을 증가시킬 수 있는 습식/건식 프로세싱 챔버들 사이에서 기판을 이송하는 것과 같은 복잡한 프로세스들을 회피할 수 있다. 물리 기상 증착(PVD) 프로세스(예를 들어, 건식 프로세스)를 이용함으로써, 전기 도금 프로세스(예를 들어, 습식 프로세스)를 사용하여 도전성 충전 재료를 형성하기 이전에 통상적으로 이용되는 시드 층은 제거될 수 있다. 또한, 몇몇 예들에서, 물리 기상 증착(PVD) 프로세스의 적절한 제어는 높은 갭 충전 성능을 갖는 고 종횡비 개구에서 형성된 최소의 보이드(void)/시임(seam)들을 갖는 도전성 피처들의 형성을 도울 수 있다.
본 명세서에 설명된 예시적인 실시예들은 백 엔드 오브 라인(BEOL, Back End Of the Line) 프로세싱에서 도전성 피처들(예를 들어, 도전성 충전 재료)를 형성하는 맥락에서 설명된다. 본 개시물의 몇몇 양상들의 구현예들은 다른 프로세스들에서 사용될 수 있다. 예를 들어 프론트 엔드 오브 라인(FEOL, Front End Of Line) 프로세싱 및/또는 미들 엔드 오브 라인(MEOL, Middle End Of the Line) 프로세싱에 도전성 피처들이 형성될 수 있다. 예시적인 방법들 및 구조물들의 몇몇 변형들이 설명된다. 본 기술분야의 당업자는 다른 실시예들의 범위 내에서 고려될 수 있는 다른 수정들을 쉽게 이해할 것이다. 방법 실시예들이 특정 순서로 설명될 수 있지만, 다양한 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있으며, 본 명세서에 설명된 것보다 더 적거나 더 많은 단계를 포함할 수 있다. 몇몇 도면들에서, 도면에 예시된 컴포넌트들 또는 피처들의 몇몇 참조 번호는 다른 컴포넌트들 또는 피처들을 모호하게 하는 것을 회피하기 위해 생략될 수 있다; 이것은 도면들을 쉽게 나타내기 위한 것이다.
도 1은 몇몇의 실시예들에 따른 반도체 디바이스의 상호연결 구조물을 제조하기 위한 예시적인 방법을 나타낸 흐름도(100)이다. 도 2a 내지 도 2i는 도 1의 흐름도에 따른 다양한 제조 스테이지들에서의 반도체 디바이스의 단면도들을 예시한다. 본 기술분야의 당업자들은 반도체 디바이스를 형성하기 위한 전체 프로세스 및 연관 구조물들이 도면들에 예시되거나 또는 본 명세서에 설명되는 것은 아님을 인식해야 한다.
흐름도(100)는 도 2a에 도시된 바와 같이, 반도체 디바이스(200)의 구조물 위에 하나 이상의 유전체 층(예를 들어, 에칭 스탑 층(206), 제2 유전체 층(208), 및 반사 방지 코팅 층(ARC, anti-reflective coating)(210)을 형성함으로써 동작(102)에서 시작된다. 반도체 디바이스(200)의 구조는 반도체 기판(202) 및 반도체 기판(202) 위에 형성된 전기적 도전성 피처(203)를 포함하는 제1 유전체 층(204)을 포함할 수 있다. 반도체 디바이스(200)의 구조는 집적 회로(IC, integrated circuit)의 다양한 제조 스테이지들에서 다층 구조일 수 있다. 예를 들어, 도전성 피처(203)는 백 엔드 오브 라인(BEOL) 프로세싱 동안 상호연결 구조물의 일부일 수 있으며, 개별 디바이스 또는 컴포넌트는 예를 들어, 금속 라인들, 비아들 및/또는 도전성 충전 재료들과 상호연결된다. 상부에 도전성 피처(203)를 가진 제1 유전체 층(204)을 형성하기 이전에 반도체 기판(202) 상에 추가 구조물들, 재료 층들 또는 디바이스 구조물들이 형성될 수 있음을 알아야 한다. 예를 들어, 게이트 구조물, 콘택 구조물, 또는 다른 적절한 구조물들과 같은 프론트 엔드 오브 라인(FEOL) 구조물은 에칭 스탑 층(206)을 형성하기 이전에 반도체 기판(202) 상에 형성될 수 있다.
반도체 기판(202)은 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판, 또는 다른 기판일 수 있거나 또는 이를 포함할 수 있다. 반도체 기판(202)의 반도체 재료는 실리콘(예를 들어, Si<100> 또는 Si<111>과 같은 결정질 실리콘), 실리콘 게르마늄, 게르마늄, 갈륨 비화물, 또는 다른 반도체 재료 중 적어도 하나로부터 선택된 재료이거나 이를 포함할 수 있다. 기판(110)은 예컨대 p 타입 또는 n 타입 도펀트로 도핑되거나 도핑되지 않을 수 있다. SOI 구조물이 반도체 기판(202)에 이용되는 몇몇 실시예들에서, 반도체 기판(202)은 반도체 기판에 배치된 매립된 절연체일 수 있거나 또는 유리 또는 사파이어 기판일 수 있는 절연체 층 상에 배치된 반도체 재료를 포함할 수 있다. 본 명세서에 도시된 실시예들에서, 반도체 기판(202)은 결정질 실리콘 기판과 같은 실리콘 함유 재료이다. 또한, 반도체 기판(202)은 임의의 특정 사이즈, 형상, 또는 재료들로 제한되지 않는다. 반도체 기판(202)은 200 mm 직경, 300 mm 직경, 또는 특히 450 mm와 같은 다른 직경들을 갖는 둥근/원형 기판일 수 있다. 반도체 기판(202)은 또한 필요에 따라 임의의 다각형, 정사각형, 직사각형, 곡선형, 또는 다각형 기판과 같은 다른 비-원형 워크피스일 수 있다.
다양한 디바이스들이 반도체 기판(202) 상에 있을 수 있다. 예를 들어, 반도체 기판(202)은 Fin FET(Fin Field Effect Transistor), 평면 FET, VGAA FET(vertical gate all around FET) 등과 같은 FET들; 다이오드들; 커패시터들; 인덕터들; 및 다른 디바이스들을 포함할 수 있다. 디바이스들은 완전히 반도체 기판(202) 내에, 반도체 기판(202)의 일부 및 하나 이상의 위에 놓인 층의 일부에, 그리고/또는 완전히 하나 이상의 위에 놓인 층에 형성될 수 있다. 본 명세서에 설명된 프로세싱은 집적 회로(IC)를 형성하기 위해 디바이스들을 형성 및/또는 상호연결하는데 사용될 수 있다. 집적 회로는 주문형 집적 회로(ASIC, application specific integrated circuit), 프로세서, 메모리, 또는 다른 회로와 같은 임의의 회로일 수 있다.
기판(202) 위에 형성된 제1 유전체 층(204)은 임의의 적절한 유전체 재료의 하나 이상의 층일 수 있다. 예를 들어, 제1 유전체 층(204)은 산화물, 질화물, 로우-k 재료, 실리콘 탄소 함유 재료, 또는 다른 적절한 유전체 재료를 포함하는 단일 층일 수 있다. 몇몇 예들에서, 제1 유전체 층(204)은 산화물, 질화물, 로우-k 유전체, 또는 다른 적절한 유전체 재료를 포함하는 층들의 스택을 포함한다. 제1 유전체 층(204)에 대한 예시적인 재료들은 실리콘 산화물, 실리콘 탄화물, 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 실리콘 산질화물, 비정질 탄소, 4 미만의 유전 상수를 갖는 적절한 유전체 재료들, 및 이들의 임의의 조합을 포함하나, 이에 제한되는 것은 아니다. 예를 들어, 제1 유전체 층(204)은 에칭 스탑(예를 들어, 알루미늄 산화물 및/또는 알루미늄 질화물을 포함) 및 에칭 스탑 위의 로우-k 유전체(예를 들어, 탄소 도핑된 실리콘 산화물을 포함)를 포함하는 층들의 스택일 수 있다. 제1 유전체 층(204)이 기판(202) 위에 형성되는 것으로 설명되었지만, 기판(202)의 표면과 제1 유전체 층(204) 사이에 하나 이상의 개재 층이 존재할 수 있다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다.
전기 도전성 피처(203)는 다마신(damascene) 프로세스와 같은 임의의 적절한 기법을 사용하여 제1 유전체 층(204)에 형성될 수 있다. 반도체 디바이스(200)의 도전성 피처(203)는 화학 기계적 연마(CMP, chemical mechanical polish) 프로세스와 같은 연마 프로세스 처리되어, 전기 도전성 피처(203)의 상부면(201) 및 제1 유전체 층(204)의 상부면(205)은 도 2a에 도시된 바와 같이 실질적으로 동일 평면 상에 있다. 전기 도전성 피처(203)는 금속, 금속 합금, 전이 금속, 전이 금속 합금 등일 수 있거나 또는 이를 포함할 수 있다. 예를 들어, 전기 도전성 피처(203)는 구리, 알루미늄, 금, 텅스텐, 코발트, 니켈 등으로 형성될 수 있다. 다른 예들에서, 전기 도전성 피처(203)는 구리, 구리 함유 금속, 구리 합금, 또는 구리 함유 합금으로 형성된다. 일예에서, 전기 도전성 피처(203)는 구리이다.
본 명세서에 설명된 몇몇 예들에서, 도 2a 내지 도 2i에 도시된 바와 같이, 도전성 피처(203)는 백 엔드 오브 라인(BEOL) 상호연결 구조물에서 이용되지만, 도전성 피처(203) 및 또한 후속 프로세스들에서 그 위에 형성될 도전성 피처들이 또한 프론트 엔드 오브 라인(FEOL) 프로세싱의 층간 유전체(ILD, interlayer dielectric) 내의 콘택 구조물, 또는 다른 적절한 구조물들과 같은 임의의 구조물들에 있을 수 있다.
에칭 스탑 층(206)은 도 2a에 도시된 바와 같이, 도전성 피처들(203) 및 제1 유전체 층(204) 위에 형성된다. 에칭 스탑 층(206)은 예를 들어, 비아들을 형성할 때 에칭 프로세스를 정지시키는 메커니즘을 제공할 수 있다. 에칭 스탑 층(206)은 물리 기상 증착(PVD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 플라즈마 강화 화학 기상 증착(PECVD)과 같은 임의의 적절한 기법을 이용하여 형성될 수 있다. 에칭 스탑 층(206)은 에칭 스탑 층(206) 및/또는 제1 유전체 층(204) 위에 후속하여 형성될 제2 유전체 층(208)과는 상이한 에칭 특징들(예를 들어, 에칭 선택도)을 갖도록 선택된다. 에칭 스탑 층(206)에 적절한 재료들은 실리콘 질화물, 실리콘 탄화물, 질소 도핑된 실리콘 탄화물, 실리콘 산질화물, 하프늄 산화물 또는 알루미늄 산화물과 같은 금속 산화물, 및 이들의 임의의 조합을 포함할 수 있다. 에칭 스탑 층(206)은 단일 층으로서 도시되어 있지만, 에칭 스탑 층(206)은 본 명세서에서 논의된 재료들 및/또는 다른 재료들의 2개 이상의 층들을 포함하는 층들의 스택일 수 있다.
제2 유전체 층(208) 및 반사 방지 코팅 층(ARC)(210)은 도 2a에 도시된 바와 같이 에칭 스탑 층(206) 위에 순차적으로 형성된다. 제2 유전체 층(208)은 절연 층으로서 사용될 수 있다. 제2 유전체 층(208)은 약 4 미만, 예컨대 3.9 미만, 예를 들어 약 3.2 이하의 유전 상수를 갖는 저 유전 상수(로우-k) 층일 수 있다. 몇몇 구현예들에서, 제2 유전체 재료(208)는 2.5 미만의 유전 상수를 갖는 유전체 재료와 같은 초 로우-k 재료이다. 제2 유전체 층(208)에 적합한 재료들은 탄소 도핑된 실리콘 산화물(예를 들어, 오가노 실리케이트 유리(OSG, organo silicate glass)로도 또한 지칭되는 실리콘 옥시탄화물(SiOC)), 도핑되지 않은 실리케이트 유리(USG, undoped silicate glass), 플루오르화 실리케이트 유리(FSG, fluorinated silicate glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로포스 포실리케이트 유리(BPSG, borophosphosilicate glass), 테트라에틸 오르소실리케이트(TEOS, tetraethyl orthosilicate) 계 산화물, 스핀-온 글래스(SOG, spin-on glass), 유기 폴리머, 및 이들의 임의의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 에칭 스탑 층(206)이 실리콘 탄화물인 경우, 제2 유전체 층(208)은 실리콘 옥시탄화물(silicon oxycarbide) 또는 후속 프로세스들에서 사용되는 에천트들에 대해 상이한 저항력을 갖는 상기 언급된 다른 재료일 수 있다.
반사 방지 코팅 층(210)은 후속 리소그래피 프로세스에서 사용되는 자외선 광에 반사성인 아래 놓인 층들로부터의 반사를 억제하거나 최소화하는데 사용된다. 반사 방지 코팅 층(210)을 위한 예시적인 재료들은 실리콘 산화물, 실리콘 옥시탄화물, 실리콘 옥시질화물, 탄화수소 함유 실리콘 산화물, 실리콘 질화물, 티타늄 질화물, 탄탈룸 질화물, 티타늄 함유 재료, 유기 재료, 및 그들의 임의의 조합을 포함할 수 있다. 몇몇 구현예들에서, 반사 방지 코팅 층(210)은 질소가 없는 산화물과 같은 질소가 없는 재료이다. 구현예에서, 반사 방지 코팅 층(210)은 질소가 없는 실리콘 옥시탄화물이다. 반사 방지 코팅 층(210)은 CVD, PECVD, 고밀도 플라즈마 CVD(HDP-CVD), 스핀-온 코팅 프로세스 등과 같은 임의의 적절한 기법을 사용하여 제2 유전체 층(208) 위에 형성될 수 있다. 제2 유전체 층(208) 및/또는 반사 방지 코팅 층(210)을 평탄화하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
동작(103)에서, 개구(212)가 제2 유전체 층(208) 내에 형성된다. 개구는 도 2b에 도시된 바와 같이, ARC(210), 제2 유전체 층(208) 및 에칭 스탑 층(206)을 관통하여 형성된다. 개구(212)는 적절한 에칭 프로세스가 후속되는, 개구 패턴을 한정하는 패터닝된 포토레지스트 층을 사용하여 형성될 수 있다. 에칭 프로세스는 에칭 스탑 층(212)을 에칭하기 위해 이용되는 에천트 가스 혼합물들 및 플라즈마 파라미터들을 사용한다. 패터닝된 포토레지스트 층은 그 후 임의의 적절한 스트리핑 프로세스를 사용하여 제거된다. 명확성을 위해, 제2 유전체 층(208)으로부터 에칭 스탑 층(206)까지 형성된 단 하나의 개구(212)만이 도 2b에 도시된다. 하드마스크 층 또는 포토레지스트 층을 포함하는 부가적인 마스크 층들이 제2 유전체 층(208) 및 에칭 스탑 층(206)에 개구(212)를 형성하는 것을 용이하게 하는데 이용될 수 있음을 주목한다. 도전성 피처들은 그 아래에 형성된 도전성 피처(203)와 전기적으로 연결되도록 개구(212) 내에 형성될 수 있다. 개구(212)는 이중 다마신 프로세스를 사용하여 형성될 수 있는 도전성 피처(203)로의 비아 개구를 갖는 트렌치를 포함하는 것과 같은 임의의 개구를 포함할 수 있다.
일 실시예에서, 개구(212)는 약 50 옹스트롬 내지 약 2000 옹스트롬, 예컨대 약 80 옹스트롬 내지 약 1000 옹스트롬, 보다 구체적으로 약 100 옹스트롬 내지 약 500 옹스트롬 범위의 높이 치수를 갖는다. 개구(212)는 도전성 피처(203)의 상부면(201)의 일부를 노출시켜 전기 접속을 제공한다. 개구(212)는 약 70 옹스트롬 내지 약 120 옹스트롱 범위의 폭 치수를 갖는다.
동작(104)에서, 배리어 층(214) 및 라이너 층(216)은 각각 도 2c 및 도 2d에 도시된 바와 같이, 개구(212)의 측벽들(225)을 따라 순차적으로 형성된다. 배리어 층(214)은 도 2c에 도시된 바와 같이, 개구(212)에(예를 들어, 개구(212)의 측벽(225) 및 도전성 피처(203)의 노출된 표면 상에) 그리고 반사 방지 코팅 층(ARC)(210) 또는 제2 유전체 층(208)(ARC(210)이 존재하지 않는 경우) 위에 컨포멀하게 성막된다. 배리어 층(214)은 티타늄 질화물 또는 티타늄 산화물과 같은 티타늄 함유 재료, 또는 탄탈룸 질화물 또는 탄탈룸 산화물과 같은 탄탈룸 함유 재료 등 또는 이들의 조합물과 같은 금속 함유 재료이거나 이를 포함할 수 있으며, ALD, CVD 또는 다른 성막 기법에 의해 성막될 수 있다. 배리어 층(214)은 약 5 Å 내지 약 100 Å, 예컨대 약 8 Å 내지 약 50 Å 범위의, 예를 들어 약 20 Å의 두께를 가질 수 있다.
라이너 층(216)은 도 2d에 도시된 바와 같이 배리어 층(214) 상에 컨포멀하게 성막될 수 있다. 라이너 층(216)은 코발트, 텅스텐, 구리, 루테늄, 알루미늄, 금, 은, 이들의 합금들 등 또는 이들의 조합과 같은 금속 함유 재료일 수 있으며, CVD, ALD, PVD 또는 다른 성막 기법에 의해 성막될 수 있다. 배리어 층(214)은 약 5 Å 내지 약 100 Å, 예컨대 약 8 Å 내지 약 50 Å, 예를 들어 약 20 Å 내지 약 20 Å 범위의 두께를 가질 수 있다. 일예에서, 라이너 층(216)은 루테늄 또는 코발트 재료이다.
동작(106)에서, 도전성 충전 재료 성막 프로세스가 수행된다. 일예에서, 도전성 충전 재료는 코발트, 텅스텐, 구리, 루테늄, 알루미늄, 금, 은, 이들의 합금들 등 또는 이들의 조합이거나 이를 포함할 수 있으며, CVD, ALD, PVD 또는 다른 성막 기법에 의해 성막될 수 있다. 여기에 설명된 예에서, 도전성 충전 재료는 도 1에 도시된 바와 같이 3개의 동작 스테이지들을 포함하는 물리 기상 증착(PVD) 프로세스에 의해 형성된 구리 재료이다. 제1 동작 스테이지(106(a))에서, 도전성 충전 재료(253)의 프리 층(252)(도 2h에 도시된 바와 같은)이 도 2e에 도시된 바와 같이, 반도체 디바이스(200)의 상부면 상에 뿐만 아니라 개구(212) 내의 라이너 층(214) 상에 형성된다. 프리 층(252)은 동작(106)에서 도전성 충전 재료 성막 프로세스의 3개의 동작 스테이지들의 수행 시와 같이 개구(212)에 충전된 도전성 충전 재료를 형성하도록 나중에 성장될 수 있다.
제1 동작 스테이지(106(a))에서, 기판(202)은 도 2e에 도시된 바와 같이, 프리 층(252)을 형성하기 위해 물리 기상 증착(PVD) 프로세싱 챔버의 기판 지지 페디스털 상에 배치된다. 프리 층(252)은 섭씨 약 50 도 미만, 예를 들어 실온, 예컨대 약 섭씨 5도 내지 약 섭씨 50 도 범위의 온도에서 형성된다. 프리 층(252)을 형성하는 동안, 기판 지지 페디스털 내의 가열 디바이스는 턴 오프되어, 예를 들어, 기판(202)에 열 에너지를 제공하지 않거나 최소의 열 에너지를 제공할 수 있다. 프리 층(252)의 실온 성막은 종래의 물리 기상 증착(PVD) 프로세싱 챔버에서 종종 발견되는 프리 층(252)의 초기 응집(early agglomeration)을 방지할 수 있는 것으로 여겨지며, 초기 응집은 개구들의 코너에 형성되는 바람직하지 않는 오버행 구조를 초래할 수 있다. 프리 층(252)을 형성하는 초기 스테이지에서의 성막 프로세스의 실온 제어에 의해, 도 2e에 도시된 바와 같이, 프리 층(252)의 비교적 부드럽고 균일한 구조가 개구(212)의 코너부(218) 뿐 아니라 개구(212)의 측벽부(231) 및 바닥부(220)에 형성될 수 있다.
도 3a는 도 1의 상이한 제조 스테이지들에서의 프로세싱 시간의 함수로서 나타낸 온도 트레이스 차트를 도시한다. 도 3a에 도시된 바와 같이, 상대적으로 낮은 기판 온도(T1), 예를 들어, 섭씨 50도 미만의 온도(예컨대, 실온)는 원소들이 초기 응집을 방지하는 안정된 방식으로 균일하게 성장되도록 허용할 수 있다. 따라서, 개구(212)의 코너부(218), 바닥부(220) 및 측벽부(231) 간의 프리 층(252)의 두께 차는 비교적 작다. 예를 들어, 코너부(218)에서의 프리 층(252)의 두께(225)는 측벽부(231)에서의 프리 층(252)의 두께(232)의 약 50 % 미만의 차로 제어될 수 있다(예를 들어, 50 % 미만의 두께(225)와 두께(232) 간의 두께 차(ΔTHK)). 바닥부(220)에서의 프리 층(252)의 두께(221)는 측벽부(231)에서의 프리 층(252)의 두께(232)와 또는 코너부(218)에서의 프리 층(252)의 두께(225)와 유사할 수 있는데, 예컨대 20 % 미만의 차일 수 있다.
예를 들어, 코너부(218)에서의 프리 층(252)의 두께(225)는 약 100 Å 내지 약 280 Å의 범위이도록 제어되는 반면, 측벽부(231)의 두께(232)는 약 80 Å 내지 약 200 Å의 범위이도록 제어될 수 있으며, 바닥부(220)에서의 두께(221)는 약 80 Å 내지 약 200 Å 범위이도록 제어될 수 있다. 라이너 층(216)의 표면(228)으로부터의 두께(235)는 제1 동작 스테이지(106(a))에서의 실온 성막이 완료된 후에, 약 100 Å 내지 약 250 Å의 범위, 예컨대 약 200 Å일 수 있다.
기존의 관행에서, 성막 프로세스의 초기 스테이지들에서 원소들의 초기 응집은 개구(212)의 코너부(218)에 형성되는 상대적으로 많은 양의 원소들을 생성할 수 있으며, 이는 개구(212)의 조기 폐쇄를 초래할 수 있고, 개구(212) 내의 바람직하지 않은 보이드들 또는 시임들을 형성할 수 있다. 개구(212)의 코너부(218), 바닥부(220) 및 측벽부(231)에서 제어된 프로파일들을 갖는 프리 층(252)의 형성을 이용함으로써, 우수한 스텝 커버리지를 갖는 프리 층(252)의 비교적 컨포멀한 프로파일이 얻어질 수 있다.
일예에서, 프리 층(252)의 실온 성막은 기판 지지 페디스털에 공급되는 도 3b에 도시된 바와 같은 비교적 낮은 바이어스 전력(P1)(예를 들어, 낮은 바이어스 전력 성막 체제)에 후속되는 비교적 높은 바이어스 전력(예를 들어, 높은 바이어스 전력 성막 체제)을 이용하여 수행된다. 도 3b는 도 1의 상이한 제조 스테이지들에서의 프로세싱 시간의 함수로서 나타낸 바이어스 전력 트레이스 차트를 도시한다. 낮은 바이어스 전력은 프로세싱 챔버로부터 타겟으로부터 이탈된(dislodged) 재료들이 가속되고 상대적으로 느린 레이트로 기판 쪽으로 당겨지도록 보조하여, 타겟으로부터의 원자/원소가 기판 상에 천천히 그리고 부드럽게 떨어지게 한다. 그렇게 함으로써, 우수한 스텝 커버리지(step coverage)를 갖는 프리 층(252)의 비교적 부드럽고 균일한 프로파일이 얻어지고, 개구(212)의 조기 폐쇄의 가능성은 제거되거나 감소될 수 있다. 뿐만 아니라, 낮은 바이어스 전력은 또한 아래 놓인 배리어 층(214) 및 라이너 층(216)이 손상되는 것을 방지한다. 실온 성막 동안 인가되는 낮은 바이어스 전력은 프리 층(252)의 원하는 두께에 도달할 때까지 일정 시구간 동안 계속될 수 있다. 예를 들어, 실온 성막 동안 인가되는 낮은 바이어스 전력은 라이너 층(216)의 표면(228)으로부터의 프리 층(252)의 두께(235)가 약 80 Å 내지 약 150 Å의 범위, 예컨대 약 130 Å(예를 들어, 낮은 바이어스 전력 체제 하에서 형성된 제1 두께)일 때 종료될 수 있다. 실온 성막 동안 낮은 바이어스 전력에 대한 프로세스 시간은 약 20 초 내지 약 100 초 범위일 수 있다. 실온 성막 동안의 낮은 바이어스 전력 체제 동안, 약 100 와트 미만의, 예컨대 약 70 와트 내지 약 90 와트 범위의 낮은 바이어스 전력이 기판 지지 페디스털 바이어스 디바이스에 인가되어, 타겟으로부터 이탈된 재료를 끌어당기도록 도울 수 있다.
제1 동작 스테이지(106(a))에서 실온 성막 동안의 낮은 바이어스 전력 후에, 도 3b에 도시된 바와 같이, 높은 바이어스 전력(P2)이 프리 층(252)의 성막을 계속하기 위해 인가될 수 있다. 실온 성막 동안 낮은 바이어스 전력 후에 인가된 높은 바이어스 전력은 프리 층(252)의 성막을 계속할 뿐만 아니라 프리 층(252)의 표면 토포그래피를 매끄럽게 하기 위해 상대적으로 높은 충격 전력(bombardment power)을 제공하여, 만약에 있다면, 불균일한 표면 응집은 도 2e에 도시된 바와 같이, 개구(212)의 측벽(226) 및 바닥(224)을 포함하는 프리 층(252)을 가로질러 상대적으로 균일한 표면 및 두께를 제공하기 위해 성막하는 동안 스퍼터링될 수 있다. 제 1 동작 스테이지(106(a))에서의 실온 성막 동안 인가되는 높은 바이어스 전력은 약 10 Å 내지 약 100 Å, 예를 들어 약 65 Å 내지 약 75 Å의 범위에서(예를 들어, 높은 바이어스 전력 체제 하에서 형성된 제2 두께) 프리 층(252)의 두께를 성막하도록 구성될 수 있다. 높은 바이어스 전력 성막 체제 동안, 결과적인 프리 층(252)은 약 70 Å으로 측정될 수 있지만, 프리 층(252)의 일부가 프리 층(252)을 성막하는 동안 스퍼터링될 수 있음에 따라, 높은 바이어스 전력 성막 체제 동안의 실제 두께는 70 Å보다 클 수 있다는 것에 유념한다. 높은 바이어스 전력 성막 체제 동안, 기판 상에 형성되는 두께는 약 450 Å 내지 약 550 Å 범위, 예컨대 약 500 Å일 수 있으나, 동시에 약 375 Å 내지 약 475 Å 범위의 두께로 스퍼터링하고, 따라서 바이어스 전력 성막 체제 동안 형성되는 결과적인 프리 층(252)이 약 65 Å 내지 약 75 Å 범위, 예컨대 약 70 Å가 되게 하는 것으로 여겨진다.
실온 성막 동안의 높은 바이어스 전력 체제 동안, 약 350 와트 내지 약 600 와트 범위와 같은 약 200 와트 초과의, 예를 들어 약 450 와트의 높은 바이어스 전력이 기판 지지 페디스털 바이어스 디바이스에 인가되어, 타겟으로부터 이탈된 재료를 끌어당기도록 도울 수 있다.
기판 지지 페디스털은, 약 200 Å(예를 들어, 낮은 바이어스 전력 체제로부터의 약 130 Å 및 높은 바이어스 전력 체제로부터의 약 70 Å)의 두께를 갖는 프리 층(252)을 제공하기 위하여, 제1 동작 스테이지(106(a))에서의 낮은 바이어스 전력 체제 및 높은 바이어스 전력 체제 양자 모두 동안에, 섭씨 50도 미만의 실온에서의 일정한 온도와 같은 동일한 온도로 유지된다는 것에 유념한다.
제1 동작 스테이지(106(a))에서 프리 층(252)을 형성하는 동안, 아르곤 또는 크세논과 같은 비 반응성 가스를 포함하는 프로세스 가스가 공급되어 타겟으로부터의 재료에 에너제틱하게 충돌하고 그를 스퍼터링할 수 있다. 몇몇 예들에서, 프로세스 가스는 스퍼터링된 재료와 반응할 수 있는 산소 함유 가스 및 질소 함유 가스 중 하나 이상과 같은 반응성 가스를 또한 포함할 수 있다. RF 전력 및/또는 DC 전력, 또는 펄스형 DC 전력을 사용하여 타겟에 에너지를 인가하여 타겟으로부터 재료들을 제거하는 RF 전력원, DC 전력원, 펄스형 DC 전력원, 또는 결합된 전력원이 구현될 수 있다. 본 명세서에 설명된 바와 같은 구리와 같은 금속 원소들을 포함할 수 있는, 타겟으로부터의 스퍼터링된 재료는 기판(202) 상에 성막되고, 도전성 충전 재료(253)의 프리 층(252)과 같은 금속의 고체 층을 형성한다. 일예에서, 비 반응성 가스는 성막 동안 약 1sccm 내지 약 50sccm, 예컨대, 약 1sccm 내지 약 20sccm의 체적 유량(volumetric flow rate)으로 공급될 수 있는 반면, 약 20 와트 내지 약 80 와트 범위의 RF 전력원의 전력이 성막 동안 타겟에 인가될 수 있다. 본 명세서에서 논의된 프로세스 파라미터들은 300 mm 기판에 기반한다는 것을 유념한다. 이들 프로세스 파라미터들은 형성될 층들의 두께, 개구들의 사이즈, 기판의 사이즈, 플라즈마 반응기의 능력 및/또는 애플리케이션에 따라 변할 수 있는 것으로 고려된다.
후속하여, 프리 층(252)이 원하는 두께에 도달한 후, 제2 동작 스테이지(106(b))에서, 열 에너지가 기판(202)에 제공된다. 열 에너지는 기판(202)에 열 에너지를 제공하도록 기판 지지 페디스털에 임베딩된 가열 디바이스를 턴온시킴으로써 기판(202)에 제공될 수 있다. 따라서, 제2 동작 스테이지(106(b))에서의 기판 지지 페디스털 내의 가열 디바이스의 온도 제어는 제1 동작 스테이지(106(a))에서의 온도 제어보다, 예컨대 실온보다 크다(예를 들어, 섭씨 50보다 큼). 제2 동작 스테이지(106(b)) 동안, 제1 동작 스테이지(106(a)) 동안 조절된 다른 프로세스 파라미터들은 종료되어, 열 에너지가 기판(202)에 제공되도록 허용할 수 있다. 기판(202)에 제공된 열 에너지는 프리 층(252)으로부터의 금속 원소를 연화 및/또는 부드럽게 용융시키고, 따라서 프리 층(252)이 도 2f에 도시된 바와 같이 개구(212)에서 리플로우되게 허용한다. 기판(202)에 제공된 열 에너지는 예비 층(252)에 걸쳐 두께 적합성(conformity)을 고진시키고 증가시키도록 프리 층 리플로우 프로세스를 촉진시킨다. 프리 층(252)으로부터 용융된 및/또는 리플로우된 금속 원소는 프리 층(252)의 프로파일이 더 변경되도록 허용하여, 더 많은 양의 금속 원소가 개구(212)의 바닥(224)으로 흘러들어갈 수 있게 한다. 결과적으로, 도 2f에 도시된 바와 같이, 중력이 부드럽게 용융된 프리 층(252)을 아래로 리플로우하여 개구(212)의 바닥(224)까지 끌어당김에 따라, 바닥부(220)에서 프리 층(252)의 두께(230)는 증가되는 반면, 코너부(218)에서의 두께(227)는 대개 감소된다.
예에서, 바닥부(220)에서의 두께(230)는 도 2e의 리플로우 프로세스 이전의 바닥부(220)에서의 두께(221)와 비교하여 약 20 % 내지 약 50 % 범위로 증가될 수 있다. 예에서, 제2 동작 스테이지(106(b))에서의 리플로우 프로세스 동안 바닥부(218)에서의 두께(230)는 약 96 Å 내지 약 300 Å의 범위이다.
실시예에서, 열 에너지는 도 3a에 도시된 바와 같이 기판 온도(T2)를 기판 온도(T1)보다 크게 제어함으로써 기판(202)에 공급될 수 있다. 기판 온도(T2)는 기판(202)이 위치되는 기판 지지 페디스털의 가열 디바이스를 예를 들어 약 섭씨 90도 내지 약 섭씨 400도의 범위로 제어함으로써 제어된다. 비교적 부드러운 온도 리플로우 프로세스가 수행되는 예에서, 기판 지지 페디스털의 가열 디바이스는 약 섭씨 90도 내지 약 섭씨 200도의 범위이도록 제어된다. 이 스테이지에서의 온도(T2)는도 3a에 도시된 바와 같이 기판(202)에 공급되는 열 에너지를 꾸준히 증가시키기 위해 점진적으로 증가될 수 있다. 대조적으로, 비교적 높은 온도 리플로우 프로세스가 수행되는 예에서, 기판 지지 페디스털의 가열 디바이스는 약 섭씨 200도 내지 약 섭씨 400도의 범위이도록 제어된다. 개구(212)의 코너부(218)에서 감소된 두께(227)는 오버행 구조를 감소시키고, 개구(212)의 상부 부분에서의 치수를 확대시켜, 후속하여 타겟으로부터 제거되는 재료가 개구(212)에 성공적으로 성막되고 충전되도록 허용하는 것으로 여겨진다.
실시예에서, 제2 동작 스테이지(106(b))에서 리플로우 프로세스는 제1 동작 스테이지(106(a))에서 프리 층(252)이 형성되는 동일한 프로세싱 챔버 또는 상이한 프로세싱 챔버에서 수행될 수 있다. 여기에 설명된 특정 일예에서, 제2 동작 스테이지(106(b))에서의 리플로우 프로세스는 기판 지지 페디스털에서의 상이한 온도 설정들로 인해 제1 동작 스테이지(106(a))에서 프리 층(252)이 형성되는 상이한 프로세싱 챔버에서 수행된다. 일예에서, 제2 동작 스테이지(106(b))에서의 리플로우 프로세스는 히터, 베이킹 플레이트, 열 플레이트 등과 같은 임의의 적절한 가열 디바이스들에서 수행될 수 있다. 다른 예에서, 제2 동작 스테이지(106(b))에서의 리플로우 프로세스는 동일한 프로세싱 챔버 내에서 제3 동작 스테이지(106(c))에서 다음 단계 스테이지를 수행하는 것을 용이하게 하도록 다른 프로세싱 챔버, 예컨대 다른 물리 기상 증착(PVD) 프로세싱 챔버에서 수행될 수 있다.
일례에서, 제2 동작 스테이지(106(b))에서의 리플로우 프로세스는 약 20 초 내지 약 60 초 범위, 예컨대 약 40 초 수행될 수 있다. 리플로우 프로세스 동안, 온도는 제2 동작 스테이지(106(b))에서 선형 방식으로 및/또는 계단식 방식으로 T1에서 T2로 상승될 수 있다. 예를 들어, 온도(T1)는 약 20 초 내지 약 60 초의 시구간에서 온도(T2)까지 선형적으로 상승될 수 있다. 대안적으로, 온도(T1)는 매 초마다 섭씨 5 도에서 섭씨 8 도로 이산적으로 증가시키는 것과 같은 계단식 제어에 의해 온도(T2)까지 상승될 수 있다. 하나의 특정 예에서, 제2 동작 스테이지(106(b))에서 온도(T1)에서 온도(T2)까지 선형적으로 상승된다.
제3 동작 스테이지(106(c))에서, 도 2h에 도시된 바와 같이, 도전성 충전 재료(253)가 개구(212)에 충전되고 형성될 때까지 벌크 층(250)을 형성하기 위하여, 도 2g에 도시된 바와 같이, 제1 동작 스테이지(106(a))에서의 프리 층 성막 프로세스와 유사한 물리 증착 프로세스의 증착이 수행된다. 제3 동작 스테이지(106(c))에서의 프로세스 파라미터들은 도 3a에 도시된 바와 같은 기판 온도(T3)와 같은 열 에너지의 제어, 예를 들어, 기판(202)에 제공된 도 3b에 도시된 바와 같은 바이어스 전력(P3) 및 기판 지지 페디스털 내의 가열 디바이스의 온도 제어를 제외하고 제1 동작 스테이지(106(a))에서의 프로세스 파라미터들과 실질적으로 유사하다.
제3 동작 스테이지(106(c))에서의 기판(202)에 대한 온도 제어는 제2 동작 스테이지(106(b))에서의 온도 제어와 유사하거나, 그보다 높거나, 또는 그보다 낮을 수 있지만, 제1 동작 스테이지(106(a))에서의 온도 제어보다는 높다. 다시 말해, 제3 동작 스테이지(106(c))에서의 기판 온도 제어는 실온보다 높은데, 예컨대, 섭씨 50도보다 높다. 예에서, 제3 동작 스테이지(106(c))에서의 기판 지지 페디스털의 가열 디바이스의 온도 제어는 약 섭씨 90도 내지 약 섭씨 200도의 범위인 반면, 제2 동작 스테이지(106(b))에서의 온도 제어는 또한 약 섭씨 900도 내지 약 섭씨 400도의 범위이고, 제1 동작 스테이지(106(a))에서의 온도 제어는 실온과 같이 섭씨 50도 미만이다. 따라서, 제2 동작 스테이지(106(b)) 및 제3 동작 스테이지(106(c))에서의 온도 제어는 제1 동작 스테이지(106(a))에서의 온도 제어보다 더 높도록 구성된다. 기판 온도는 기판이 위치설정되는 기판 지지 페디스털 내의 가열 디바이스에 대한 온도 설정에 대해 양의 상관 관계(예를 들어, 비례함)를 갖는 것으로 여겨진다.
특정 예에서, 도 3a에 도시된 바와 같이, 기판 지지 페디스털의 가열 디바이스에 대한 온도 제어는 (i) 제3 동작 스테이지(106(c))에서 약 섭씨 90도 내지 약 섭씨 200도의 범위이고, (ii) 제2 동작 스테이지(106(b))에서 약 섭씨 200도 내지 약 섭씨 400도의 범위이고, (iii) 제1 동작 스테이지(106(a))에서 실온과 같이 섭씨 50도 미만이다.
따라서, 도 2g에 도시된 바와 같이, 프리 층(252)을 벌크 층(250)으로 계속 성장시키기 위해 성막 프로세스를 재개하는 한편, 기판(202) 상에 형성된 프리 층(252)을 계속해서 용융 및/또는 리플로우시키는 동안, 기판(202)으로부터의 고온은 타겟으로부터 제거된 재료가 개구(212)에 형성되도록 허용한다. 기판(202)에 대해 온도 제어(예를 들어, 제공된 열 에너지의 양)를 사용함으로써, 리플로우 프로세스 뿐만 아니라 성막 프로세스가 획득되어, 바람직하지 않은 보이드들 또는 시임들 없이 도전성 충전 재료(253)를 형성하도록 도 2h에 도시된 바와 같이 벌크 층(250)이 개구(212) 내에 충전되도록 허용할 수 있다. 예에서, 바닥부(230)에서의 두께(235)는 코너부(218)에서의 두께(254)보다 큰 레이트로 증가되어(예를 들어, 측벽부 및 코너부(231, 218)로부터 리플로우하는 두께를 포함), 개구(212) 내에 원하지 않는 조기 폐쇄 또는 보이드/시임들이 형성되지 않고 벌크 층(250)으로 개구(212)를 충전하는 비교적 바텀-업(bottom-up) 성막 프로세스를 제공한다.
기판의 고온 제어(또는 기판 지지 페디스털의 가열 디바이스에 대한 고온 설정으로 지칭됨)는 열 에너지를 기판에 제공할 수 있으며, 이는 금속 원소의 성막을 계속하면서 리플로우 프로세스를 가능하게 할 수 있다. (성막 프로세스의 시작에서 제1 동작 스테이지(106(a)보다는 제2 동작 스테이지 및 제3 동작 스테이지(106(b), 106(c)에서) 비교적 늦은 스테이지들에서 열 에너지를 기판에 공급함으로써, 통상적인 프로세스에서 흔히 발견되는 금속 원소의 초기 응집은 제거될 수 있고, 따라서 균일하고 컨포멀한 성막 프로파일이 개구(212) 내의 도전성 충전 재료(253)의 성공적인 성막 프로세스를 가능하게 하도록 한다.
또한, 도 3b에 도시된 바와 같이, 제1 동작 스테이지(106(a))에서 조절된 저 RF 바이어스 전력 체제(P1) 및 고 RF 바이어스 전력 체제(P2)과 달리, 도 3b에 도시된 바와 같이, 제3 동작 스테이지(106(c)에서 제어된 바이어스 전력(P3)은 중간 바이어스 전력 체제, 예컨대 약 150 와트 내지 약 300 와트, 예컨대 약 200 와트 내지 약 250 와트 범위로 제어된다. 예를 들어, 도 3b에서, 바이어스 전력(P2)은 바이어스 전력(P3)보다 크며, 바이어스 전력(P3)은 바이어스 전력(P1)보다 크다. 중간 바이어스 전력 체제는 금속 원소를 개구(212)에 성막할 뿐 아니라 기판(201)으로부터 과도하게 스퍼터링하지 않고 금속 원소의 리플로우를 허용하도록, 성막-스퍼터링-성막 효과의 양호한 밸런스를 가지고 금속 원소를 개구에 성막하는 것을 도울 수 있다고 여겨진다.
기판 지지 페디스털에 대한 온도 제어 및 바이어스 전력 제어의 프로세스 파라미터들 이외에, 제3 동작 스테이지(106(c))에서 벌크 층(250)을 형성하는 경우, 제3 동작 스테이지(106(c))에서 조절된 다른 프로세스 파라미터들은 제1 동작 스테이지(106(a))에 대한 것과 실질적으로 유사하다. 예를 들어, 제1 동작 스테이지(106(a))로부터의 아르곤 또는 크세논과 같은 비 반응성 가스를 포함하는 프로세스 가스는 제3 동작 스테이지(106(c))에서 타겟에 에너제틱하게 충돌하고 타겟으로부터 재료를 스퍼터링하기 위해 공급되도록 재개될 수 있다. RF 전력 및/또는 DC 전력, 또는 펄스형 DC 전력을 사용하여 타겟에 에너지를 인가하여 타겟으로부터 재료들을 제거하는 RF 전력원, DC 전력원, 펄스형 DC 전력원, 또는 결합된 전력원이 구현될 수 있다. 예에서, 비 반응성 가스는 성막 동안 약 1sccm 내지 약 50sccm, 예컨대, 약 1sccm 내지 약 20sccm의 체적 유량(volumetric flow rate)으로 공급될 수 있는 반면, 약 20 와트 내지 약 800 와트 범위의 RF 전력원의 전력이 성막 동안 타겟에 인가될 수 있다. 본 명세서에서 논의된 프로세스 파라미터들은 300 mm 기판에 기반한다는 것을 유념한다. 이들 프로세스 파라미터들은 형성될 층들의 두께, 개구들의 사이즈, 기판의 사이즈, 플라즈마 반응기의 능력 및/또는 애플리케이션에 따라 변할 수 있는 것으로 고려된다.
예를 들어, 라이너 층(216)의 표면(228)으로부터의 도전성 충전 재료(253)의 두께(259)가 약 500 Å 내지 700 Å의 범위, 예컨대 적어도 약 600 Å에 도달할 때까지, 제3 동작 스테이지(106(c))에서의 성막 및 리플로우 프로세스는 연속적으로 수행될 수 있다. 제3 동작 스테이지(106(c))에서의 프로세스 시간은 약 30 초 내지 약 300 초, 예컨대 약 50 초 내지 약 100 초 범위일 수 있다.
동작(108)에서, 도전성 충전 재료(253)가 형성되어 개구(212)에 충전된 후, 화학 기계적 연마(CMP)는 도 2i에 도시된 바와 같이, 제2 유전체 층(208)의 상부면(263)과 실질적으로 동일 평면 상에 있는 도전성 충전 재료(253)의 상부면을 갖도록, 임의의 초과 도전성 충전 재료(253), 라이너 층(216), 배리어 층(214), 및 (존재한다면) ARC(210)와 같은 임의의 나머지 마스크를 기판으로부터 제거할 수 있다.
도 4는 도 1의 프로세스로부터 형성된 도전성 충전 재료(253)가 이용될 수 있는 반도체 디바이스 내의 상이한 위치의 다른 예를 도시한다. 도 4에 도시된 예에서, 도전성 충전 재료(253)는 아래 놓인 도전성 피처들(203)과 연결하기 위해 이용될 수 있으며, 아래 놓인 도전성 피처들(203)은 콘택 구조에서 콘택 플러그들로서 이용된다. 제1 유전체 층(204)은 그 안에 형성되는 콘택 플러그들(예를 들어, 도전성 피처들(203))을 갖는 층간 유전체(ILD, interlayer dielectric)로서 이용된다.
기판(202)은 기판(202)의 상부 부분 상에 형성된 핀 구조물들(446)을 포함한다. 에피택시 소스/드레인 영역들(456)은 핀 구조물(446)에 형성된다. 게이트 구조물들은 핀 구조물(446) 상에 형성된다. 각각의 게이트 구조물은 계면 유전체(470), 게이트 유전체 층(472), 하나 이상의 옵션적 컨포멀 층(474) 및 게이트 전극들(476)을 포함한다. 게이트 구조물의 측벽들을 따라 게이트 스페이서들(454)이 형성된다. 계면 유전체(470)는 각각의 게이트 스페이서(454) 사이의 핀 구조물(46)의 표면들을 따른다. 게이트 유전체 층(472)은 계면 유전체(470) 상에 그리고 각각의 게이트 스페이서(454)의 측벽들을 따라 컨포멀하게 존재한다. 하나 이상의 옵션적인 컨포멀 층(474)은 게이트 유전체 층 상에 컨포멀하게 존재하며, 하나 이상의 배리어 및/또는 캡핑 층 및 하나 이상의 일함수 튜닝 층을 포함할 수 있다. 게이트 전극들(76)은 하나 이상의 옵션적인 컨포멀 층(474) 상에 있다.
콘택 에칭 스탑 층(CESL, contact etch stop layer)(460)은 에피택셜 소스/드레인 영역들(456)의 표면들 및 게이트 스페이서들(454)의 측벽들 상에 컨포멀하게 존재한다. 제1 층간 유전체(ILD)(462)는 CESL(460) 위에 있다. 도 2a 내지 2i에 도시된 제1 유전체 층(204)과 같은 제1 유전체 층(204)은 제1 ILD(462), CESL(460), 게이트 스페이서들(454) 및 게이트 구조물들 위에 형성된다. 도전성 피처들(203, 490)은 각각 게이트 구조물 및 에피택시 소스/드레인 영역(456)에 전기적으로 연결되도록 형성된다. 예시된 예에서, 도전성 피처(490)는 예를 들어, 접착 층(494), 접착 층(494) 상의 배리어 층(496), 에피택시 소스/드레인 영역(456) 상의 실리사이드 영역(498) 및 배리어 층(496) 상의 도전성 충전 재료(400)를 포함한다. 예시된 예에서, 도전성 피처(203)는 예를 들어, 접착 층(494), 접착 층(494) 상의 배리어 층(496), 및 배리어 층(496) 상의 도전성 충전 재료(400)를 포함한다.
에칭 스탑 층(206)은 제1 유전체 층(204) 및 도전성 피처들(490, 400) 상에 있다. 제2 유전체 층(208)은 에칭 스탑 층(206) 상에 있다. (배리어 층(214), 배리어 층(214) 상의 라이너 층(216), 및 라이너 층(216) 상의 도전성 충전 재료(253)를 포함하는) 도전성 피처들은 제2 유전체 층(208) 및 에칭 스탑 층(206)을 관통하여 형성되고 도전성 피처들(203, 490)에 전기적으로 연결된다.
본 개시물의 구현예들은 물리 기상 증착(PVD) 프로세스에 의해 도전성 충전 재료(예를 들어, 도전성 피처)를 형성하기 위한 방법들을 제공한다. 도전성 충전 재료는 도전성 충전 재료를 형성하기 위한 리플로우 프로세스 뿐 아니라 성막 프로세스를 가능하게 하기 위해, 물리적 증착 프로세스의 상이한 제조 스테이지들에서 기판에 상이한 열 에너지를 공급함으로써 형성된다. 기판에 대한 온도 제어는 성막 프로세스 동안 공급되는 바이어스 전력의 제어와 함께, 섭씨 50도 미만(예컨대, 실온)에서 고온(예컨대, 섭씨 90도 내지 섭씨 400도)까지일 수 있다. 그렇게 함으로써, 높은 갭 충전 성능을 갖는 고 종횡비 개구에 형성된 최소의 보이드/시임들을 갖는 도전성 충전 재료 형성 프로세스가 얻어진다. 또한, 도전성 충전 재료를 형성하기 위해 물리 기상 증착을 이용함으로써, 구리 전기 도금(예를 들어, 습식 프로세스) 프로세스 이전에 통상적으로 사용되는 구리 시드 층은 제거되어, 유전체 층 내에 배리어 층, 라이너 층 뿐만 아니라 도전성 충전 재료를 충전하기 위해 와인더(winder) 프로세스 윈도우를 제공할 수 있다.
일 실시예에서, 기판 상에 도전성 충전 재료(conductive fill material)를 형성하는 방법은, 기판 상에 도전성 충전 재료의 프리 층(pre-layer)을 형성하면서, 기판을 제1 시구간 동안 제1 범위 내의 제1 기판 온도에서 유지하는 단계; 기판을 제2 시구간 동안 제2 범위 내의 제2 기판 온도에서 유지하기 위해 기판에 열 에너지를 제공하는 단계 ― 제2 기판 온도는 제1 기판 온도보다 높음 ― ; 및 기판 상에 도전성 충전 재료의 벌크 층을 형성하면서, 기판을 제3 시구간 동안 제3 범위 내의 제3 기판 온도에서 유지하기 위해 기판에 열 에너지를 계속해서 제공하는 단계를 포함한다. 실시예에서, 제3 기판 온도는 제1 기판 온도보다 높다. 실시예에서, 제3 기판 온도는 제2 기판 온도보다 낮다. 실시예에서, 기판을 제2 기판 온도에서 유지하기 위해 기판에 열 에너지를 제공할 때, 기판이 위치설정되는 기판 지지 페디스털(substrate support pedestal)에 제1 바이어스 전력이 인가되고, 기판 지지 페디스털에 제2 바이어스 전력이 후속하여 인가되며, 제2 바이어스 전력은 제1 바이어스 전력보다 크다. 실시예에서, 기판을 제3 기판 온도에서 유지하기 위해 기판에 열 에너지를 계속해서 제공할 때, 기판 지지 페디스털에 제3 바이어스 전력이 인가되며, 제3 바이어스 전력은 제1 바이어스 전력보다는 크지만 제2 바이어스 전력보다는 작다. 실시예에서, 기판을 제2 기판 온도에서 유지하기 위해 기판에 열 에너지를 제공할 때, 기판을 제2 기판 온도에서 유지하면서, 기판 상에 프리 층이 리플로우된다. 실시예에서, 프리 층을 리플로우할 때, 프리 층의 두께 적합성(conformity)은 증가된다. 실시예에서, 프리 층은 100 Å 내지 250 Å 범위의 두께를 갖고, 도전성 충전 재료는 500 Å 내지 700 Å 범위의 두께를 갖는다. 실시예에서, 기판을 제1 범위 내의 제1 기판 온도에서 유지할 때, 기판 온도는 섭씨 5도 내지 섭씨 50도 범위에서 유지된다. 실시예에서, 기판을 제2 기판 온도에서 유지하기 위해 기판에 열 에너지를 제공할 때, 기판이 위치설정되는 기판 지지 페디스털의 가열 디바이스는 섭씨 200도 내지 섭씨 400도 범위 내의 온도에서 제어된다. 실시예에서, 기판을 제3 기판 온도에서 유지하기 위해 기판에 열 에너지를 계속해서 제공할 때, 기판이 위치설정되는 기판 지지 페디스털의 가열 디바이스는 섭씨 90도 내지 섭씨 200도 범위 내의 온도에서 제어된다. 실시예에서, 기판을 제1 범위 내의 제1 기판 온도에서 유지할 때, 기판 상에 도전성 충전 재료의 프리 층을 형성하기 위해, 기판이 위치설정되는 프로세싱 챔버 내에서 타겟으로부터 재료가 스퍼터링된다. 실시예에서, 기판을 제3 기판 온도에서 유지하기 위해 기판에 열 에너지를 계속해서 제공할 때, 기판 상에 도전성 충전 재료의 벌크 층을 형성하기 위해, 기판이 위치설정되는 프로세싱 챔버 내에서 타겟으로부터 재료가 스퍼터링된다.
다른 실시예에서, 기판 상에 도전성 충전 재료를 형성하는 방법은, 기판을 제1 기판 온도에서 제어함으로써, 유전체 층 내에 도전성 금속 충전 층의 프리 층을 형성하는 단계; 기판을 제1 기판 온도보다 높은 제2 기판 온도에서 유지시킴으로써, 프리 층을 리플로우하는 단계; 및 기판을 제1 기판 온도보다 높은 제3 기판 온도에서 유지시킴으로써, 프리 층 상에 벌크 층을 형성하는 단계를 포함한다. 실시예에서, 프리 층을 형성할 때, 기판을 제1 기판 온도에서 유지하는 동안, 기판이 위치설정되는 프로세싱 챔버 내에서 타겟으로부터 재료가 스퍼터링된다. 실시예에서, 프리 층을 형성하기 위해 기판이 배치되는 프로세싱 챔버 내에 배치된 기판 지지 페디스털에 제1 바이어스 전력이 인가되고, 프리 층을 계속해서 형성하기 위해 기판 지지 페디스털에 제2 바이어스 전력이 인가되며, 제2 바이어스 전력은 제1 바이어스 전력보다 크다. 실시예에서, 벌크 층을 형성할 때, 벌크 층을 형성하기 위해 기판 지지 페디스털에 제3 바이어스 전력이 인가되고, 제3 바이어스 전력은 제1 바이어스 전력보다는 크지만 제2 바이어스 전력보다는 작다. 실시예에서, 제3 바이어스 전력을 인가할 때, 기판을 제3 기판 온도에서 유지하면서, 기판이 위치설정되는 프로세싱 챔버 내에서 타겟으로부터 재료가 스퍼터링된다.
또 다른 실시예에서, 상호연결 구조물은, 유전체 재료 내의 제1 금속 함유 재료를 포함하는 배리어 층; 유전체 재료 내의 배리어 층 상의 제2 금속 함유 재료를 포함하는 라이너 층; 및 유전체 재료 내의 라이너 층 상의 제3 금속 함유 재료를 포함하는 금속 충전 재료를 포함하며, 금속 충전 재료의 상부면은 유전체 재료의 상부면과 실질적으로 동일 평면 상에 있고, 제3 금속 함유 재료는 제1 금속 함유 재료 및 제2 금속 함유 재료 중 적어도 하나와는 상이하다. 실시예에서, 제1 금속 함유 재료는 티타늄 함유 층 또는 탄탈룸 함유 재료를 포함하고, 제2 금속 함유 재료는 루테늄 또는 코발트 재료를 포함하고, 제3 금속 함유 재료는 구리 재료를 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 기판 상에 도전성 충전 재료(conductive fill material)를 형성하는 방법에 있어서,
기판 상에 도전성 충전 재료의 프리 층(pre-layer)을 형성하면서, 상기 기판을 제1 시구간 동안 제1 범위 내의 제1 기판 온도에서 유지하는 단계;
상기 기판을 제2 시구간 동안 제2 범위 내의 제2 기판 온도에서 유지하기 위해 상기 기판에 열 에너지를 제공하는 단계 ― 상기 제2 기판 온도는 상기 제1 기판 온도보다 높음 ― ; 및
상기 기판 상에 상기 도전성 충전 재료의 벌크 층을 형성하면서, 상기 기판을 제3 시구간 동안 제3 범위 내의 제3 기판 온도에서 유지하기 위해 상기 기판에 열 에너지를 계속해서 제공하는 단계
를 포함하는, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제3 기판 온도는 상기 제1 기판 온도보다 높은 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제3 기판 온도는 상기 제2 기판 온도보다 낮은 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 기판을 상기 제2 기판 온도에서 유지하기 위해 상기 기판에 열 에너지를 제공하는 단계는:
상기 기판이 위치설정되는 기판 지지 페디스털(substrate support pedestal)에 제1 바이어스 전력을 인가하는 단계; 및
상기 기판 지지 페디스털에 상기 제1 바이어스 전력보다 큰 제2 바이어스 전력을 후속하여 인가하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 기판을 제3 기판 온도에서 유지하기 위해 상기 기판에 열 에너지를 계속해서 제공하는 단계는:
상기 기판 지지 페디스털에 상기 제1 바이어스 전력보다는 크지만 상기 제2 바이어스 전력보다는 작은 제3 바이어스 전력을 인가하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 기판을 제2 기판 온도에서 유지하기 위해 상기 기판에 열 에너지를 제공하는 단계는:
상기 기판을 상기 제2 기판 온도에서 유지하면서, 상기 기판 상에 형성된 상기 프리 층을 리플로우하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 7. 실시예 6에 있어서,
상기 프리 층을 리플로우하는 단계는:
상기 프리 층의 두께 적합성(conformity)을 증가시키는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 프리 층은 100 Å 내지 250 Å 범위의 두께를 갖고, 상기 도전성 충전 재료는 500 Å 내지 700 Å 범위의 두께를 갖는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 9. 실시예 1에 있어서,
상기 기판을 제1 범위 내의 상기 제1 기판 온도에서 유지하는 단계는:
상기 기판 온도를 섭씨 5도 내지 섭씨 50도 범위에서 유지하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 10. 실시예 1에 있어서,
상기 기판을 제2 기판 온도에서 유지하기 위해 상기 기판에 열 에너지를 제공하는 단계는:
상기 기판이 위치설정되는 기판 지지 페디스털의 가열 디바이스를 섭씨 200도 내지 섭씨 400도 범위 내의 온도에서 제어하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 11. 실시예 1에 있어서,
상기 기판을 제3 기판 온도에서 유지하기 위해 상기 기판에 열 에너지를 계속해서 제공하는 단계는:
상기 기판이 위치설정되는 기판 지지 페디스털의 가열 디바이스를 섭씨 90도 내지 섭씨 200도 범위 내의 온도에서 제어하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 12. 실시예 1에 있어서,
상기 기판을 제1 범위 내의 제1 기판 온도에서 유지하는 단계는:
상기 기판 상에 상기 도전성 충전 재료의 프리 층을 형성하기 위해, 상기 기판이 위치설정되는 프로세싱 챔버 내에서 타겟으로부터 재료를 스퍼터링하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 13. 실시예 1에 있어서,
상기 기판을 제3 기판 온도에서 유지하기 위해 상기 기판에 열 에너지를 계속해서 제공하는 단계는:
상기 기판 상에 상기 도전성 충전 재료의 벌크 층을 형성하기 위해, 상기 기판이 위치설정되는 프로세싱 챔버 내에서 타겟으로부터 재료를 스퍼터링하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 14. 기판 상에 도전성 충전 재료를 형성하는 방법에 있어서,
상기 기판을 제1 기판 온도에서 제어함으로써, 유전체 층 내에 도전성 금속 충전 층의 프리 층을 형성하는 단계;
상기 기판을 상기 제1 기판 온도보다 높은 제2 기판 온도에서 유지시킴으로써, 상기 프리 층을 리플로우하는 단계; 및
상기 기판을 상기 제1 기판 온도보다 높은 제3 기판 온도에서 유지시킴으로써, 상기 프리 층 상에 벌크 층을 형성하는 단계
를 포함하는, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 15. 실시예 14에 있어서,
상기 프리 층을 형성하는 단계는:
상기 기판을 상기 제1 기판 온도에서 유지하는 동안, 상기 기판이 위치설정되는 프로세싱 챔버 내에서 타겟으로부터 재료를 스퍼터링하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 16. 실시예 15에 있어서,
상기 프리 층을 형성하기 위해 상기 기판이 배치되는 상기 프로세싱 챔버 내에 배치된 기판 지지 페디스털에 제1 바이어스 전력을 인가하는 단계; 및
상기 프리 층을 계속해서 형성하기 위하여, 상기 기판 지지 페디스털에 상기 제1 바이어스 전력보다 큰 제2 바이어스 전력을 인가하는 단계
를 더 포함하는, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 벌크 층을 형성하는 단계는:
상기 벌크 층을 형성하기 위해 상기 기판 지지 페디스털에 상기 제1 바이어스 전력보다는 크지만 상기 제2 바이어스 전력보다는 작은 제3 바이어스 전력을 인가하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제3 바이어스 전력을 인가하는 단계는:
상기 기판을 상기 제3 기판 온도에서 유지하면서, 상기 기판이 위치설정되는 상기 프로세싱 챔버 내에서 상기 타겟으로부터 재료를 스퍼터링하는 단계
를 더 포함하는 것인, 기판 상에 도전성 충전 재료를 형성하는 방법.
실시예 19. 상호연결 구조물에 있어서,
유전체 재료 내의 제1 금속 함유 재료를 포함하는 배리어 층;
상기 유전체 재료 내의 상기 배리어 층 상의 제2 금속 함유 재료를 포함하는 라이너 층; 및
상기 유전체 재료 내의 상기 라이너 층 상의 제3 금속 함유 재료를 포함하는 금속 충전 재료 ― 상기 금속 충전 재료의 상부면은 상기 유전체 재료의 상부면과 실질적으로 동일 평면 상에 있고, 상기 제3 금속 함유 재료는 상기 제1 금속 함유 재료 및 상기 제2 금속 함유 재료 중 적어도 하나와는 상이함 ―
를 포함하는, 상호연결 구조물.
실시예 20. 실시예 19에 있어서,
상기 제1 금속 함유 재료는 티타늄 함유 층 또는 탄탈룸 함유 재료를 포함하고, 상기 제2 금속 함유 재료는 루테늄 또는 코발트 재료를 포함하고, 상기 제3 금속 함유 재료는 구리 재료를 포함하는 것인, 상호연결 구조물.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 내에 전기적 도전성 피처를 노출하기 위하여 상기 제2 유전체 층 내에 개구를 형성하는 단계;
    상기 개구의 측벽들 및 바닥을 배리어 층으로 라이닝(lining)하는 단계;
    제1 온도에서 상기 기판을 유지하면서, 상기 배리어 층 위에 전기적 도전성 충전 재료의 프리 층(pre-layer)을 형성하는 단계;
    상기 프리 층을 형성한 후에, 상기 프리 층의 리플로우(reflow)를 위하여 열 프로세스를 수행하는 단계 - 상기 열 프로세스 동안, 상기 기판의 온도는 선형적으로 또는 이산 스텝(discrete step)으로 상기 제1 온도에서 제2 온도로 상승함 -; 및
    상기 열 프로세스 후에, 제3 온도에서 상기 기판을 유지하면서, 상기 전기적 도전성 충전 재료로 상기 개구를 충전하는 단계;
    를 포함하고,
    상기 프리 층을 형성하는 단계는,
    상기 기판이 위치설정되는 기판 지지 페디스털(substrate support pedestal)에 제1 바이어스 전력을 인가하는 단계; 및
    상기 기판 지지 페디스털에 상기 제1 바이어스 전력보다 큰 제2 바이어스 전력을 후속하여 인가하는 단계
    를 포함하고,
    상기 개구를 충전하는 단계는 상기 기판 지지 페디스털에 상기 제1 바이어스 전력보다는 크지만 상기 제2 바이어스 전력보다는 작은 제3 바이어스 전력을 인가하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제3 온도는 상기 제1 온도보다 높은 것인, 반도체 디바이스를 형성하는 방법.
  3. 제2항에 있어서,
    상기 제3 온도는 상기 제2 온도보다 낮은 것인, 반도체 디바이스를 형성하는 방법.
  4. 반도체 디바이스를 형성하는 방법에 있어서,
    유전체 층 내의 개구의 측벽들 및 바닥을 따라 도전성 충전 재료의 프리 층을 형성하는 단계 - 상기 유전체 층은 기판 위에 형성되고, 상기 프리 층을 형성하는 단계는 제1 물리 기상 증착(PVD) 프로세스를 수행하는 단계를 포함함 -;
    를 포함하고,
    상기 프리 층을 형성하는 단계는,
    제1 시구간 동안 상기 기판이 위치설정되는 기판 지지 페디스털에 제1 바이어스 전력을 인가하는 단계; 및
    상기 제1 시구간 동안 상기 제1 바이어스 전력을 인가하는 단계 후에, 제2 시구간 동안 상기 기판 지지 페디스털에 상기 제1 바이어스 전력보다 큰 제2 바이어스 전력을 인가하는 단계;
    상기 프리 층의 프로파일을 변경하기 위하여 열 프로세스를 수행하는 단계; 및
    상기 열 프로세스 후에, 상기 도전성 충전 재료로 상기 개구를 충전하는 단계
    를 포함하고,
    상기 개구를 충전하는 단계는 제2 PVD 프로세스를 수행하는 단계를 포함하고,
    상기 개구를 충전하는 단계는,
    제3 시구간 동안 상기 기판 지지 페디스털에 상기 제1 바이어스 전력보다는 크지만 상기 제2 바이어스 전력보다는 작은 제3 바이어스 전력을 인가하는 단계
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    상기 열 프로세스는 상기 프리 층의 코너부의 두께를 감소시키고 상기 프리 층의 바닥부의 두께를 증가시키며,
    상기 코너부는 상기 개구의 상부에서 상기 유전체 층의 코너에 배치되고, 상기 바닥부는 상기 개구의 바닥에 배치되는 것인, 반도체 디바이스를 형성하는 방법.
  6. 제4항에 있어서,
    상기 프리 층은 제1 온도에서 형성되고,
    상기 열 프로세스는 상기 프리 층의 온도를 선형적으로 또는 이산 스텝으로 상기 제1 온도에서 상기 제1 온도보다 높은 제2 온도로 상승시킴으로써 수행되는 것인, 반도체 디바이스를 형성하는 방법.
  7. 제6항에 있어서,
    상기 개구를 충전하는 단계는 상기 제1 온도보다 높은 제3 온도에서 수행되는 것인, 반도체 디바이스를 형성하는 방법.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    제1 온도에서 기판을 유지하면서, 상기 기판 위의 유전체 층 내의 개구의 측벽들 및 바닥을 따라 도전성 충전 재료의 프리 층을 형성하는 단계;
    상기 기판의 온도를 상기 제1 온도에서 제2 온도로 증가시킴으로써 상기 프리 층을 리플로우하는 단계;
    제3 온도에서 상기 기판을 유지하면서, 상기 개구를 충전하기 위해 상기 도전성 충전 재료의 벌크 층을 형성하는 단계 - 상기 프리 층은 제1 프로세스 챔버에서 형성되고, 상기 프리 층을 리플로우하는 단계 및 상기 벌크 층을 형성하는 단계는 상기 제1 프로세스 챔버와 상이한 제2 프로세스 챔버에서 형성됨 -
    를 포함하고,
    상기 프리 층을 형성하는 단계는 제1 물리 기상 증착(PVD) 프로세스를 수행하는 단계를 포함하고, 상기 벌크 층을 형성하는 단계는 제2 PVD 프로세스를 수행하는 단계를 포함하고,
    상기 제1 PVD 프로세스를 수행하는 단계는,
    제1 시구간 동안 제1 바이어스 전력을 인가하는 단계; 및
    제2 시구간 동안 상기 제1 바이어스 전력보다 큰 제2 바이어스 전력을 후속하여 인가하는 단계;
    를 포함하고,
    상기 제2 PVD 프로세스를 수행하는 단계는 제3 시구간 동안 상기 제1 바이어스 전력보다는 크지만 상기 제2 바이어스 전력보다는 작은 제3 바이어스 전력을 인가하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  9. 제8항에 있어서,
    상기 프리 층을 리플로우하는 단계는 상기 기판의 온도를 선형적으로 또는 이산 스텝(discrete step)으로 상기 제1 온도에서 상기 제2 온도로 상승시키는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  10. 제4항에 있어서,
    상기 프리 층을 형성하는 단계는 제1 프로세스 챔버에서 형성되고, 상기 열 프로세스 및 상기 개구를 충전하는 단계는 상기 제1 프로세스 챔버와 상이한 제2 프로세스 챔버에서 수행되는 것인, 반도체 디바이스를 형성하는 방법.
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