KR20110020484A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

실시예에 따른 반도체 소자의 금속배선 형성방법은, 하부 배선을 포함하는 반도체 기판 상에 층간 절연층을 형성하는 단계; 상기 하부배선이 노출되도록 상기 층간 절연층에 트랜치를 형성하는 단계; 상기 트랜치가 갭필되도록 상기 층간 절연층에 구리층을 형성하는 단계; 상기 구리층에 대한 열처리 공정을 진행하는 단계; 상기 구리층에 대한 평탄화 공정을 진행하여 상부 배선을 형성하는 단계; 및 상기 상부 배선 상에 확산 방지막을 형성하는 단계를 포함하는 단계를 포함한다.
반도체 소자, 금속 배선

Description

반도체 소자의 금속배선 형성방법{Method for Fabricating Metal Interconnction of Semiconductor Device}
실시예는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 제조기술 개발이 급속히 진행되고 있으며, 이에 따라 반도체 소자는 미세화, 집적화되고 있는 추세이다.
고집적화되는 반도체 소자의 제조 공정에서 다층 금속 배선의 알루미늄(Al)과 같은 금속막은 표면 반사율이 매우 높기 때문에 금속막을 패터닝하기 위한 포토 공정시 빛의 산란이 발생하여 금속막에 노칭(notching) 및 씨닝(Thinning) 문제가 발생된다.
또한, 반도체 소자의 집적도가 증가함에 따라 금속배선의 사이즈가 감소하고 소자와 연결되는 접촉점의 크기 역시 감소하게 된다.
이로 인하여 증가된 저항값은 소자의 신호 전달 속도를 감소시키는 결과를 초래하게 된다. 뿐만 아니라, 작아진 배선의 단면적은 큰 전류밀도를 야기시켜 사용된 배선의 전자이탈 현상을 발생시킬 수 있다.
이와 같은 현상은 소자의 크기가 서브 마이크론 이하로 되면 더욱 두드러지 게 나타나서 알루미늄을 사용한 금속 배선은 성능과 신뢰도에 문제점들이 나타나게 된다. 즉, 큰 배선 저항으로 인한 신호지연에 따른 동작속도의 한계, 전자이탈에 의한 단선 등이 심각한 배선상의 문제가 발생될 수 있다.
그러므로, 최근에는 소자의 동작속도, 저항 및 금속 간의 기생용량 등의 특성이 우수한 구리가 차세대 금속배선의 재료로서 연구되고 있다.
실시예에서는 구리 금속배선의 형성시 구리의 확산을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
실시예에 따른 반도체 소자의 금속배선 형성방법은, 하부 배선을 포함하는 반도체 기판 상에 층간 절연층을 형성하는 단계; 상기 하부배선이 노출되도록 상기 층간 절연층에 트랜치를 형성하는 단계; 상기 트랜치가 갭필되도록 상기 층간 절연층에 구리층을 형성하는 단계; 상기 구리층에 대한 열처리 공정을 진행하는 단계; 상기 구리층에 대한 평탄화 공정을 진행하여 상부 배선을 형성하는 단계; 및 상기 상부 배선 상에 확산 방지막을 형성하는 단계를 포함하는 단계를 포함한다.
실시예에 의하면, 구리로 형성된 상부 금속배선 및 열처리 공정이 연속적으로 진행됨으로써, 상기 상부 금속배선의 힐록(hillock)을 방지할 수 있다.
이에 따라, 상기 상부 금속배선 상에 형성되는 확산 방지막의 끊김 현상을 방지하여 상기 상부 금속배선의 구리가 알루미늄 패드와 같은 다른 층으로 확산되는 것을 방지할 수 있다.
이에 따라, 추후 패키지 공정에서 와이어 본딩(wire) 본딩 및 범프(bump) 공정의 수율(yield)을 향상시킬 수 있다.
실시예에 따른 반도체 소자의 금속배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 1 내지 도 7은 실시예에 따른 반도체 소자의 금속배선 형성방법을 나타내는 단면도들이다.
여기서, 기판은 웰 및 접합부가 형성된 반도체 기판일 수 있고, 다층 구조의 금속 배선 구조에서 하부 금속배선을 포함하는 절연막 일 수도 있고, 반도체 소자의 전극으로 사용되는 도전성 패턴을 포함하는 반도체 기판일 수도 있다.
도 1을 참조하여, 하부 금속배선(120) 및 제1 절연층(110)이 형성된 반도체 기판(100) 상에 제2 절연층(130)이 형성된다.
상기 기판(100)에는 다층 금속배선 구조에서 하부 금속배선(120)이 형성되어 있을 수도 있으며, 상기 제2 절연층(130)을 관통하여 상기 하부 금속배선(120)과 이후 형성된 구리 금속배선이 접속되는 구조로 형성될 수 있다.
도시되지는 않았지만, 상기 반도체 기판(100)에는 액티브 영역 및 필드 영역을 정의하는 소자분리막이 형성되고, 상기 액티브 영역에는 트랜지스터의 소스/드레인 및 게이트 전극이 형성되어 있을 수 있다.
상기 제1 절연층(110)은 산화막 또는 질화막과 같은 절연막으로 형성될 수 있다.
상기 하부 금속배선(120)은 상기 제1 절연층(110)을 관통하여 상기 반도체 기판(100)의 소자와 연결될 수 있다. 예를 들어, 상기 하부 금속배선(120)은 금속, 합금 또는 실리사이드를 포함한 다양한 전도성 물질, 즉 알루미늄, 구리, 코발트 또는 텅스텐등으로 형성될 수 있다.
상기 하부 금속배선(120)을 포함하는 상기 제1 절연층(110) 상에 제2 절연층(130)이 형성된다. 상기 제2 절연층(130)은 산화막 또는 질화막으로 형성될 수 있다.
한편, 도시되지는 않았지만, 상기 제1 절연층(110) 및 제2 절연층(130) 사이에는 식각정지막이 더 형성되어 있을 수 있다.
상기 제2 절연층(130)에 듀얼 다마신(Dual Damascene) 공정을 진행하여 트랜치(140) 및 비아홀(150)을 형성한다.
듀얼 다마신 공정은 크게 비아 퍼스트법(Via first dual damascene), 트랜치 퍼스트법(Trench first dual damascene) 및 셀프 얼라인법(Self-align dual damascene)등이 있으며, 도 1은 트랜치 퍼스트법에 의한 듀얼 다마신 공정을 통해 상기 트랜치 및 비아홀이 형성된 것을 예로 한다.
즉, 상기 트랜치(140) 및 비아홀(150)은 상기 제2 절연층(130) 상에 제1 포토레지스트 패턴(미도시)을 형성하고, 상기 제1 포토레지스트 패턴을 마스크로 하여 상기 트랜치(140)를 형성한다. 상기 제1 포토레지스트 패턴 제거 후, 상기 트랜치(140)가 형성된 제2 절연층(130) 상에 트랜치(140)의 바닥면을 선택적으로 노출시키는 제2 포토레지스트 패턴(미도시)을 형성하고 상기 제2 포토레지스트 패턴을 마스크로 하여 상기 제2 절연층(130)을 식각하여 상기 비아홀(150)을 형성할 수 있다. 상기 비아홀(150)을 형성할 때 식각정지막(미도시)에 의하여 식각이 종료될 수 있다. 이후, 상기 비아홀(150) 하부의 식각정지막을 선택적으로 제거하여 상기 하부 금속배선(120)을 노출시킬 수 있다.
도 2를 참조하여, 상기 트랜치(140) 및 비아홀(150)의 단차를 따라 배리어층(160) 및 시드층(170)을 순차적으로 형성한다.
상기 배리어층(160)은 이후 형성될 구리 금속배선의 이온이 확산되는 것을 방지할 수 있다.
예를 들어, 상기 배리어층(160)은 물리적 기상증착(PVD), 화학적 기상증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 형성될 수 있다. 상기 배리어층(160)은 Ta, TaN, TiSiN, TiW 및 TaSiN 중 어느 하나로 형성될 수 있고, 상기 재료들이 적층된 구조로 형성될 수도 있다.
상기 배리어층(160) 상에 후속 공정인 금속물질의 증착이 용이하게 이루어지도록 상기 배리어층(160)의 단차를 따라 시드층(170)을 형성한다. 상기 시드층(170)은 물리적 기상증착(PVD), 화학적 기상증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 Cu, Au 또는 Pt로 형성될 수 있다.
도 3을 참조하여, 상기 트랜치(140) 및 비아홀(150)이 갭필되도록 상기 제2 절연층(130)에 구리층(180)이 형성된다. 상기 구리층(180)은 전해도금 공정을 통해 형성된 구리 도금막 일 수 있다.
상기 구리층(180)은 상기 트랜치(140) 및 비아홀(150)을 채우면서 상기 제2 절연층(130) 상에 형성되어 비균일한 표면 프로파일을 가질 수 있다.
도 4를 참조하여, 상기 구리층(180)에 대한 열처리 공정이 진행된다.
상기 열처리 공정은 핫 플레이트(hot plate)를 이용하여 진행할 수 있다. 즉, 상기 핫 플레이트(300) 상에 상기 구리층(180)이 형성된 반도체 기판(100)을 위치시킨 후, 150~400℃의 온도에서 1~5분 동안 열처리 공정을 진행할 수 있다.
상기 열처리 공정의 열원(heat source)이 상기 반도체 기판(100)의 바닥면에 위치됨에 따라, 구리의 그레인 성장이 구리 배선의 아래쪽부터 성장될 수 있다.
이에 따라, 상기 구리층(180)을 이루는 구리의 그레인(grain) 사이즈가 최대의 크기로 성장될 수 있다. 또한, 상기 구리 그레인의 성장이 배선 아래쪽에서 위쪽으로 점점 성장함으로써 상기 구리층(180)의 그레인이 빨리 성장될 수 있다.
상기 구리층(180)의 열처리 공정이 후속 공정으로 형성되는 확산 방지막 및 알루미늄 패드 형성 전에 진행됨으로써, 상기 구리층(180)의 힐록(hillock)을 억제시켜서 구리가 알루미늄 패드로 확산되는 것을 방지할 수 있다.
즉, 상기 확산 방지막 형성 전에 상기 구리층(180)에 대한 열처리 공정을 진행함으로써 구리 표면에서 발생되는 힐록 현상에 의하여 상기 확산 방지막이 끊기는 현상을 사전에 차단하여 상기 구리층(180)이 다른 층으로 확산되는 것을 방지할 수 있는 것이다.
도 5를 참조하여, 상기 트랜치(140) 및 비아홀(150) 내부에 상부 금속배선(190)이 형성된다. 상기 상부 금속배선(190)은 상기 구리층(180)에 대한 평탄화 공정을 진행하여 형성될 수 있다.
예를 들어, 상기 평탄화 공정은 CMP 공정일 수 있으며, 상기 제2 절연층(130)이 연마 종료점으로 사용될 수 있다.
따라서, 상기 평탄화 공정에 의하여 상기 트랜치(140) 및 비아홀(150) 내부에만 배리어 패턴(165), 시드 패턴(175) 및 구리 패턴(175)으로 이루어진 상부 금속배선이 형성될 수 있다. 그리고, 상기 제2 절연층(130)의 표면은 노출될 수 있다.
도 6을 참조하여, 상기 상부 금속배선(190)에 대한 플라즈마 트리트먼트(Plasma treatment)가 진행된다.
상기 플라즈마 트리트먼트는 H2, He 및 Ar 가스를 사용하여 진행될 수 있다.
상기 플라즈마 트리트먼트 공정에 의하여 상기 상부 금속배선(190)에 형성된 자연 산화막을 제거할 수 있다. 이에 따라, 상기 상부 금속배선(190)과 확산 방지막의 접합력이 향상될 수 있다.
도 7을 참조하여, 상기 상부 금속배선(190) 상에 확산 방지막(200)이 형성된다.
상기 확산 방지막(200)은 물리적 기상증착(PVD), 화학적 기상증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 100~500Å의 두께로 형성될 수 있다. 상기 확산 방지막(200)은 Ta, TaN, TiSiN, TiW 및 TaSiN 중 어느 하나로 형성될 수 있고, 상기 재료들이 적층된 구조로 형성될 수도 있다.
특히, 상기 확산 방지막(200)은 50~250℃의 온도에서 형성되어, 상기 구리 패턴(185)의 힐록을 방지할 수 있다.
이어서, 상기 확산 방지막(200) 상에 알루미늄 패드(210)가 형성될 수 있다. 상기 알루미늄 패드(210)는 상기 확산 방지막(200)이 형성된 상기 제2 절연층(130) 상에 알루미늄층을 증착한 후 선택적 식각공정을 통해 형성될 수 있다.
상기와 같이 구리로 형성된 상부 금속배선(190)과 상기 알루미늄 패드(210) 사이에 상기 확산방지막(200)이 형성되어 있으므로 구리가 알루미늄 패드(210)로 확산되는 것을 방지할 수 있다.
이에 따라, 추후 패키지 공정에서 와이어 본딩(wire) 본딩 및 범프(bump) 공정의 수율(yield)을 향상시킬 수 있다.
이상과 같이 본 발명에 따른 이미지 센서 및 제조방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사항 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1 내지 도 7은 실시예에 따른 반도체 소자의 금속배선 형성 공정을 나타내는 단면도이다.

Claims (9)

  1. 하부 배선을 포함하는 반도체 기판 상에 층간 절연층을 형성하는 단계;
    상기 하부배선이 노출되도록 상기 층간 절연층에 트랜치를 형성하는 단계;
    상기 트랜치가 갭필되도록 상기 층간 절연층에 구리층을 형성하는 단계;
    상기 구리층에 대한 열처리 공정을 진행하는 단계;
    상기 구리층에 대한 평탄화 공정을 진행하여 상부 배선을 형성하는 단계; 및
    상기 상부 배선 상에 확산 방지막을 형성하는 단계를 포함하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서,
    상기 열처리 공정의 열원은 상기 반도체 기판의 후면에 위치되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서,
    상기 열처리 공정은 핫 플레이트 상에 상기 반도체 기판을 위치시킨 후 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제1항에 있어서,
    상기 열처리 공정에 의하여 상기 구리층의 구리 그레인이 아래쪽에서 위쪽으 로 성장되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1항에 있어서,
    상기 열처리 공정은 150~400℃의 온도에서 1~5분 동안 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1항에 있어서,
    상기 확산 방지막은 Ta, TaN, TiSiN, TiW 및 TaSiN 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제1항에 있어서,
    상기 확산 방지막은 50~250℃의 온도에서 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제1항에 있어서,
    상기 확산 방지막을 형성한 다음 상기 확산 방지막에 대한 플라즈마 트리트먼트 공정을 진행하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
  9. 제1항에 있어서,
    상기 확산 방지막 상에 알루미늄 패드를 형성하는 단계를 더 포함하는 반도 체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121069B2 (en) 2018-11-13 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor package including capping pad having crystal grain of different size

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