KR101496550B1 - 상호연결 구조물을 형성하는 방법 - Google Patents

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주-밍 송
무-이 린
광-신 첸
보르-젠 티엔
종-셍 창
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Abstract

상호연결 구조물을 형성하는 방법은 제1 전도성 물질로 이루어져 있는 금속 라인을 기판 상에 형성하는 단계, 금속 라인 상에 유전체층을 증착하는 단계, 유전체층을 패턴화하여 개구부를 형성하는 단계, 원자층 증착 기법을 사용하여 개구부의 하부 및 측벽 상에 제1 장벽층을 증착하는 단계, 제1 장벽층 상에 제2 장벽층을 형성하는 단계 - 제1 장벽층은 접지에 결합되어 있음 -, 및 개구부에 제2 전도성 물질로 이루어져 있는 패드를 형성하는 단계를 포함한다.

Description

상호연결 구조물을 형성하는 방법{METHOD FOR FORMING INTERCONNECT STRUCTURE}
본 발명은 상호연결 구조물을 형성하는 방법이다.
반도체 산업은 각종의 전자 구성요소(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속적인 향상으로 인해 급속한 성장을 경험하였다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소 선폭(minimum feature size)의 반복적인 감소로부터 온 것이며, 이는 더 많은 구성요소가 주어진 영역에 집적될 수 있게 해준다. 반도체 기술이 발전함에 따라, 웨이퍼 레벨 칩 스케일 패키지 구조물이 반도체 디바이스의 물리적 크기를 추가적으로 감소시키는 효과적인 대안으로서 등장하였다.
웨이퍼 레벨 칩 스케일 패키지 구조물에서, 트랜지스터 등과 같은 능동 디바이스는 웨이퍼 레벨 칩 스케일 패키지 구조물의 기판의 상부 표면에 형성된다. 상호연결 구조물을 포함하는 각종의 금속 배선층이 기판 상에 형성된다. 금속 패드는 상부 금속 배선층 상에 형성되고, 상호연결 구조물에 전기적으로 결합되어 있다. 패시베이션층 및 제1 중합체 층은 금속 패드 상에 형성될 수 있다. 금속 패드는 패시베이션층 및 제1 중합체층에서의 개구부를 통해 노출된다.
반도체 디바이스의 상호연결 구조물은 금속 라인 등의 복수의 측방 상호연결부 및 비아 등의 복수의 수직 상호연결부를 포함할 수 있다. 반도체의 다양한 능동 회로는 수직 및 측방 상호연결부에 의해 형성되는 각종의 전도성 채널을 통해 외부 회로에 결합될 수 있다.
반도체 디바이스의 상호연결 구조물는 에칭, 다마신 등과 같은 적당한 반도체 제조 기법을 사용하여 제조될 수 있다. 다마신 공정은 여러 카테고리, 즉 싱글 다마신(single damascene) 공정 및 듀얼 다마신(dual damascene) 공정으로 나누어질 수 있다. 싱글 다마신 기술에서, 금속 비아 및 그의 인접한 금속 라인은 상이한 공정 단계를 가질 수 있다. 그 결과, 각각은 표면을 세정하기 위해 화학 기계적 평탄화 공정을 필요로 할 수 있다. 이와 달리, 듀얼 다마신 기술에서는, 금속 비아 및 그의 인접한 금속 라인이 하나의 다마신 트렌치 내에 형성될 수 있다. 그 결과, 듀얼 다마신 공정에서는 금속 비아 및 그의 인접한 금속 라인을 형성하는 데 하나의 화학 기계적 평탄화 공정이 필요하다.
상호연결 구조물을 형성하는 방법은 제1 전도성 물질로 이루어져 있는 금속 라인을 기판 상에 형성하는 단계, 금속 라인 상에 유전체층을 증착하는 단계, 유전체층을 패턴화하여 개구부를 형성하는 단계, 원자층 증착 기법을 사용하여 개구부의 하부 및 측벽 상에 제1 장벽층을 증착하는 단계, 제1 장벽층 상에 제2 장벽층을 형성하는 단계 - 제1 장벽층은 접지에 결합되어 있음 -, 및 개구부에 제2 전도성 물질로 이루어져 있는 패드를 형성하는 단계를 포함한다.
본 발명 및 그 이점의 보다 완전한 이해를 위해, 이제부터 첨부 도면과 관련하여 기술된 이하의 설명을 참조한다.
도 1은 본 개시 내용의 다양한 실시예에 따른, 다양한 전기 회로가 기판에 형성된 후의 반도체 디바이스의 단면도.
도 2는 본 개시 내용의 다양한 실시예에 따른, 복수의 금속 라인이 기판 상에 형성된 후의 도 1에 도시된 반도체 디바이스의 단면도.
도 3은 본 개시 내용의 다양한 실시예에 따른, 패시베이션층이 금속간 유전체층의 상부에 형성된 후의 도 2에 도시된 반도체 디바이스의 단면도.
도 4는 본 개시 내용의 다양한 실시예에 따른, 패턴화 공정이 패시베이션층에 적용된 후의 도 3에 도시된 반도체 디바이스의 단면도.
도 5는 본 개시 내용의 다양한 실시예에 따른, 제1 장벽층이 반도체 디바이스의 상부 표면 상에 형성된 후의 도 4에 도시된 반도체 디바이스의 단면도.
도 6은 본 개시 내용의 다양한 실시예에 따른, 제2 장벽층이 반도체 디바이스의 상부 표면 상에 형성된 후의 도 5에 도시된 반도체 디바이스의 단면도.
도 7은 본 개시 내용의 다양한 실시예에 따른, 패드층이 제2 장벽층의 상부에 형성된 후의 도 6에 도시된 반도체 디바이스의 단면도.
도 8은 본 개시 내용의 다양한 실시예에 따른, 에칭 공정이 패드층에 적용된 후의 도 7에 도시된 반도체 디바이스의 단면도.
도 9는 도 1 내지 도 8에 도시된 제조 단계들의 공정 흐름을 나타낸 도면.
상이한 도면에서 대응하는 번호 및 심볼은, 달리 언급하지 않는 한, 일반적으로 대응하는 부분을 가리킨다. 도면들이 다양한 실시예의 관련 측면을 명확히 나타내도록 그려져 있지만, 꼭 축척대로 그려져 있는 것은 아니다.
현재 바람직한 실시예의 제조 및 사용에 대해 이하에서 상세히 논의한다. 그렇지만, 본 발명이 아주 다양한 특정의 상황에서 구현될 수 있는 많은 적용가능한 발명 개념을 제공한다는 것을 잘 알 것이다. 논의되는 특정의 실시예는 본 발명을 제조하고 사용하는 특정의 방식을 예시한 것에 불과하고, 본 발명의 범위를 제한하지 않는다.
본 발명이 특정의 상황에서 트랜지스터를 포함하는 반도체 디바이스에 대한 상호연결 구조물을 형성하는 방법인 바람직한 실시예와 관련하여 기술될 것이다. 그렇지만, 본 발명은 또한 각종의 반도체 디바이스에 적용될 수 있다. 이후부터, 첨부 도면을 참조하여 다양한 실시예가 상세히 설명될 것이다.
도 1은 본 개시 내용의 다양한 실시예에 따른, 다양한 전기 회로가 기판에 형성된 후의 반도체 디바이스의 단면도를 나타낸 것이다. 반도체 디바이스(100)는 기판(102)에 형성되는 트랜지스터 디바이스(200)를 포함하고 있다. 도 1에 도시된 바와 같이, 2개의 분리 영역(104)이 트랜지스터 디바이스(200)의 대향하는 측면 상에 형성될 수 있다.
트랜지스터 디바이스(200)는 제1 드레인/소스 영역(106) 및 제2 드레인/소스 영역(108)을 포함하고 있다. 제1 드레인/소스 영역(106) 및 제2 드레인/소스 영역(108)은 트랜지스터 디바이스(200)의 게이트 구조물의 대향하는 측면 상에 형성된다. 게이트 구조물은 유전체층(112) 내에 그리고 기판(102) 상에 형성된다. 게이트 구조물은 게이트 유전체층(113), 게이트 전극(114) 및 스페이서(116)를 포함할 수 있다.
기판(102)은 규소로 형성될 수 있지만, 기판(102)은 또한 규소, 게르마늄, 갈륨, 비소, 및 그 조합 등의 다른 3족, 4족 및/또는 5족 원소로도 형성될 수 있다. 기판(102)은 또한 SOI(silicon-on-insulator)의 형태로 되어 있을 수 있다. SOI 기판은 규소 기판 내에 형성되는 절연체층(예컨대, 매립된 산화물 등) 상에 형성된 반도체 물질(예컨대, 규소, 게르마늄 등)의 층을 포함할 수 있다. 그에 부가하여, 사용될 수 있는 다른 기판들은 다층 기판, 경사 기판(gradient substrate), 하이브리드 배향 기판(hybrid orientation substrate) 등을 포함하고 있다.
기판(102)은 각종의 전기 회로(도시 생략)를 추가로 포함할 수 있다. 기판(102) 상에 형성되는 전기 회로는 특정의 응용에 적당한 임의의 유형의 회로일 수 있다. 일 실시예에 따르면, 전기 회로는 트랜지스터, 커패시터, 저항기, 다이오드, 포토 다이오드, 퓨즈 등과 같은 다양한 NMOS(n-type metal-oxide semiconductor, n-형 금속 산화물 반도체) 및/또는 PMOS(p-type metal-oxide semiconductor, p-형 금속 산화물 반도체) 디바이스를 포함할 수 있다. 전기 회로는 하나 이상의 기능을 수행하기 위해 상호연결될 수 있다. 이들 기능은 메모리 구조물, 처리 구조물, 센서, 증폭기, 전력 분배, 입/출력 회로 등을 포함할 수 있다. 기술 분야의 당업자라면 상기 예들이 예시를 위해 제공되어 있고 다양한 실시예를 임의의 특정의 응용으로 제한하기 위한 것이 아니라는 것을 잘 알 것이다.
기판(102)은 MOS(metal oxide semiconductor) 트랜지스터[예컨대, 트랜지스터 디바이스(200)] 및 연관된 콘택 플러그(contact plug)[예컨대, 콘택 플러그(118)] 등의 각종의 전기 회로를 포함할 수 있다. 간단함을 위해, 다양한 실시예의 혁신적 측면을 설명하는 데 단지 하나의 MOS 트랜지스터 및 하나의 콘택 플러그가 제공되어 있다.
분리 영역(104)은 STI(shallow trench isolation, 얕은 트렌치 분리) 영역일 수 있다. 기술 분야에 공지된 바와 같이, STI 영역은 기판(102)을 에칭하여 트렌치를 형성하고 트렌치를 유전체 물질로 채움으로써 형성될 수 있다. 예를 들어, 분리 영역(104)은 산화물 물질, HDP(high-density plasma, 고밀도 플라즈마) 산화물 등과 같은 유전체 물질로 채워질 수 있다. CMP(chemical mechanical planarization, 화학 기계적 평탄화) 공정 등의 평탄화 공정이 상부 표면에 적용될 수 있음으로써, 그 결과 과도한 유전체 물질이 제거될 수 있다.
게이트 유전체층(113)은 산화 규소, 산질화 규소, 질화 규소, 산화물, 질소 함유 산화물, 그 조합 등과 같은 유전체 물질일 수 있다. 게이트 유전체층(113)은 약 4 초과의 비유전율(relative permittivity) 값을 가질 수 있다. 이러한 물질의 다른 예는 산화 알루미늄, 산화 란탄, 산화 하프늄, 산화 지르코늄, 산질화 하프늄, 이들의 임의의 조합 등을 포함한다. 게이트 유전체층(113)이 산화물층을 포함하는 실시예에서, 게이트 유전체층(113)은 TEOX(tetraethoxysilane, 테트라에톡시실란) 및 산화물을 전구체로서 사용하는 PECVD(plasma enhanced chemical vapor deposition, 플라즈마 여기 화학 기상 증착) 공정 등의 적당한 증착 공정에 의해 형성될 수 있다. 일 실시예에 따르면, 게이트 유전체층(113)은 두께가 약 8 Å 내지 약 200 Å의 범위에 있을 수 있다.
게이트 전극(114)은 금속(예컨대, 탄탈, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈 실리사이드), 금속 질화물(예컨대, 질화 티타늄, 질화 탄탈), 도핑된 다결정 규소, 기타 전도성 물질, 그 조합 등과 같은 전도성 물질을 포함할 수 있다. 게이트 전극(114)이 폴리실리콘으로 형성되는 실시예에서, 게이트 전극(114)은 LPCVD(low-pressure chemical vapor deposition, 저압 화학적 기상 증착)에 의해 증착 도핑된 또는 비도핑된 폴리실리콘으로 약 400 Å 내지 약 2,400 Å의 범위에 있는 두께로 형성될 수 있다.
스페이서(116)는 게이트 전극(114) 및 기판(102) 상에 하나 이상의 스페이서층(도시 생략)을 블랭킷 증착(blanket deposit)하는 것에 의해 형성될 수 있다. 스페이서(116)는 SiN, 산질화물, SiC, SiON, 산화물 등과 같은 적당한 유전체 물질을 포함할 수 있다. 스페이서(116)는 CVD(chemical vapor deposition, 화학적 기상 증착), PECVD, 스퍼터 등과 같은 흔히 사용되는 기법에 의해 형성될 수 있다.
제1 및 제2 드레인/소스 영역(106 및 108)은 기판(102)에서 게이트 유전체층(113)의 대향하는 측면 상에 형성될 수 있다. 기판(102)이 n-형 기판인 실시예에서, 드레인/소스 영역(106 및 108)은 붕소, 갈륨, 인듐 등과 같은 적절한 p-형 도펀트를 주입하는 것에 의해 형성될 수 있다. 다른 대안으로서, 기판(102)이 p-형 기판인 실시예에서, 드레인/소스 영역(106 및 108)은 인, 비소 등과 같은 적절한 n-형 도펀트를 주입하는 것에 의해 형성될 수 있다.
도 1에 도시된 바와 같이, 유전체층(112)은 기판(102) 상에 형성된다. 콘택 플러그(118)가 유전체층(112)에 형성될 수 있다. 콘택 플러그(118)는 트랜지스터 디바이스(200)와 유전체층(112) 상에 형성된 상호연결 구조물(도시되어 있지 않지만 도 2에 예시되어 있음) 사이에 전기적 연결을 제공하기 위해 게이트 전극(114) 상에 형성된다.
콘택 플러그(118)는 유전체층(112) 상에 포토레지스트 물질(도시 생략)을 증착하고 패턴화하기 위해 포토리소그라피 기법을 사용하여 형성될 수 있다. 콘택 플러그(118)의 위치 및 형상에 따라 포토레지스트의 일부분이 노출된다. 유전체층(112)에 개구부를 생성하기 위해 이방성 건식 에칭 공정 등의 에칭 공정이 사용될 수 있다.
이어서, 개구부에 전도성 물질이 채워진다. 전도성 물질은 CVD, PVD(plasma vapor deposition, 플라즈마 기상 증착), ALD(atomic layer deposition, 원자층 증착) 등을 사용하여 증착될 수 있다. 전도성 물질이 콘택 플러그 개구부에 증착된다. 전도성 물질의 과도한 부분이 CMP 등의 평탄화 공정을 사용하여 유전체층(112)의 상부 표면으로부터 제거된다. 전도성 물질은 구리, 텅스텐, 알루미늄, 은, 티타늄, 질화 티타늄, 탄탈 및 이들의 임의의 조합 등일 수 있다.
유전체층(112)은 기판(102) 상에 형성된다. 유전체층(112)은, 예를 들어, 산화 규소 등의 저-K(low-K) 유전체 물질로 형성될 수 있다. 유전체층(112)은 스핀, CVD 및 PECVD 등의 기술 분야에 공지된 임의의 적당한 방법에 의해 형성될 수 있다. 또한 유의할 점은, 기술 분야의 당업자라면, 도 1이 하나의 유전체층을 예시하고 있지만, 유전체층(112)이 복수의 유전체층을 포함할 수 있다는 것이다.
도 2는 본 개시 내용의 다양한 실시예에 따른, 복수의 금속 라인이 기판 상에 형성된 후의 도 1에 도시된 반도체 디바이스의 단면도를 예시한 것이다. 제1 금속간 유전체층(201)이 유전체층(112) 상에 형성된다. 도 2에 도시된 바와 같이, 하나의 금속 라인(203)이 제1 금속간 유전체층(201)에 형성될 수 있다. 도 2에 도시된 바와 같이, 2개의 부가적인 금속 배선층이 제1 금속 배선층 상에 형성된다. 도 2가 제1 금속 배선층 상에 형성된 2개의 금속 배선층을 나타내고 있지만, 기술 분야의 당업자라면 도 2에 도시된 금속 배선층들[예컨대, 층(206) 및 층(216)] 사이에 보다 많은 금속간 유전체층(도시 생략) 및 연관된 금속 라인 및 플러그(도시 생략)가 형성될 수 있다는 것을 잘 알 것이다. 상세하게는, 도 2에 도시된 금속 배선층들 사이의 층들은 교대로 있는 유전체층[예컨대, 극저-k(extremely low-k) 유전체 물질] 및 전도성 물질(예컨대, 구리)에 의해 형성될 수 있다.
또한, 유의할 점은, 도 2에 도시된 금속 배선층이 듀얼 다마신 공정에 의해 형성될 수 있지만, 증착, 싱글 다마신 등의 다른 적당한 기법이 대안으로서 사용될 수 있다는 것이다. 듀얼 다이싱 공정은 기술 분야에 공지되어 있으며, 따라서 본 명세서에서 논의되지 않는다.
제2 금속 라인(202) 및 플러그(204)는 듀얼 다마신 공정에 의해 형성된다. 제2 금속 라인(202)은 제1 금속간 유전체층(201)과 유사한 제2 금속간 유전체층(206)에 매립되어 있다. 플러그(204)는 제1 금속간 유전체층(201)에 형성된다. 보다 상세하게는, 제2 금속 라인(202) 및 금속 라인(203)은 플러그(204)를 통해 서로 결합되어 있다.
제2 금속 라인(202) 및 플러그(204)는 구리, 구리 합금, 알루미늄, 은, 금, 이들의 임의의 조합 등과 같은 금속 물질로 형성될 수 있다. 제3 금속 라인(212) 및 플러그(214)는 제2 금속 라인(202) 및 플러그(204)와 유사하며, 따라서 반복을 피하기 위해 논의되지 않는다.
도 3은 본 개시 내용의 다양한 실시예에 따른, 패시베이션층이 금속간 유전체층의 상부에 형성된 후의 도 2에 도시된 반도체 디바이스의 단면도를 나타낸 것이다. 패시베이션층(302)은 비도핑된 실리케이트 유리, 질화 규소, 산화 규소, 산질화 규소, 붕소 도핑된 산화 규소, 인 도핑된 산화 규소 등과 같은 무기 물질로 형성되어 있다. 다른 대안으로서, 패시베이션층(302)은 탄소 도핑된 산화물 등과 같은 저-k 유전체로 형성될 수 있다. 그에 부가하여, 다공성 탄소 도핑된 이산화규소 등의 극저-k 유전체가 패시베이션층(154)을 형성하는 데 이용될 수 있다. 패시베이션층(302)은 CVD 등의 임의의 적당한 기법을 통해 형성될 수 있다.
도 4는 본 개시 내용의 다양한 실시예에 따른, 패턴화 공정이 패시베이션층에 적용된 후의 도 3에 도시된 반도체 디바이스의 단면도를 나타낸 것이다. 패턴화 공정은 에칭 공정, 레이저 어블레이션 공정 등과 같은 적당한 패턴화 기법을 사용하여 구현될 수 있다. 반도체 디바이스(100)의 패드(도시되어 있지 않지만, 도 8에 예시되어 있음)의 형상 및 위치에 따라, 이방성 건식 에칭 공정 또는 레이저 빔(도시 생략) 등의 에칭 공정이 패시베이션층(302)의 상부 표면에 적용될 수 있다. 그 결과, 패시베이션층(302)의 일부분이 제거되어, 도 4에 도시된 바와 같이, 개구부(402)를 형성한다.
도 5는 본 개시 내용의 다양한 실시예에 따른, 제1 장벽층이 반도체 디바이스의 상부 표면 상에 형성된 후의 도 4에 도시된 반도체 디바이스의 단면도를 나타낸 것이다. 제1 장벽층(502)이 질화 탄탈(TaN) 등과 같은 적당한 물질로 형성될 수 있다. 제1 장벽층(502)은 ALD 공정을 통해 개구부(402)의 하부 측벽에는 물론 패시베이션층(302)의 상부 표면 상에 증착된다.
일부 실시예에 따르면, 제1 장벽층(502)은 두께가 약 10 옹스트롬일 수 있다. 그에 부가하여, 제1 장벽층(502)은 반도체 디바이스(100)의 접지 평면에 결합될 수 있다. 제1 장벽층(502) 등의 접지-연결된 장벽층은 후속하는 PVD 공정에서 전하를 해방시키는 데 도움을 준다. PVD 공정은 도 6과 관련하여 이하에서 기술될 것이다.
도 6은 본 개시 내용의 다양한 실시예에 따른, 제2 장벽층이 반도체 디바이스의 상부 표면 상에 형성된 후의 도 5에 도시된 반도체 디바이스의 단면도를 나타낸 것이다. 제2 장벽층(602)은 제1 장벽층(502) 상에 형성된다. 제2 장벽층(602)은 제1 장벽층(502)과 동일한 물질로 되어 있을 수 있다. 다른 대안으로서, 제2 장벽층(602)은 티타늄, 탄탈, 그 조합 등과 같은 다른 적당한 물질로 형성될 수 있다. 일부 실시예에 따르면, 제2 장벽층(602)은 두께가 약 600 옹스트롬일 수 있다. 제1 장벽층(502) 및 제2 장벽층(602) 둘 다는 구리[예컨대, 금속 라인(212)]가 주변 영역 내로 확산하는 것을 방지하는 장벽으로서 기능할 수 있다. 제2 장벽층(602)은 PVD 등의 플라즈마 기반 증착 공정을 사용하여 제1 장벽층(502) 상에 증착될 수 있다.
제1 장벽층(502)을 가지는 것의 한가지 유익한 특징은 제1 장벽층(502)이 ALD 등의 비플라즈마 기반 증착 공정을 통해 반도체 디바이스 상에 증착된다는 것이다. ALD 공정은 금속 라인(212)에 전기적으로 결합되어 있는 게이트 유전체층(113)에 PID(plasma-induced damage, 플라즈마 유발 손상)를 야기하지 않는다. 게다가, 제2 장벽층(602)을 형성하기 위한 PVD 공정 동안, 접지-연결 장벽층(502)은 게이트 유전체층(113)에 대한 PID를 피하기 위해 PVD 공정의 전하를 해방시키는 데 도움을 준다.
도 7은 본 개시 내용의 다양한 실시예에 따른, 패드층이 제2 장벽층의 상부에 형성된 후의 도 6에 도시된 반도체 디바이스의 단면도를 나타낸 것이다. 도 7에 도시된 바와 같이, 전도성 물질이 개구부[예컨대, 도 6에 도시된 개구부(402)]에 채워져 패드층(702)을 형성할 수 있다. 전도성 물질은 알루미늄 구리일 수 있지만, 구리 합금, 알루미늄, 텅스텐, 은 및 이들의 임의의 조합 등과 같은 임의의 적당한 전도성 물질일 수 있다. 패드층(702)은 CVD, PVD, 무전해 도금 공정, 전기 도금 등과 같은 적당한 기법에 의해 형성될 수 있다.
도 8은 본 개시 내용의 다양한 실시예에 따른, 에칭 공정이 패드층에 적용된 후의 도 7에 도시된 반도체 디바이스의 단면도를 나타낸 것이다. 반도체 디바이스(100)의 패드의 형상 및 위치를 고려하여, 패드층(702)이 패턴화될 수 있고, 장벽층 및 패드층(702)의 일부분이 제거되어 패드(802)를 형성할 수 있다. 제거 공정은 습식 에칭, 건식 에칭 등과 같은 적당한 에칭 공정일 수 있다. 건식 에칭 공정 또는 습식 에칭 공정의 상세한 동작은 기술 분야에 공지되어 있으며, 따라서 반복을 피하기 위해 본 명세서에서 논의되지 않는다.
도 9는 도 1 내지 도 8에 도시된 제조 단계들의 공정 흐름을 나타낸 것이다. 단계(902)에서, 트랜지스터 디바이스가 기판에 형성되고, 게이트 구조물이 기판 상에서 유전체층에 형성된다. 게이트 구조물은 물론 트랜지스터의 다른 부분의 형성에 대해서는 도 1과 관련하여 상세히 논의되어 있다. 단계(904)에서, 도 2에 도시된 바와 같이, 금속 라인 등의 복수의 상호연결 구조물이 기판 상에 형성된다. 단계(906)에서, 상호연결 구조물의 상부 금속 라인 상에 유전체층이 형성된다.
단계(908)에서, 도 4에 도시된 바와 같이, 유전체층에 개구부가 형성된다. 단계(910)에서, 도 5에 도시된 바와 같이, ALD 공정을 통해 개부부의 하부는 물론 측벽에도 제1 장벽층이 증착된다. 단계(912)에서, 도 6에 도시된 바와 같이, PVD 공정을 통해 제1 장벽층 상에 제2 장벽층이 형성된다. PVD 공정 동안, 제1 장벽층이 접지에 결합된다. 단계(914)에서, 도 7에 도시된 바와 같이, 적당한 증착 기법을 통해 패드층이 형성된다. 단계(916)에서, 도 8에 도시된 바와 같이, 패드를 형성하기 위해 패드층이 패턴화된다.
일 실시예에 따르면, 장치는 제1 전도성 물질로 이루어져 있고 기판 상에 형성된 금속 라인, 금속 라인 상에 형성된 유전체층을 포함하고 있으며, 유전체층은 패드를 포함하며, 패드는 제2 전도성 물질로 형성되어 있고, 제1 장벽층은 금속 라인과 패드 사이에 형성되며, 제1 장벽층은 원자층 증착 기법을 통해 증착되고, 제2 장벽층은 제1 장벽층 상에 형성되며, 제2 장벽층이 제1 장벽층 상에 증착될 때 제1 장벽층은 접지에 결합된다.
일 실시예에 따르면, 디바이스는 기판에 형성된 트랜지스터의 게이트 구조물에 결합되어 있는 금속 라인을 포함하며, 금속 라인은 제1 전도성 물질로 형성되고, 유전체층은 금속 라인 상에 형성되며, 패드는 유전체층에 그리고 금속 라인 상에 형성되고, 패드는 제2 전도성 물질로 형성된다.
디바이스는 금속 라인과 패드 사이에 형성된 제1 장벽층을 추가로 포함하고, 제1 장벽층은 원자층 증착 공정을 통해 형성되고, 제2 장벽층은 제1 장벽층 상에 형성되며, 제2 장벽층은 플라즈마 기반 증착 공정에 의해 형성된다.
일 실시예에 따르면, 방법은 기판 상에 게이트 구조물을 형성하는 단계를 포함하고, 게이트 구조물은 기판 상의 게이트 유전체층 및 게이트 유전체층 상의 게이트 전극을 포함한다. 이 방법은 게이트 구조물 상에 복수의 상호연결 구성요소를 형성하는 단계 - 상호연결 구성요소는 게이트 구조물에 전기적으로 결합되어 있음 -, 상호연결 구성요소의 상부 금속 라인 상에 유전체층을 증착하는 단계, 유전체층에 개구부를 형성하는 단계, 제1 증착 기법을 사용하여 개구부의 하부 및 측벽 상에 제1 장벽층을 증착하는 단계, 제2 증착 기법을 사용하여 제1 장벽층 상에 제2 장벽층을 증착하는 단계, 및 개구부에 패드를 형성하는 단계를 추가로 포함한다.
본 발명의 실시예 및 그의 장점이 상세히 기술되어 있지만, 첨부된 특허청구범위에 의해 한정되는 본 발명의 사상 및 범위를 벗어나지 않고 본 발명에 다양한 변경, 치환 및 수정이 행해질 수 있다는 것을 잘 알 것이다.
게다가, 본 출원의 범위가 본 명세서에 기술된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정의 실시예로 제한되는 것으로 보아서는 안된다. 기술 분야의 당업자라면 본 발명의 개시 내용으로부터 잘 알 것인 바와 같이, 본 명세서에 기술된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 나중에 개발될 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 개시 내용에 따라 이용될 수 있다. 그에 따라, 첨부된 특허청구범위는 이러한 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 그의 범위 내에 포함하는 것으로 보아야 한다.

Claims (10)

  1. 제1 전도성 물질로 제조되고 기판 위에 형성되는 금속 라인;
    상기 금속 라인 위에 형성되는 유전체층 - 상기 유전체층에는 상기 금속 라인의 일부를 노출시키는 개구부가 형성됨 - ;
    원자층 증착 기법을 통해 증착되고, 상기 개구부의 바닥 및 측벽들 상에 형성되는 제1 장벽층;
    상기 제1 장벽층 위에 형성되는 제2 장벽층 - 상기 제2 장벽층이 상기 제1 장벽층 위에 증착되는 동안, 상기 제1 장벽층은 접지에 결합됨 - ; 및
    제2 전도성 물질로 형성되고 상기 제2 장벽층 위에 형성되는 패드
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 제1 장벽층이 질화 탄탈(TaN)로 형성되는 것인 장치.
  3. 제1항에 있어서, 상기 제2 장벽층이 플라즈마 기상 증착 기법을 사용하여 상기 제1 장벽층 위에 증착되는 질화 탄탈로 형성되는 것인 장치.
  4. 제1항에 있어서, 상기 제1 전도성 물질이 구리인 장치.
  5. 제1항에 있어서, 상기 제2 전도성 물질이 알루미늄 구리(AlCu)인 장치.
  6. 제1항에 있어서,
    상기 금속 라인의 아래 및 상기 기판의 위에 형성되는 게이트 유전체층; 및
    상기 금속 라인의 아래 및 상기 게이트 유전체층의 위에 형성되고, 상기 금속 라인에 전기적으로 결합되는 게이트 전극을
    더 포함하는 것인 장치.
  7. 제1 전도성 물질로 형성되고 기판 내에 형성된 트랜지스터의 게이트 구조물에 결합되어 있는 금속 라인;
    상기 금속 라인 위에 형성되는 유전체층 - 상기 유전체층에는 상기 금속 라인의 일부를 노출시키는 개구부가 형성됨 - ;
    원자층 증착 공정에 의해 상기 개구부의 바닥 및 측벽들 상에 형성되는 제1 장벽층;
    플라즈마 기반 증착 공정에 의해 상기 제1 장벽층 위에 형성되는 제2 장벽층; 및
    제2 전도성 물질로 형성되고, 상기 제2 장벽층 위에 형성되는 패드
    를 포함하는 디바이스.
  8. 제7항에 있어서, 상기 제1 장벽층이 두께가 10 옹스트롬인 것인 디바이스.
  9. 제7항에 있어서,
    상기 플라즈마 기반 증착 공정은 플라즈마 기상 증착 공정이고,
    상기 플라즈마 기상 증착 공정 동안, 상기 제1 장벽층이 접지에 결합되는 것인 디바이스.
  10. 기판 위의 게이트 유전체층과 상기 게이트 유전체층 위의 게이트 전극을 포함하는 게이트 구조물을 상기 기판 위에 형성하는 단계;
    상기 게이트 구조물에 전기적으로 결합되어 있는 복수의 상호연결 구성요소를 상기 게이트 구조물 위에 형성하는 단계;
    상기 상호연결 구성요소의 상부 금속 라인 위에 유전체층을 증착하는 단계;
    상기 유전체층 내에 개구부를 형성하는 단계;
    제1 증착 기법을 사용하여 상기 개구부의 하부 및 측벽 상에 제1 장벽층을 증착하는 단계;
    상기 제1 증착 기법과는 상이한 제2 증착 기법을 사용하여 상기 제1 장벽층 위에 제2 장벽층을 증착하는 단계; 및
    상기 개구부 내에 패드를 형성하는 단계를
    포함하는 방법.
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