JP2003133423A - 検査用素子を有する半導体装置およびそれを用いた検査方法 - Google Patents

検査用素子を有する半導体装置およびそれを用いた検査方法

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JP2003133423A
JP2003133423A JP2001332146A JP2001332146A JP2003133423A JP 2003133423 A JP2003133423 A JP 2003133423A JP 2001332146 A JP2001332146 A JP 2001332146A JP 2001332146 A JP2001332146 A JP 2001332146A JP 2003133423 A JP2003133423 A JP 2003133423A
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Eiji Yoshida
映二 吉田
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Abstract

(57)【要約】 【課題】 ＬＶＰ（Laser Voltage Probe）技術を用い
て被検査半導体装置の入力端での信号変化をも検出する
ことが可能な検査用素子を有する半導体装置およびそれ
を用いた検査方法を提供する。 【解決手段】 配線１３の先に接続された被検査半導体
装置の入力端側にＣＭＯＳトランスミッションゲート９
を接続し、これを介して入力信号を被検査半導体装置に
与える。こうすれば、入力信号を与えたときに、ＣＭＯ
Ｓトランスミッションゲート９を構成するＮチャネルＭ
ＯＳトランジスタＮＴ１およびＰチャネルＭＯＳトラン
ジスタＰＴ１のソース／ドレイン領域７ａ，７ｂ，８
ａ，８ｂのウェル１，２とのＰＮ接合面に電位変化が生
じる。よって、ＬＶＰ技術を用いて半導体基板１５の裏
面から近赤外光レーザービーム１０を照射し、その反射
光の強度を測定することにより、上記ＰＮ接合面での電
位変化を検出できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、被検査半導体装
置の内部故障箇所の特定や信号伝達のタイミングや信号
のファンクションレベルの解析を行うための検査用素子
を有する半導体装置、および、それを用いた検査方法に
関する。
【０００２】
【従来の技術】半導体装置の故障解析技術の分野におい
ては、故障箇所特定の迅速化が求められている。大規模
化、高機能化した半導体装置内の故障箇所の特定を行う
ためには、外部に出力されてくる不良情報を調べるのみ
では不十分であり、半導体装置の内部回路の情報の伝達
経路も調べる必要がある。
【０００３】現在の半導体装置においては、多層配線化
が進み、さらに、ＬＯＣ（Lead OnChip）、ＣＳＰ（Chi
p Size/Scale Package）、Flip Chipなどのデバイス形
態の多様化が進んでいる。これに伴って、半導体装置の
回路内では配線が複雑に入り組んで形成されている。そ
のため、故障の検査をするに当たって、検査対象たる被
検査半導体装置の表面からアプローチするのみでは、故
障箇所の特定は困難になりつつある。
【０００４】そこで、近赤外光レーザービーム（Near I
nfrared Laser Beam）をプローブとして用い、非接触で
被検査半導体装置をその裏面から検査するＬＶＰ（Lase
r Voltage Probe）技術が開発されている。このＬＶＰ
技術においては、近赤外光レーザービームの反射光の強
度を測定することにより、被検査半導体装置内の不純物
拡散領域やゲート電極下のチャネル領域などの電位の変
化を測定できる。
【０００５】ＬＶＰ技術について、ＣＭＯＳ（Compleme
ntary Metal Oxide Semiconductor）インバータを被検
査半導体装置とする場合を例に採り、図１１を用いて具
体的に説明する。図１１において、被検査半導体装置
（すなわちＣＭＯＳインバータ）５は、シリコン基板等
の半導体基板１５上に形成されたＮチャネルＭＯＳトラ
ンジスタＮＴ２およびＰチャネルＭＯＳトランジスタＰ
Ｔ２から構成されている。また、ＮチャネルＭＯＳトラ
ンジスタＮＴ２は、Ｐ形ウェル１０１内に形成されたソ
ース／ドレイン領域１０７ａ，１０７ｂとチャネル領域
１０３上のゲート電極１０６ａとで構成されている。Ｐ
チャネルＭＯＳトランジスタＰＴ２は、Ｎ形ウェル１０
２内に形成されたソース／ドレイン領域１０８ａ，１０
８ｂとチャネル領域１０４上のゲート電極１０６ｂとで
構成されている。
【０００６】この被検査半導体装置５には、半導体基板
１５の裏面から近赤外光レーザービーム１０が照射され
る。近赤外光レーザービーム１０は、半導体基板１５を
透過して、不純物拡散領域（ソース／ドレイン領域およ
びウェル）内でのＰＮ接合面およびチャネル領域に達す
るよう、その方向が調節される。そして、近赤外光レー
ザービーム１０の一部はＰＮ接合面で反射して、反射光
を生成する。そして、被検査半導体装置５をトランジス
タ動作させ、そのときの近赤外光レーザービーム１０の
反射光の強度を光検出器（図示せず）で測定する。
【０００７】近赤外光レーザービーム１０の反射光は、
Ｐ形領域とＮ形領域との間の電位差によってその強度が
異なる。よって、近赤外光レーザービーム１０の反射光
の強度を測定することで、被検査半導体装置５のスイッ
チング動作時に発生する、ソース／ドレイン領域１０７
ａ，１０７ｂおよびウェル１０１間のＰＮ接合面での電
位変化、ソース／ドレイン領域１０８ａ，１０８ｂおよ
びウェル１０２間のＰＮ接合面での電位変化、並びに、
チャネル領域１０３，１０４での反転層およびウェル１
０２間の電位変化を検出することができる。
【０００８】そして、この電位変化の検出によって、例
えば断線を検出したり、信号変化のファンクションやタ
イミング解析を行うことができる。
【０００９】
【発明が解決しようとする課題】ところが、ＬＶＰ技術
により測定可能な領域はＰＮ接合面（ソース／ドレイン
領域とウェルとの接合面のみならず、反転層とウェルと
の間に生じるＰＮ接合面を含む）に限られている。その
ため、上記のＣＭＯＳインバータの被検査半導体装置５
の場合、測定可能な領域は、不純物拡散領域内でのＰＮ
接合面およびチャネル領域に限られる。
【００１０】すなわち、ＣＭＯＳインバータの出力端
（配線１４側）での信号変化を検出することはできるも
のの、その入力端（配線１３側）での信号変化を検出す
ることはできなかった。
【００１１】被検査半導体装置の内部故障箇所の特定や
信号伝達のタイミング解析を迅速かつ的確に行うために
は、被検査半導体装置の出力端での信号変化が検出でき
るだけでは不十分であり、入力端での信号変化の検出も
必要となる。入力端での信号変化と出力端での信号変化
とを比較できなければ、被検査半導体装置の入力端まで
の配線に問題があるのか被検査半導体装置自身に問題が
あるのか判別できないし、また、入力端／出力端間の信
号伝達に要する時間が不明となるからである。
【００１２】そこで、この発明の課題は、ＬＶＰ技術を
用いて被検査半導体装置の入力端での信号変化をも検出
することが可能な検査用素子を有する半導体装置および
それを用いた検査方法を提供することにある。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板上に形成され、入力端および出力端を含
む被検査半導体装置と、ＰＮ接合面により区分されるソ
ース領域および他のＰＮ接合面により区分されるドレイ
ン領域、並びにゲート電極を有する、前記半導体基板上
に形成された検査用素子たるＭＩＳ（Metal Insulator
Semiconductor）トランジスタとを備え、前記ソース領
域およびドレイン領域のうち一方が前記被検査半導体装
置の前記入力端に接続された検査用素子を有する半導体
装置である。
【００１４】請求項２に記載の発明は、請求項１に記載
の検査用素子を有する半導体装置であって、前記被検査
半導体装置への入力信号が、前記ＭＩＳトランジスタの
前記ソース領域および前記ドレイン領域のうち前記被検
査半導体装置の前記入力端に接続されていない方に与え
られる検査用素子を有する半導体装置である。
【００１５】請求項３に記載の発明は、請求項２に記載
の検査用素子を有する半導体装置であって、前記ソース
領域および前記ドレイン領域が短絡された検査用素子を
有する半導体装置である。
【００１６】請求項４に記載の発明は、請求項１に記載
の検査用素子を有する半導体装置であって、前記被検査
半導体装置への入力信号が、前記ＭＩＳトランジスタの
前記ソース領域および前記ドレイン領域のうち、前記被
検査半導体装置の前記入力端に接続された方に与えられ
る検査用素子を有する半導体装置である。
【００１７】請求項５に記載の発明は、請求項４に記載
の検査用素子を有する半導体装置であって、前記ソース
領域および前記ドレイン領域が短絡された検査用素子を
有する半導体装置である。
【００１８】請求項６に記載の発明は、請求項２または
請求項４に記載の検査用素子を有する半導体装置であっ
て、前記ソース領域および前記ドレイン領域のうち前記
入力信号が与えられる方は、前記ゲート電極に短絡され
た検査用素子を有する半導体装置である。
【００１９】請求項７に記載の発明は、請求項１ないし
請求項６のいずれかに記載の検査用素子を有する半導体
装置であって、前記ＭＩＳトランジスタは少なくとも２
つ存在し、前記少なくとも２つの前記ＭＩＳトランジス
タはＣＭＯＳトランスミッションゲート構造を構成する
検査用素子を有する半導体装置である。
【００２０】請求項８に記載の発明は、請求項１ないし
請求項７のいずれかに記載の検査用素子を有する半導体
装置を用いた検査方法であって、前記半導体基板内の前
記ＰＮ接合面または／および前記他のＰＮ接合面に近赤
外光レーザービームを照射し、その反射光の強度を測定
することにより、ＰＮ接合面での電位変化を検出する検
査方法である。
【００２１】請求項９に記載の発明は、請求項８に記載
の検査方法であって、前記ゲート電極下方部分の前記半
導体基板内のチャネル領域にも前記近赤外光レーザービ
ームを照射し、その反射光の強度を測定することによ
り、前記チャネル領域での電位変化を検出する検査方法
である。
【００２２】
【発明の実施の形態】＜実施の形態１＞本実施の形態
は、被検査半導体装置の入力端に検査用素子たるＣＭＯ
Ｓトランスミッションゲートを接続した、検査用素子を
有する半導体装置を開示し、さらに、その半導体装置に
ＬＶＰ技術を適用することにより被検査半導体装置の入
力端での信号変化をも検査可能とした検査方法を開示す
る。
【００２３】図１および図２は、本実施の形態に係る半
導体装置の回路図および構造を示す断面図である。図１
に示すように、この半導体装置においては、被検査半導
体装置５の入力端に配線１３を介して検査用素子たるＣ
ＭＯＳトランスミッションゲート９の出力端が接続さ
れ、ＣＭＯＳトランスミッションゲート９の入力端に配
線１２を介して被検査半導体装置５への入力信号が与え
られる。
【００２４】なお、被検査半導体装置５は、例えば図１
１に示したＣＭＯＳインバータである。その他にも被検
査半導体装置５として、例えばメモリ回路で採用される
１トランジスタ１キャパシタのメモリセルや、ロジック
回路で採用されるＮＡＮＤ回路やフリップフロップ回路
等を適用してもよい。
【００２５】さて、ＣＭＯＳトランスミッションゲート
９は、図２に示すように、半導体基板１５上に形成され
たＮチャネルＭＯＳトランジスタＮＴ１およびＰチャネ
ルＭＯＳトランジスタＰＴ１から構成されている。な
お、図２では示していないが、半導体基板１５上には被
検査半導体装置５も、ＣＭＯＳトランスミッションゲー
ト９に隣接して形成されている。
【００２６】ＮチャネルＭＯＳトランジスタＮＴ１は、
Ｐ形ウェル１内に形成されたソース／ドレイン領域７
ａ，７ｂとチャネル領域３上のゲート電極６ａとで構成
されている。ＰチャネルＭＯＳトランジスタＰＴ１は、
Ｎ形ウェル２内に形成されたソース／ドレイン領域８
ａ，８ｂとチャネル領域４上のゲート電極６ｂとで構成
されている。
【００２７】なお、ゲート電極６ａには電源電位ＶＣＣ
が与えられ、ゲート電極６ｂには接地電位ＧＮＤが与え
られている。すなわち、ＮチャネルＭＯＳトランジスタ
ＮＴ１およびＰチャネルＭＯＳトランジスタＰＴ１は、
ともに常時、オン状態に保たれる。また、ウェル１には
接地電位ＧＮＤが与えられ、ウェル２には電源電位ＶＣ
Ｃが与えられて、両方のウェルともその電位が固定され
ている。
【００２８】そして、ソース／ドレイン領域７ａおよび
８ａがＣＭＯＳトランスミッションゲート９の入力端と
なっている。また、ソース／ドレイン領域７ｂおよび８
ｂがＣＭＯＳトランスミッションゲート９の出力端とな
っている（すなわち、被検査半導体装置５の入力端に接
続されている）。
【００２９】このように、ＣＭＯＳトランスミッション
ゲート９が被検査半導体装置５の入力端に接続されてお
れば、被検査半導体装置５の入力端に入力信号を与えた
ときに、ＣＭＯＳトランスミッションゲート９を構成す
るＮチャネルＭＯＳトランジスタＮＴ１およびＰチャネ
ルＭＯＳトランジスタＰＴ１のソース／ドレイン領域７
ｂ，８ｂのウェル１，２とのＰＮ接合面に電位変化が生
じる。
【００３０】よって、この検査用素子を有する半導体装
置を用いれば、ＬＶＰ技術を用いて半導体基板１５の裏
面から近赤外光レーザービーム１０を照射し、その反射
光の強度を測定することにより、上記ＰＮ接合面での電
位変化を検出できる。
【００３１】そして、この半導体装置を用いて、ＬＶＰ
技術により上記ＰＮ接合面での電位変化を検出すること
により、被検査半導体装置５の入力端での信号変化をも
検査することが可能な検査方法が実現できる。
【００３２】なお、本実施の形態においては、被検査半
導体装置５への入力信号が、ＮチャネルＭＯＳトランジ
スタＮＴ１およびＰチャネルＭＯＳトランジスタＰＴ１
のソース／ドレイン領域７ａ，８ａに与えられている。
そして、両トランジスタＮＴ１およびＰＴ１が常にオン
状態に保たれて、他方のソース／ドレイン領域７ｂ，８
ｂが、被検査半導体装置５の入力端に接続されている。
【００３３】そのため、ソース／ドレイン領域７ａ，７
ｂ，８ａ，８ｂを介して入力信号が被検査半導体装置５
へと伝わり、ソース領域およびドレイン領域の両方のＰ
Ｎ接合面に電位変化が生じる。よって、ＬＶＰ技術で電
位変化を検出するＰＮ接合面の範囲が広がり、被検査半
導体装置５の入力端での信号変化をより高精度に検査で
きる。
【００３４】また、上記においては、ＣＭＯＳトランス
ミッションゲート９を介して入力信号が被検査半導体装
置５に与えられる構成としたが、ＮチャネルＭＯＳトラ
ンジスタＮＴ１のみを介して、あるいは、ＰチャネルＭ
ＯＳトランジスタＰＴ１のみを介して入力信号が被検査
半導体装置５に与えられる構成としてもよい。
【００３５】すなわち、ＮチャネルＭＯＳトランジスタ
ＮＴ１のみが被検査半導体装置５の前段に設けられ、被
検査半導体装置５への入力信号がソース／ドレイン領域
７ａに与えられて、ソース／ドレイン領域７ｂが被検査
半導体装置５の入力端に接続される構成としてもよい。
その場合も、ゲート電極６ａには電源電位ＶＣＣが与え
られ、ウェル１には接地電位ＧＮＤが与えられる。
【００３６】あるいは、ＰチャネルＭＯＳトランジスタ
ＰＴ１のみが被検査半導体装置５の前段に設けられ、被
検査半導体装置５への入力信号がソース／ドレイン領域
８ａに与えられて、ソース／ドレイン領域８ｂが被検査
半導体装置５の入力端に接続される構成としてもよい。
その場合も、ゲート電極６ｂには接地電位ＧＮＤが与え
られ、ウェル２には電源電位ＶＣＣが与えられる。
【００３７】このように、ＣＭＯＳトランスミッション
ゲートではなく、単独のＭＯＳトランジスタを被検査半
導体装置５の入力端に接続しても、その入力端での信号
変化を検査できる。その入力端に接続されたソース／ド
レイン領域７ｂまたは８ｂのＰＮ接合面での電位変化を
ＬＶＰ技術を用いて検出可能だからである。
【００３８】しかし、ＣＭＯＳトランスミッションゲー
ト構成とした方が、電位変化を検出するＰＮ接合面の範
囲が２つのＭＯＳトランジスタＮＴ１，ＰＴ１のソース
／ドレイン領域にまで広がり、被検査半導体装置の入力
端での信号変化をより高精度に検査できる。
【００３９】なお、上記２つのＭＯＳトランジスタＮＴ
１，ＰＴ１は、半導体基板１５上に形成されたものの回
路としては用いられない余分なトランジスタを流用して
構成すればよい。被検査半導体装置５がゲートアレイ構
造などである場合、半導体基板上には必ず、不使用のゲ
ート電極や不純物拡散領域が存在する。よって、これら
のゲート電極や不純物拡散領域を、上記のＭＯＳトラン
ジスタＮＴ１，ＰＴ１として構成すればよい。
【００４０】＜実施の形態２＞本実施の形態は、実施の
形態１に係る半導体装置の変形例であり、ＣＭＯＳトラ
ンスミッションゲート９の入力端のソース／ドレイン領
域と出力端のソース／ドレイン領域とを短絡したもので
ある。
【００４１】図３および図４は、本実施の形態に係る半
導体装置の回路図および構造を示す断面図である。図３
に示すように、この半導体装置においては、ＣＭＯＳト
ランスミッションゲート９の入力端と出力端とが配線１
１により短絡されている。すなわち、図４に示すよう
に、入力端たるソース／ドレイン領域７ａおよび８ａが
それぞれ、出力端たるソース／ドレイン領域７ｂおよび
８ｂに短絡されている。
【００４２】なお、その他の構成は実施の形態１に係る
半導体装置と同様のため、説明を省略する。
【００４３】上記のようにＣＭＯＳトランスミッション
ゲート９の入力端と出力端とが短絡されておれば、被検
査半導体装置５への入力信号が、ＮチャネルＭＯＳトラ
ンジスタＮＴ１のソース／ドレイン領域７ａ、チャネル
領域３およびソース／ドレイン領域７ｂで構成される経
路、および、ＰチャネルＭＯＳトランジスタＰＴ１のソ
ース／ドレイン領域８ａ、チャネル領域４およびソース
／ドレイン領域８ｂで構成される経路をバイパスして被
検査半導体装置５の入力端へと伝えられる。よって、上
記経路の寄生抵抗による信号の伝送ロスが生じにくく、
ＣＭＯＳトランスミッションゲート９を設けたことによ
る被検査半導体装置５への影響を軽減させることができ
る。
【００４４】＜実施の形態３＞本実施の形態も、実施の
形態１に係る半導体装置の変形例であり、ＣＭＯＳトラ
ンスミッションゲート９の入力端たるソース／ドレイン
領域７ａ，８ａとゲート電極６ａ，６ｂとを短絡したも
のである。
【００４５】図５および図６は、本実施の形態に係る半
導体装置の回路図および構造を示す断面図である。図５
および図６に示すように、この半導体装置においては、
ＣＭＯＳトランスミッションゲート９の入力端とゲート
電極６ａ，６ｂとが配線１２ａ，１２ｂにより短絡され
ている。
【００４６】なお、その他の構成は実施の形態１に係る
半導体装置と同様のため、説明を省略する。
【００４７】上記のようにＣＭＯＳトランスミッション
ゲート９の入力端たるソース／ドレイン領域７ａ，８ａ
とゲート電極６ａ，６ｂとが短絡されておれば、入力信
号の電位変化に応じてゲート電極６ａ，６ｂ下のチャネ
ル領域３，４に反転層が生じ、反転層とウェル１，２と
のＰＮ接合面にも電位変化が生じる。よって、ＬＶＰ技
術で電位変化を検出するＰＮ接合面の範囲が広がり（す
なわち、近赤外光レーザービーム１０をチャネル領域
３，４に照射して検出範囲を広げることができ）、被検
査半導体装置の入力端での信号変化をより高精度に検査
できる。
【００４８】もちろん、この半導体装置を用いてＬＶＰ
技術によりチャネル領域でのＰＮ接合面の電位変化を検
出することで、電位変化を検出する範囲がチャネル領域
にまで広がった、より高精度な検査方法が実現できる。
【００４９】＜実施の形態４＞本実施の形態は、実施の
形態２および３に係る半導体装置の組み合わせである。
【００５０】図７および図８は、本実施の形態に係る半
導体装置の回路図および構造を示す断面図である。図７
および図８に示すように、ＣＭＯＳトランスミッション
ゲート９の入力端と出力端とが配線１１により短絡され
ている。そしてさらに、ＣＭＯＳトランスミッションゲ
ート９の入力端とゲート電極６ａ，６ｂとが配線１２
ａ，１２ｂにより短絡されている。
【００５１】なお、その他の構成は実施の形態１に係る
半導体装置と同様のため、説明を省略する。
【００５２】この場合、実施の形態２および３に係る半
導体装置の両方の効果を有する半導体装置が得られる。
【００５３】＜実施の形態５＞本実施の形態も、実施の
形態１に係る半導体装置の変形例であり、被検査半導体
装置５への入力信号が直接、被検査半導体装置５に与え
られるとともに、ＣＭＯＳトランスミッションゲート９
の入力端にも与えられる構成とした半導体装置である。
また、本実施の形態では、ＣＭＯＳトランスミッション
ゲート９の出力端がその入力端に短絡され、ＣＭＯＳト
ランスミッションゲート９の入力端たるソース／ドレイ
ン領域７ａ，８ａとゲート電極６ａ，６ｂとが短絡され
ている。
【００５４】図９および図１０は、本実施の形態に係る
半導体装置の回路図および構造を示す断面図である。図
９および図１０に示すように、この半導体装置において
は、ＣＭＯＳトランスミッションゲート９の入力端たる
ソース／ドレイン領域７ａ，８ａが被検査半導体装置５
の入力端に接続されている。そして、被検査半導体装置
５への入力信号が直接、配線１２を介して被検査半導体
装置５に与えられるとともに、ＣＭＯＳトランスミッシ
ョンゲート９の入力端にも与えられている。
【００５５】上記のように、被検査半導体装置５への入
力信号が直接、被検査半導体装置５に与えられるととも
に、ＣＭＯＳトランスミッションゲート９の入力端に与
えられておれば、被検査半導体装置５への入力信号が、
ＣＭＯＳトランスミッションゲート９のソース／ドレイ
ン領域およびチャネル領域で構成される経路を経ること
なく被検査半導体装置５の入力端へと伝えられる。
【００５６】よって、ＣＭＯＳトランスミッションゲー
ト９の寄生容量が被検査半導体装置５に影響を与えるも
のの、上記経路の寄生抵抗による信号の伝送ロスは生じ
ず、ＣＭＯＳトランスミッションゲート９を設けたこと
の被検査半導体装置５への影響を軽減させることができ
る。
【００５７】また、本実施の形態においても、ＣＭＯＳ
トランスミッションゲート９の入力端のソース／ドレイ
ン領域７ａ，８ａと、その出力端のソース／ドレイン領
域７ｂ，８ｂとが短絡されている。そしてさらに、ソー
ス／ドレイン領域７ａ，８ａはゲート電極６ａ，６ｂに
も配線１２ａ，１２ｂを介して短絡されている。
【００５８】なお、その他の構成は実施の形態１に係る
半導体装置と同様のため、説明を省略する。
【００５９】上記のように、ソース／ドレイン領域７
ａ，７ｂ，８ａ，８ｂが短絡されておれば、ソース領域
およびドレイン領域の両方のＰＮ接合面に電位変化が生
じる。よって、ＬＶＰ技術で電位変化を検出するＰＮ接
合面の範囲が広がり、被検査半導体装置の入力端での信
号変化をより高精度に検査できる。
【００６０】また、上記のように、ＣＭＯＳトランスミ
ッションゲート９の入力端たるソース／ドレイン領域７
ａ，８ａとゲート電極６ａ，６ｂとが短絡されておれ
ば、実施の形態３に係る半導体装置の有する効果と同
様、ＬＶＰ技術で電位変化を検出するＰＮ接合面の範囲
が広がり、被検査半導体装置の入力端での信号変化をよ
り高精度に検査できる。
【００６１】なお、本実施の形態において、ソース／ド
レイン領域７ａ，８ａとその出力端のソース／ドレイン
領域７ｂ，８ｂとを短絡すること、および、ソース／ド
レイン領域７ａ，８ａとゲート電極６ａ，６ｂとを短絡
すること、はともに必須の構成ではない。それらの短絡
の構成を採らない場合であっても、配線１２を伝わる入
力信号の変化が、ソース／ドレイン領域７ａ，８ａとウ
ェル１，２との間のＰＮ接合面の電位変化として検出可
能だからである。
【００６２】
【発明の効果】請求項１に記載の発明によれば、検査用
素子たるＭＩＳトランジスタのソース領域およびドレイ
ン領域のうち一方が被検査半導体装置の入力端に接続さ
れている。そのため、被検査半導体装置の入力端に入力
信号を与えたときに、ＭＩＳトランジスタのソース領域
およびドレイン領域のうち被検査半導体装置の入力端に
接続された方のＰＮ接合面に電位変化が生じる。よっ
て、ＬＶＰ技術を用いてそのＰＮ接合面での電位変化を
検出することにより、被検査半導体装置の入力端での信
号変化をも検査することが可能となる。
【００６３】請求項２に記載の発明によれば、被検査半
導体装置への入力信号が、ＭＩＳトランジスタのソース
領域およびドレイン領域のうち被検査半導体装置の入力
端に接続されていない方に与えられる。そのため、ＭＩ
Ｓトランジスタをオン状態にしておけば、ソース領域お
よびドレイン領域を介して入力信号が被検査半導体装置
へと伝わり、ソース領域およびドレイン領域の両方のＰ
Ｎ接合面に電位変化が生じる。よって、ＬＶＰ技術で電
位変化を検出するＰＮ接合面の範囲が広がり、被検査半
導体装置の入力端での信号変化をより高精度に検査でき
る。
【００６４】請求項３に記載の発明によれば、ＭＩＳト
ランジスタのソース領域およびドレイン領域が短絡され
ている。そのため、被検査半導体装置への入力信号が、
ソース領域、チャネル領域およびドレイン領域で構成さ
れる経路をバイパスして被検査半導体装置の入力端へと
伝えられる。よって、上記経路の寄生抵抗による信号の
伝送ロスが生じにくく、ＭＩＳトランジスタを設けたこ
とによる被検査半導体装置への影響を軽減させることが
できる。
【００６５】請求項４に記載の発明によれば、被検査半
導体装置への入力信号が、ＭＩＳトランジスタのソース
領域およびドレイン領域のうち、被検査半導体装置の入
力端に接続された方に与えられる。そのため、被検査半
導体装置への入力信号が、ソース領域、チャネル領域お
よびドレイン領域で構成される経路を経ることなく被検
査半導体装置の入力端へと伝えられる。よって、ＭＩＳ
トランジスタの寄生容量の影響はあるものの、上記経路
の寄生抵抗による信号の伝送ロスが生じず、ＭＩＳトラ
ンジスタを設けたことの被検査半導体装置への影響を軽
減させることができる。
【００６６】請求項５に記載の発明によれば、ＭＩＳト
ランジスタのソース領域およびドレイン領域が短絡され
ている。そのため、入力信号が被検査半導体装置に与え
られたときにソース領域およびドレイン領域の両方のＰ
Ｎ接合面に電位変化が生じる。よって、ＬＶＰ技術で電
位変化を検出するＰＮ接合面の範囲が広がり、被検査半
導体装置の入力端での信号変化をより高精度に検査でき
る。
【００６７】請求項６に記載の発明によれば、ソース領
域およびドレイン領域のうち入力信号が与えられる方
は、ゲート電極に短絡されている。そのため、入力信号
の電位変化に応じてゲート電極下のチャネル領域に反転
層が生じ、反転層と半導体基板とのＰＮ接合面に電位変
化が生じる。よって、ＬＶＰ技術で電位変化を検出する
ＰＮ接合面の範囲が広がり、被検査半導体装置の入力端
での信号変化をより高精度に検査できる。
【００６８】請求項７に記載の発明によれば、少なくと
も２つのＭＩＳトランジスタはＣＭＯＳトランスミッシ
ョンゲート構造を構成する。よって、ＬＶＰ技術で電位
変化を検出するＰＮ接合面の範囲が、少なくとも２つの
ＭＩＳトランジスタのソース領域およびドレイン領域に
まで広がり、被検査半導体装置の入力端での信号変化を
より高精度に検査できる。
【００６９】請求項８に記載の発明によれば、半導体基
板内のＰＮ接合面または／および他のＰＮ接合面に近赤
外光レーザービームを照射し、その反射光の強度を測定
することにより、ＰＮ接合面での電位変化を検出する。
よって、ＭＩＳトランジスタのＰＮ接合面での検出結果
に基づいて、被検査半導体装置の入力端での信号変化を
も検査することが可能となる。
【００７０】請求項９に記載の発明によれば、ゲート電
極下方部分の半導体基板内のチャネル領域にも近赤外光
レーザービームを照射し、その反射光の強度を測定する
ことにより、チャネル領域での電位変化を検出する。よ
って、ＬＶＰ技術で電位変化を検出する範囲がチャネル
領域にまで広がり、被検査半導体装置の入力端での信号
変化をより高精度に検査できる。
【図面の簡単な説明】
【図１】 実施の形態１に係る検査用素子を有する半導
体装置を示す回路図である。
【図２】 実施の形態１に係る検査用素子を有する半導
体装置の構造を示す断面図である。
【図３】 実施の形態２に係る検査用素子を有する半導
体装置を示す回路図である。
【図４】 実施の形態２に係る検査用素子を有する半導
体装置の構造を示す断面図である。
【図５】 実施の形態３に係る検査用素子を有する半導
体装置を示す回路図である。
【図６】 実施の形態３に係る検査用素子を有する半導
体装置の構造を示す断面図である。
【図７】 実施の形態４に係る検査用素子を有する半導
体装置を示す回路図である。
【図８】 実施の形態４に係る検査用素子を有する半導
体装置の構造を示す断面図である。
【図９】 実施の形態５に係る検査用素子を有する半導
体装置を示す回路図である。
【図１０】 実施の形態５に係る検査用素子を有する半
導体装置の構造を示す断面図である。
【図１１】 被検査半導体装置にＬＶＰ技術が適用され
る様子を示す断面図である。
【符号の説明】
１，２ ウェル、３，４ チャネル領域、５ 被検査半
導体装置、６ａ，６ｂゲート電極、７ａ，７ｂ，８ａ，
８ｂ ソース／ドレイン領域、９ ＣＭＯＳトランスミ
ッションゲート、１０ 近赤外光レーザービーム、１１
〜１４，１２ａ，１２ｂ 配線、１５ 半導体基板、Ｎ
Ｔ１ ＮチャネルＭＯＳトランジスタ、ＰＴ１ Ｐチャ
ネルＭＯＳトランジスタ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、入力端および
    出力端を含む被検査半導体装置と、 ＰＮ接合面により区分されるソース領域および他のＰＮ
    接合面により区分されるドレイン領域、並びにゲート電
    極を有する、前記半導体基板上に形成された検査用素子
    たるＭＩＳ（Metal Insulator Semiconductor）トラン
    ジスタとを備え、 前記ソース領域およびドレイン領域のうち一方が前記被
    検査半導体装置の前記入力端に接続された検査用素子を
    有する半導体装置。
  2. 【請求項２】 請求項１に記載の検査用素子を有する半
    導体装置であって、 前記被検査半導体装置への入力信号が、前記ＭＩＳトラ
    ンジスタの前記ソース領域および前記ドレイン領域のう
    ち前記被検査半導体装置の前記入力端に接続されていな
    い方に与えられる検査用素子を有する半導体装置。
  3. 【請求項３】 請求項２に記載の検査用素子を有する半
    導体装置であって、 前記ソース領域および前記ドレイン領域が短絡された検
    査用素子を有する半導体装置。
  4. 【請求項４】 請求項１に記載の検査用素子を有する半
    導体装置であって、 前記被検査半導体装置への入力信号が、前記ＭＩＳトラ
    ンジスタの前記ソース領域および前記ドレイン領域のう
    ち、前記被検査半導体装置の前記入力端に接続された方
    に与えられる検査用素子を有する半導体装置。
  5. 【請求項５】 請求項４に記載の検査用素子を有する半
    導体装置であって、 前記ソース領域および前記ドレイン領域が短絡された検
    査用素子を有する半導体装置。
  6. 【請求項６】 請求項２または請求項４に記載の検査用
    素子を有する半導体装置であって、 前記ソース領域および前記ドレイン領域のうち前記入力
    信号が与えられる方は、前記ゲート電極に短絡された検
    査用素子を有する半導体装置。
  7. 【請求項７】 請求項１ないし請求項６のいずれかに記
    載の検査用素子を有する半導体装置であって、 前記ＭＩＳトランジスタは少なくとも２つ存在し、 前記少なくとも２つの前記ＭＩＳトランジスタはＣＭＯ
    Ｓトランスミッションゲート構造を構成する検査用素子
    を有する半導体装置。
  8. 【請求項８】 請求項１ないし請求項７のいずれかに記
    載の検査用素子を有する半導体装置を用いた検査方法で
    あって、 前記半導体基板内の前記ＰＮ接合面または／および前記
    他のＰＮ接合面に近赤外光レーザービームを照射し、そ
    の反射光の強度を測定することにより、ＰＮ接合面での
    電位変化を検出する検査方法。
  9. 【請求項９】 請求項８に記載の検査方法であって、 前記ゲート電極下方部分の前記半導体基板内のチャネル
    領域にも前記近赤外光レーザービームを照射し、その反
    射光の強度を測定することにより、前記チャネル領域で
    の電位変化を検出する検査方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324443A (ja) * 2005-05-18 2006-11-30 Nec Electronics Corp 半導体装置とその製造方法、半導体装置の設計を支援する装置と方法、半導体装置の動作検証方法
JP2008047589A (ja) * 2006-08-11 2008-02-28 Nec Electronics Corp 電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法
KR20220013816A (ko) * 2020-07-27 2022-02-04 서강대학교산학협력단 소자 성능 측정 장치 및 소자 성능 측정 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101452042B (zh) * 2007-11-30 2011-06-15 中芯国际集成电路制造(上海)有限公司 场效应管负温度不稳定性的晶片级可靠性平行测试方法
US9190319B2 (en) 2013-03-08 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structure
CN103337023A (zh) * 2013-07-19 2013-10-02 上海讯联数据服务有限公司 一种基于二维码技术的移动支付解决方案
CN105137315B (zh) * 2014-05-28 2018-04-13 株洲南车时代电气股份有限公司 一种晶闸管芯片门极测试工装
CN112305407B (zh) * 2020-10-21 2024-06-11 上海华力集成电路制造有限公司 定位测试结构失效位置和原因的方法
CN113422291B (zh) * 2021-06-21 2022-06-07 常州纵慧芯光半导体科技有限公司 一种激光器及其制造方法与应用

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3746883A (en) * 1971-10-04 1973-07-17 Rca Corp Charge transfer circuits
US4383273A (en) * 1980-12-29 1983-05-10 Motorola, Inc. Large scale, single chip integrated circuit television receiver subsystems
US4994877A (en) * 1987-02-12 1991-02-19 Ricoh Company, Ltd. Photoelectric conversion semiconductor device with noise limiting circuit
JP3276512B2 (ja) * 1993-12-21 2002-04-22 三菱電機株式会社 差動増幅回路
JP2934738B2 (ja) * 1994-03-18 1999-08-16 セイコーインスツルメンツ株式会社 半導体装置およびその製造方法
JPH0955087A (ja) * 1995-08-11 1997-02-25 Texas Instr Japan Ltd 半導体メモリ装置
US6005262A (en) * 1997-08-20 1999-12-21 Lucent Technologies Inc. Flip-chip bonded VCSEL CMOS circuit with silicon monitor detector
JP3382144B2 (ja) * 1998-01-29 2003-03-04 株式会社東芝 半導体集積回路装置
US6084267A (en) * 1998-10-08 2000-07-04 Stmicroelectronics, Inc. Design propagation delay measurement device
JP3910765B2 (ja) * 1999-09-08 2007-04-25 株式会社東芝 電圧発生回路及びこれを用いた電圧転送回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324443A (ja) * 2005-05-18 2006-11-30 Nec Electronics Corp 半導体装置とその製造方法、半導体装置の設計を支援する装置と方法、半導体装置の動作検証方法
JP2008047589A (ja) * 2006-08-11 2008-02-28 Nec Electronics Corp 電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法
KR20220013816A (ko) * 2020-07-27 2022-02-04 서강대학교산학협력단 소자 성능 측정 장치 및 소자 성능 측정 방법
KR102649229B1 (ko) * 2020-07-27 2024-03-20 서강대학교 산학협력단 소자 성능 측정 장치 및 소자 성능 측정 방법

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