JPH0955087A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0955087A JPH0955087A JP7227021A JP22702195A JPH0955087A JP H0955087 A JPH0955087 A JP H0955087A JP 7227021 A JP7227021 A JP 7227021A JP 22702195 A JP22702195 A JP 22702195A JP H0955087 A JPH0955087 A JP H0955087A
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- circuit
- sensitivity
- main amplifier
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Abstract
(57)【要約】
【課題】 入力アドレス信号の不所望なレベル変動に対
して誤動作を防止し、メインアンプを適切に動作させ
る。 【解決手段】 メインアンプ活性化パルス発生回路１１
２’は、応答感度低減回路１０と、応答感度選択回路１
２と、メインアンプ活性化パルス生成部１４とから構成
される。応答感度低減回路１０は、入力したアドレス遷
移検出パルス［ＡＴＤ］に対するこの回路１１２’の応
答感度または入力感度を下げる。応答感度選択回路１２
は、メインアンプ活性化パルス生成部１４の出力状態に
応じて第１および第２の入力端子Ａ1,Ａ2 のいずれか一
つを選択する。したがって、メインアンプ活性化パルス
生成部１４よりメインアンプ活性化パルス［ＭＡ］が出
力されていない時は第１の入力端子Ａ1 （応答感度低減
回路１０側）に切り換わり、メインアンプ活性化パルス
［ＭＡ］が出力されている時は第２の入力端子Ａ2 （ス
ルーのバイパス回路１１側）に切り換わる。
して誤動作を防止し、メインアンプを適切に動作させ
る。 【解決手段】 メインアンプ活性化パルス発生回路１１
２’は、応答感度低減回路１０と、応答感度選択回路１
２と、メインアンプ活性化パルス生成部１４とから構成
される。応答感度低減回路１０は、入力したアドレス遷
移検出パルス［ＡＴＤ］に対するこの回路１１２’の応
答感度または入力感度を下げる。応答感度選択回路１２
は、メインアンプ活性化パルス生成部１４の出力状態に
応じて第１および第２の入力端子Ａ1,Ａ2 のいずれか一
つを選択する。したがって、メインアンプ活性化パルス
生成部１４よりメインアンプ活性化パルス［ＭＡ］が出
力されていない時は第１の入力端子Ａ1 （応答感度低減
回路１０側）に切り換わり、メインアンプ活性化パルス
［ＭＡ］が出力されている時は第２の入力端子Ａ2 （ス
ルーのバイパス回路１１側）に切り換わる。
Description
【００１０】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特にダイナミックランダムアクセスメモリ等の
メモリデバイスに関する。
に係り、特にダイナミックランダムアクセスメモリ等の
メモリデバイスに関する。
【００２０】
【従来の技術】図６に典型的なダイナミックランダムア
クセスメモリ（ＤＲＡＭ）の要部の構成を示し、図７に
このＤＲＡＭに含まれるアドレス遷移検出回路（ＡＴ
Ｄ）の内部の構成を示す。図８にこのＤＲＡＭにおける
メモリアクセス時の各部の信号，データの波形またはタ
イミングを示す。
クセスメモリ（ＤＲＡＭ）の要部の構成を示し、図７に
このＤＲＡＭに含まれるアドレス遷移検出回路（ＡＴ
Ｄ）の内部の構成を示す。図８にこのＤＲＡＭにおける
メモリアクセス時の各部の信号，データの波形またはタ
イミングを示す。
【００３０】ＤＲＡＭにデータが書込みまたは読出しさ
れるときは、メモリアドレス信号と一緒にロウ・アドレ
ス・ストローブ信号（ＲＡＳ- ）およびカラム・アドレ
ス・ストローブ信号（ＣＡＳ- ）が与えられる。
れるときは、メモリアドレス信号と一緒にロウ・アドレ
ス・ストローブ信号（ＲＡＳ- ）およびカラム・アドレ
ス・ストローブ信号（ＣＡＳ- ）が与えられる。
【００４０】先ず、ＲＡＳ- がイネーブル状態になるこ
とで（図８の(A) ）、メモリアレイ１００において各ビ
ット線のプリチャージが終了するとともに、少し遅れて
ロウ・アドレス信号（ＢＸi ）がＸアドレスデコーダ
（図示せず）に取り込まれ（図８の(B) ）、このロウ・
アドレス信号によって指定される行のワード線ＷＬi が
活性化される（図８の(C) ）。ワード線ＷＬi が活性化
されることで、これに接続されている各メモリセルＭＣ
の記憶情報（データ）がビット線ＢＬ上に読み出され
（図８の(D) ）、読み出されたデータはビット補線ＢＬ
- 上の相補的なデータと一緒に各行のセンスアンプＳＡ
に入力され、そこで差動増幅される。
とで（図８の(A) ）、メモリアレイ１００において各ビ
ット線のプリチャージが終了するとともに、少し遅れて
ロウ・アドレス信号（ＢＸi ）がＸアドレスデコーダ
（図示せず）に取り込まれ（図８の(B) ）、このロウ・
アドレス信号によって指定される行のワード線ＷＬi が
活性化される（図８の(C) ）。ワード線ＷＬi が活性化
されることで、これに接続されている各メモリセルＭＣ
の記憶情報（データ）がビット線ＢＬ上に読み出され
（図８の(D) ）、読み出されたデータはビット補線ＢＬ
- 上の相補的なデータと一緒に各行のセンスアンプＳＡ
に入力され、そこで差動増幅される。
【００５０】一方、所定のタイミングでＹアドレスバッ
ファ１０２にカラム・アドレス信号（ＢＹj ）が入力ま
たはラッチされると（図８の(E) ）、これに応答してア
ドレス遷移検出回路（ＡＴＤ）１０４が作動する。
ファ１０２にカラム・アドレス信号（ＢＹj ）が入力ま
たはラッチされると（図８の(E) ）、これに応答してア
ドレス遷移検出回路（ＡＴＤ）１０４が作動する。
【００６０】図７に示すように、ＡＴＤ１０４は、ＡＴ
Ｄパルス生成回路１０６，ＹＳタイミング回路１０８，
ＭＡＥＱパルス生成回路１１０およびＭＡパルス生成回
路１１２を有している。
Ｄパルス生成回路１０６，ＹＳタイミング回路１０８，
ＭＡＥＱパルス生成回路１１０およびＭＡパルス生成回
路１１２を有している。
【００７０】ＡＴＤパルス生成回路１０６は、入力され
たカラム・アドレス信号ＢＹj の遷移または変化に応答
してＡＴＤパルス［ＡＴＤ］を発生する（図８の(G)
）。
たカラム・アドレス信号ＢＹj の遷移または変化に応答
してＡＴＤパルス［ＡＴＤ］を発生する（図８の(G)
）。
【００８０】ＹＳタイミング回路１０８は、ＡＴＤパル
ス生成回路１０６からのＡＴＤパルス［ＡＴＤ］に応答
して、後述するＹアドレス線ＹＳの活性時間またはセン
スアンプＳＡの出力のイネーブル時間を規定するＦＹパ
ルス［ＦＹ］を発生する。
ス生成回路１０６からのＡＴＤパルス［ＡＴＤ］に応答
して、後述するＹアドレス線ＹＳの活性時間またはセン
スアンプＳＡの出力のイネーブル時間を規定するＦＹパ
ルス［ＦＹ］を発生する。
【００９０】このＤＲＡＭのＹデコーダ１１４は、プリ
デコーダ１１６とＹアドレスデコーダ１１８とから構成
されている。プリデコーダ１１６は、Ｙアドレスバッフ
ァ１０２からのカラム・アドレス信号［ＢＹj ］をＦＹ
パルス［ＦＹ］に応答してプリデコードし、プリデコー
ド信号［ＰＹj ］をＹアドレスデコーダ１１８に与え
る。Ｙアドレスデコーダ１１８は、プリデコード信号
［ＰＹj ］をデコードし、カラム・アドレス信号［ＢＹ
j ］によって指定された列のＹアドレス線ＹＳj をＦＹ
パルス［ＦＹ］で規定される時間期間だけ活性化する
（図８の(I) ）。
デコーダ１１６とＹアドレスデコーダ１１８とから構成
されている。プリデコーダ１１６は、Ｙアドレスバッフ
ァ１０２からのカラム・アドレス信号［ＢＹj ］をＦＹ
パルス［ＦＹ］に応答してプリデコードし、プリデコー
ド信号［ＰＹj ］をＹアドレスデコーダ１１８に与え
る。Ｙアドレスデコーダ１１８は、プリデコード信号
［ＰＹj ］をデコードし、カラム・アドレス信号［ＢＹ
j ］によって指定された列のＹアドレス線ＹＳj をＦＹ
パルス［ＦＹ］で規定される時間期間だけ活性化する
（図８の(I) ）。
【０１００】Ｙアドレス線ＹＳj が活性化されること
で、このＹアドレス線ＹＳj に接続されたセンスアンプ
ＳＡj の出力トランスファゲートＴＲがオンし、このセ
ンスアンプＳＡj で増幅された互いに相補的な一対の読
出しデータ［ＩＯ］，［ＩＯ-］がそれぞれメモリアレ
イ内のデータ入出力線ＩＯ，データ入出力補線ＩＯ- 上
に出力される（図８の(K) ）。
で、このＹアドレス線ＹＳj に接続されたセンスアンプ
ＳＡj の出力トランスファゲートＴＲがオンし、このセ
ンスアンプＳＡj で増幅された互いに相補的な一対の読
出しデータ［ＩＯ］，［ＩＯ-］がそれぞれメモリアレ
イ内のデータ入出力線ＩＯ，データ入出力補線ＩＯ- 上
に出力される（図８の(K) ）。
【０１１０】また、センスアンプＳＡj に接続されてい
るメモリアレイ外部のＩＯスイッチ１２０もオンし、セ
ンスアンプＳＡj からのメモリ読出しデータ［ＩＯ］，
［ＩＯ- ］はＩＯスイッチ１２０およびメモリアレイ外
部のデータ入出力線ＭＩＯ，データ入出力補線ＭＩＯ-
を介してメインアンプ１２２へ送られる。
るメモリアレイ外部のＩＯスイッチ１２０もオンし、セ
ンスアンプＳＡj からのメモリ読出しデータ［ＩＯ］，
［ＩＯ- ］はＩＯスイッチ１２０およびメモリアレイ外
部のデータ入出力線ＭＩＯ，データ入出力補線ＭＩＯ-
を介してメインアンプ１２２へ送られる。
【０１２０】一方、ＭＡパルス生成回路１１２は、ＡＴ
Ｄパルス生成回路１０６からのＡＴＤパルス［ＡＴＤ］
に応答して、メインアンプ１２２を活性化させるための
ＭＡパルス［ＭＡ］を発生する（図８の(J) ）。しか
し、ＭＡパルス［ＭＡ］が立ち上がるのとほぼ同時また
は直前に、ＭＡＥＱパルス生成回路１１０よりＭＡＥＱ
パルス［ＭＡＥＱ］が発生される（図８の(H) ）。この
ＭＡＥＱパルス［ＭＡＥＱ］は、メインアンプ１２２内
の所定の節点ＥＱをイコライズ（短絡状態）して実質的
な増幅動作を止めておくためのイコライズ制御信号であ
る。
Ｄパルス生成回路１０６からのＡＴＤパルス［ＡＴＤ］
に応答して、メインアンプ１２２を活性化させるための
ＭＡパルス［ＭＡ］を発生する（図８の(J) ）。しか
し、ＭＡパルス［ＭＡ］が立ち上がるのとほぼ同時また
は直前に、ＭＡＥＱパルス生成回路１１０よりＭＡＥＱ
パルス［ＭＡＥＱ］が発生される（図８の(H) ）。この
ＭＡＥＱパルス［ＭＡＥＱ］は、メインアンプ１２２内
の所定の節点ＥＱをイコライズ（短絡状態）して実質的
な増幅動作を止めておくためのイコライズ制御信号であ
る。
【０１３０】しかして、［ＭＡＥＱ］が立ち下がると、
メインアンプ１２２はセンスアンプＳＡj からのメモリ
読出しデータ［ＩＯ］，［ＩＯ- ］に対する増幅動作を
開始し、所定電圧レベルのメモリ読出しデータ［ＧＩ
Ｏ］，［ＧＩＯ- ］を出力する（図８の(L) ）。そし
て、［ＭＡ］が切れると、メインアンプ１２２の動作が
終了するとともに、メモリ読出しデータ［ＧＩＯ］，
［ＧＩＯ- ］が出力バッファ１２４にラッチされる（図
８の(M) ）。
メインアンプ１２２はセンスアンプＳＡj からのメモリ
読出しデータ［ＩＯ］，［ＩＯ- ］に対する増幅動作を
開始し、所定電圧レベルのメモリ読出しデータ［ＧＩ
Ｏ］，［ＧＩＯ- ］を出力する（図８の(L) ）。そし
て、［ＭＡ］が切れると、メインアンプ１２２の動作が
終了するとともに、メモリ読出しデータ［ＧＩＯ］，
［ＧＩＯ- ］が出力バッファ１２４にラッチされる（図
８の(M) ）。
【０１４０】なお、書込み動作において、ＤＲＡＭに書
き込まれるべきデータはメインアンプ１２２を通らずに
別の回路からセンスアンプＳＡに送り込まれ、そこから
ビット線ＢＬを介して所望のメモリセルＭＣに書き込ま
れる。
き込まれるべきデータはメインアンプ１２２を通らずに
別の回路からセンスアンプＳＡに送り込まれ、そこから
ビット線ＢＬを介して所望のメモリセルＭＣに書き込ま
れる。
【０１５０】
【発明が解決しようとする課題】ＡＴＤ１０４におい
て、ＡＴＤパルス生成回路１０６は、入力したカラム・
アドレス信号［ＢＹ］がレベル変化した時、その変化の
度合いに応じた大きさのＡＴＤパルス［ＡＴＤ］を生成
するようになっている。
て、ＡＴＤパルス生成回路１０６は、入力したカラム・
アドレス信号［ＢＹ］がレベル変化した時、その変化の
度合いに応じた大きさのＡＴＤパルス［ＡＴＤ］を生成
するようになっている。
【０１６０】図９の（ａ）に示すように、メモリアドレ
スが正常に遷移するときは、カラム・アドレス信号［Ｂ
Ｙ］の少なくとも１ビットの信号レベルがＨレベルから
Ｌレベルへまたはその逆に遷移するため、そのような論
理レベル（Ｈ，Ｌ）間の遷移に応じた標準の大きさのＡ
ＴＤパルス［ＡＴＤ］が得られる。これにより、この標
準のＡＴＤパルス［ＡＴＤ］に応じてＹＳタイミング回
路１０８，ＭＡＥＱパルス生成回路１１０およびＭＡパ
ルス生成回路１１２よりそれぞれ標準のタイミングおよ
びパルス幅（持続時間）のＦＹパルス［ＦＹ］（以後、
ＹＳ活性化パルス［ＹＳ］と称する。）、ＭＡＥＱパル
ス［ＭＡＥＱ］およびＭＡパルス［ＭＡ］が得られる。
これにより、各部で所期の動作が正常に行われ、メイン
アンプ１２２より所望のメモリ読出しデータ［ＧＩ
Ｏ］，［ＧＩＯ- ］が読み出される。
スが正常に遷移するときは、カラム・アドレス信号［Ｂ
Ｙ］の少なくとも１ビットの信号レベルがＨレベルから
Ｌレベルへまたはその逆に遷移するため、そのような論
理レベル（Ｈ，Ｌ）間の遷移に応じた標準の大きさのＡ
ＴＤパルス［ＡＴＤ］が得られる。これにより、この標
準のＡＴＤパルス［ＡＴＤ］に応じてＹＳタイミング回
路１０８，ＭＡＥＱパルス生成回路１１０およびＭＡパ
ルス生成回路１１２よりそれぞれ標準のタイミングおよ
びパルス幅（持続時間）のＦＹパルス［ＦＹ］（以後、
ＹＳ活性化パルス［ＹＳ］と称する。）、ＭＡＥＱパル
ス［ＭＡＥＱ］およびＭＡパルス［ＭＡ］が得られる。
これにより、各部で所期の動作が正常に行われ、メイン
アンプ１２２より所望のメモリ読出しデータ［ＧＩ
Ｏ］，［ＧＩＯ- ］が読み出される。
【０１７０】なお、ＹＳ活性化パルス［ＹＳ］、ＭＡＥ
Ｑパルス［ＭＡＥＱ］およびＭＡパルス［ＭＡ］の各々
は、ＡＴＤパルス［ＡＴＤ］の立ち上がりから所定時間
後に立ち上がり、ＡＴＤパルス［ＡＴＤ］の立ち下がり
から所定時間後に立ち下がるように設定されている。通
常は、各パルスにおいて、立ち上がり時の遅延時間より
も立ち下がり時の遅延時間のほうが長い値に設定されて
いる。
Ｑパルス［ＭＡＥＱ］およびＭＡパルス［ＭＡ］の各々
は、ＡＴＤパルス［ＡＴＤ］の立ち上がりから所定時間
後に立ち上がり、ＡＴＤパルス［ＡＴＤ］の立ち下がり
から所定時間後に立ち下がるように設定されている。通
常は、各パルスにおいて、立ち上がり時の遅延時間より
も立ち下がり時の遅延時間のほうが長い値に設定されて
いる。
【０１８０】ところで、カラム・アドレス信号［ＢＹ］
は上記のようにメモリアクセスで正常に遷移するとき以
外にも、ノイズ等の原因で多少のレベル変化を起こすこ
とがある。
は上記のようにメモリアクセスで正常に遷移するとき以
外にも、ノイズ等の原因で多少のレベル変化を起こすこ
とがある。
【０１９０】たとえば、図９の（ｂ）に示すように、ア
ドレス遷移から相当隔たった任意の時点でカラム・アド
レス信号［ＢＹ］の任意のビット［ｂｙn ］にグリッチ
ＧＬが発生することがある。この場合、ＡＴＤパルス生
成回路１０６はそのグリッチＧＬを検出し、標準よりも
小さなＡＴＤパルス［ＡＴＤ］を生成する。すると、Ｙ
Ｓタイミング回路１０８，ＭＡＥＱパルス生成回路１１
０およびＭＡパルス生成回路１１２は、そのＡＴＤパル
ス［ＡＴＤ］に応答し、それぞれ点線で示す標準時のパ
ルス幅よりも短い実線で示すパルス幅のＹＳ活性化パル
ス［ＹＳ］、ＭＡＥＱパルス［ＭＡＥＱ］およびＭＡパ
ルス［ＭＡ］を生成する。
ドレス遷移から相当隔たった任意の時点でカラム・アド
レス信号［ＢＹ］の任意のビット［ｂｙn ］にグリッチ
ＧＬが発生することがある。この場合、ＡＴＤパルス生
成回路１０６はそのグリッチＧＬを検出し、標準よりも
小さなＡＴＤパルス［ＡＴＤ］を生成する。すると、Ｙ
Ｓタイミング回路１０８，ＭＡＥＱパルス生成回路１１
０およびＭＡパルス生成回路１１２は、そのＡＴＤパル
ス［ＡＴＤ］に応答し、それぞれ点線で示す標準時のパ
ルス幅よりも短い実線で示すパルス幅のＹＳ活性化パル
ス［ＹＳ］、ＭＡＥＱパルス［ＭＡＥＱ］およびＭＡパ
ルス［ＭＡ］を生成する。
【０２００】これらのパルス［ＹＳ］，［ＭＡＥＱ］，
［ＭＡ］に応動して、Ｙアドレス系の各部、特にＹデコ
ーダ１１４（１１６，１１８）、センスアンプＳＡ、メ
インアンプ１２２等が動作し、当該センスアンプは不確
定なメモリ読出しデータ［ＩＯ］，［ＩＯ- ］を出力
し、メインアンプ１２２は不確定かつ不所望な増幅メモ
リ読出しデータ［ＧＩＯ］，［ＧＩＯ- ］を出力してし
まう。
［ＭＡ］に応動して、Ｙアドレス系の各部、特にＹデコ
ーダ１１４（１１６，１１８）、センスアンプＳＡ、メ
インアンプ１２２等が動作し、当該センスアンプは不確
定なメモリ読出しデータ［ＩＯ］，［ＩＯ- ］を出力
し、メインアンプ１２２は不確定かつ不所望な増幅メモ
リ読出しデータ［ＧＩＯ］，［ＧＩＯ- ］を出力してし
まう。
【０２１０】上記のようなグリッチの問題に対しては、
従来より、ＡＴＤ１０４においてＡＴＤパルス［ＡＴ
Ｄ］に対するＭＡパルス生成回路１１２の応答感度また
は入力感度を下げる手法（応答感度低減法）がとられて
いる。この応答感度の低減は、ＭＡパルス生成回路１１
２の入力しきい値を高くすることで実現できる。
従来より、ＡＴＤ１０４においてＡＴＤパルス［ＡＴ
Ｄ］に対するＭＡパルス生成回路１１２の応答感度また
は入力感度を下げる手法（応答感度低減法）がとられて
いる。この応答感度の低減は、ＭＡパルス生成回路１１
２の入力しきい値を高くすることで実現できる。
【０２２０】図１０に、ＭＡパルス生成回路１１２に応
答感度低減法を施した場合の動作を示す。図１０の
（ａ）はメモリアドレスが正常に遷移する場合であり、
ＡＴＤパルス［ＡＴＤ］、ＹＳ活性化パルス［ＹＳ］お
よびＭＡＥＱパルス［ＭＡＥＱ］のタイミングおよびパ
ルス幅はそれぞれ図７の（ａ）の場合と同じである。Ｍ
Ａパルス［ＭＡ］は、ＭＡパルス生成回路１１２の入力
しきい値が高くなった分だけＡＴＤパルス［ＡＴＤ］に
対する遅延時間が幾らか増大する。
答感度低減法を施した場合の動作を示す。図１０の
（ａ）はメモリアドレスが正常に遷移する場合であり、
ＡＴＤパルス［ＡＴＤ］、ＹＳ活性化パルス［ＹＳ］お
よびＭＡＥＱパルス［ＭＡＥＱ］のタイミングおよびパ
ルス幅はそれぞれ図７の（ａ）の場合と同じである。Ｍ
Ａパルス［ＭＡ］は、ＭＡパルス生成回路１１２の入力
しきい値が高くなった分だけＡＴＤパルス［ＡＴＤ］に
対する遅延時間が幾らか増大する。
【０２３０】図１０の（ｂ）に示すように、アドレス遷
移から比較的隔たった時にカラム・アドレス信号［Ｂ
Ｙ］の任意のビット［ｂｙn ］でグリッチＧＬが発生し
た場合でも、ＡＴＤパルス［ＡＴＤ］、ＹＳ活性化パル
ス［ＹＳ］およびＭＡＥＱパルス［ＭＡＥＱ］はそれぞ
れ図９の（ａ）の場合と同じタイミングおよびパルス幅
で生成される。しかし、ＭＡパルス生成回路１１２は、
応答感度または入力感度が低いために、グリッジＧＬに
対応した小さなＡＴＤパルス［ＡＴＤ］には応答せず、
ＭＡパルス［ＭＡ］パルスを発生しない。これにより、
メインアンプ１２２を非活性状態に保持し、不所望なメ
モリ読出しデータの出力を防止することができる。
移から比較的隔たった時にカラム・アドレス信号［Ｂ
Ｙ］の任意のビット［ｂｙn ］でグリッチＧＬが発生し
た場合でも、ＡＴＤパルス［ＡＴＤ］、ＹＳ活性化パル
ス［ＹＳ］およびＭＡＥＱパルス［ＭＡＥＱ］はそれぞ
れ図９の（ａ）の場合と同じタイミングおよびパルス幅
で生成される。しかし、ＭＡパルス生成回路１１２は、
応答感度または入力感度が低いために、グリッジＧＬに
対応した小さなＡＴＤパルス［ＡＴＤ］には応答せず、
ＭＡパルス［ＭＡ］パルスを発生しない。これにより、
メインアンプ１２２を非活性状態に保持し、不所望なメ
モリ読出しデータの出力を防止することができる。
【０２４０】しかしながら、上記の応答感度低減法で
は、図１１に示すように、メモリアクセスにおいてカラ
ム・アドレス信号［ＢＹ］が遷移した直後でグリッジＧ
Ｌが生じた場合に不具合が生じる。
は、図１１に示すように、メモリアクセスにおいてカラ
ム・アドレス信号［ＢＹ］が遷移した直後でグリッジＧ
Ｌが生じた場合に不具合が生じる。
【０２５０】この場合、アドレス遷移に応答してＡＴＤ
パルス生成回路１０６より標準の［ＡＴＤ］が出力さ
れ、この標準の［ＡＴＤ］に応答してＹＳタイミング回
路１０８，ＭＡＥＱパルス生成回路１１０およびＭＡパ
ルス生成回路１１２よりそれぞれ標準のタイミングおよ
びパルス幅で［ＹＳ］、［ＭＡＥＱ］および［ＭＡ］が
出力される。これにより、各部で所期の動作が行われ
る。
パルス生成回路１０６より標準の［ＡＴＤ］が出力さ
れ、この標準の［ＡＴＤ］に応答してＹＳタイミング回
路１０８，ＭＡＥＱパルス生成回路１１０およびＭＡパ
ルス生成回路１１２よりそれぞれ標準のタイミングおよ
びパルス幅で［ＹＳ］、［ＭＡＥＱ］および［ＭＡ］が
出力される。これにより、各部で所期の動作が行われ
る。
【０２６０】ところが、この直後にグリッチＧＬが生じ
ために、ＡＴＤパルス生成回路１０６より小さな［ＡＴ
Ｄ］が出力され、これに応答してＹＳタイミング回路１
０８およびＭＡＥＱパルス生成回路１１０よりそれぞれ
［ＹＳ］、［ＭＡＥＱ］が間断なく再生成される。つま
り、［ＹＳ］、［ＭＡＥＱ］の持続時間（パルス幅）は
延長される。他方、ＭＡパルス生成回路１１２は小さな
［ＡＴＤ］には応答しないため、［ＭＡ］は再生成され
ず、延長されない。
ために、ＡＴＤパルス生成回路１０６より小さな［ＡＴ
Ｄ］が出力され、これに応答してＹＳタイミング回路１
０８およびＭＡＥＱパルス生成回路１１０よりそれぞれ
［ＹＳ］、［ＭＡＥＱ］が間断なく再生成される。つま
り、［ＹＳ］、［ＭＡＥＱ］の持続時間（パルス幅）は
延長される。他方、ＭＡパルス生成回路１１２は小さな
［ＡＴＤ］には応答しないため、［ＭＡ］は再生成され
ず、延長されない。
【０２７０】この結果、［ＭＡＥＱ］が立ち下がってメ
インアンプ１２２にセンスアンプＳＡからのメモリ読出
しデータ［ＩＯ］，［ＩＯ- ］が取り込まれた時、［Ｍ
Ａ］が既に切れていてメインアンプ１２２は非活性状態
になっており、メインアンプ１２２より正規のメモリ読
出しデータ［ＧＩＯ］，［ＧＩＯ- ］が出力されないと
いう不都合が生じる。
インアンプ１２２にセンスアンプＳＡからのメモリ読出
しデータ［ＩＯ］，［ＩＯ- ］が取り込まれた時、［Ｍ
Ａ］が既に切れていてメインアンプ１２２は非活性状態
になっており、メインアンプ１２２より正規のメモリ読
出しデータ［ＧＩＯ］，［ＧＩＯ- ］が出力されないと
いう不都合が生じる。
【０２８０】かかる問題に対しては、ＭＡパルス［Ｍ
Ａ］の持続時間（パルス幅）を長めにたとえば２倍に設
定する方法が考えられる。これは、標準のＡＴＤパルス
［ＡＴＤ］の立ち下がりからＭＡパルス［ＭＡ］が立ち
下がるまでの遅延時間を大きくすることで実現される。
そのようにすると、図１１のようなアドレス遷移直後の
グリッチＧＬに対しては、［ＭＡＥＱ］が立ち下がった
時、［ＭＡ］はまだイネーブル状態（Ｈレベル）にある
ため、メインアンプ１２２は活性状態にあり、センスア
ンプＳＡからのメモリ読出しデータ［ＩＯ］，［ＩＯ
- ］を増幅し、正規のメモリ読出しデータ［ＧＩＯ］，
［ＧＩＯ- ］を出力することができる。
Ａ］の持続時間（パルス幅）を長めにたとえば２倍に設
定する方法が考えられる。これは、標準のＡＴＤパルス
［ＡＴＤ］の立ち下がりからＭＡパルス［ＭＡ］が立ち
下がるまでの遅延時間を大きくすることで実現される。
そのようにすると、図１１のようなアドレス遷移直後の
グリッチＧＬに対しては、［ＭＡＥＱ］が立ち下がった
時、［ＭＡ］はまだイネーブル状態（Ｈレベル）にある
ため、メインアンプ１２２は活性状態にあり、センスア
ンプＳＡからのメモリ読出しデータ［ＩＯ］，［ＩＯ
- ］を増幅し、正規のメモリ読出しデータ［ＧＩＯ］，
［ＧＩＯ- ］を出力することができる。
【０２９０】しかしながら、ＭＡパルス［ＭＡ］の持続
時間が長いほど、メインアンプ１２２が活性化状態にな
っている時間は長くなり、アンプ１２２内で消費する電
力はそのぶん増える。メモリアクセスが行われる度毎に
メインアンプ１２２は動作するのであるから、その累積
的な消費電力量はかなりのものになり、特に高速ページ
モードでメモリアクセスを行う場合にこの問題が顕著に
なる。
時間が長いほど、メインアンプ１２２が活性化状態にな
っている時間は長くなり、アンプ１２２内で消費する電
力はそのぶん増える。メモリアクセスが行われる度毎に
メインアンプ１２２は動作するのであるから、その累積
的な消費電力量はかなりのものになり、特に高速ページ
モードでメモリアクセスを行う場合にこの問題が顕著に
なる。
【０３００】図１２に、この種メインアンプ１２２の回
路構成例を示す。このメインアンプ１２２は、２段のカ
レント・ミラー回路１３０，１３２と、出力回路１３４
とからなり、入力段、中間段および出力段にそれぞれト
ランスミッションゲート１３６，１３８，１４０からな
るイコライザＥＱを設けている。ＭＡＥＱパルス［ＭＡ
ＥＱ］がイネーブル状態（Ｈレベル）になっている時
は、各トランスミッションゲート１３６，１３８，１４
０が短絡または導通してアンプ内の相補的な信号パスを
イコライズするため、増幅動作は行われない。しかし、
ＭＡパルス［ＭＡ］がイネーブル状態（Ｈレベル）にな
っている限り、トランジスタ１４２，１４４がオンで各
カレント・ミラー回路１３０，１３２で直流パスが形成
され、電力が消費される。
路構成例を示す。このメインアンプ１２２は、２段のカ
レント・ミラー回路１３０，１３２と、出力回路１３４
とからなり、入力段、中間段および出力段にそれぞれト
ランスミッションゲート１３６，１３８，１４０からな
るイコライザＥＱを設けている。ＭＡＥＱパルス［ＭＡ
ＥＱ］がイネーブル状態（Ｈレベル）になっている時
は、各トランスミッションゲート１３６，１３８，１４
０が短絡または導通してアンプ内の相補的な信号パスを
イコライズするため、増幅動作は行われない。しかし、
ＭＡパルス［ＭＡ］がイネーブル状態（Ｈレベル）にな
っている限り、トランジスタ１４２，１４４がオンで各
カレント・ミラー回路１３０，１３２で直流パスが形成
され、電力が消費される。
【０３１０】また、上記のようにＭＡパルス［ＭＡ］の
持続時間を長めに設定しても、アドレス遷移の直後で複
数個のグリッチＧＬが連続して発生した場合（たとえば
図１１の例でグリッチＧＬの直後にもう１つのグリッチ
ＧＬが発生した場合）には、対処し得ないという問題が
ある。
持続時間を長めに設定しても、アドレス遷移の直後で複
数個のグリッチＧＬが連続して発生した場合（たとえば
図１１の例でグリッチＧＬの直後にもう１つのグリッチ
ＧＬが発生した場合）には、対処し得ないという問題が
ある。
【０３２０】本発明は、上述した従来技術の問題点を解
決するものであり、入力アドレス信号の不所望なレベル
変動に対して誤動作を防止し、メインアンプを適切に動
作させるようにした半導体メモリ装置を提供することを
目的とする。
決するものであり、入力アドレス信号の不所望なレベル
変動に対して誤動作を防止し、メインアンプを適切に動
作させるようにした半導体メモリ装置を提供することを
目的とする。
【０３３０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体メモリ装置は、入力される
アドレス信号のレベル変化を検出し、その変化の度合い
に応じた大きさの検出パルスを生成する検出パルス生成
手段と、前記検出パルス生成手段からの前記検出パルス
に応答して前記アドレス信号により指定されるセンスア
ンプの出力をイネーブル状態にするセンスアンプ制御手
段と、前記センスアンプより出力されたデータを増幅す
るためのメインアンプと、前記検出パルス生成手段から
の前記検出パルスに対して第１の感度もしくは第２の感
度のいずれかを選択する機能を有し、前記検出パルスに
条件的に応答して前記メインアンプを活性化するメイン
アンプ活性化手段と、前記検出パルス生成手段からの前
記検出パルスに応答して、所定のタイミングで前記セン
スアンプからのデータに対する前記メインアンプの実質
的な増幅動作を開始させるメインアンプ制御手段とを具
備する構成とした。
めに、本発明の第１の半導体メモリ装置は、入力される
アドレス信号のレベル変化を検出し、その変化の度合い
に応じた大きさの検出パルスを生成する検出パルス生成
手段と、前記検出パルス生成手段からの前記検出パルス
に応答して前記アドレス信号により指定されるセンスア
ンプの出力をイネーブル状態にするセンスアンプ制御手
段と、前記センスアンプより出力されたデータを増幅す
るためのメインアンプと、前記検出パルス生成手段から
の前記検出パルスに対して第１の感度もしくは第２の感
度のいずれかを選択する機能を有し、前記検出パルスに
条件的に応答して前記メインアンプを活性化するメイン
アンプ活性化手段と、前記検出パルス生成手段からの前
記検出パルスに応答して、所定のタイミングで前記セン
スアンプからのデータに対する前記メインアンプの実質
的な増幅動作を開始させるメインアンプ制御手段とを具
備する構成とした。
【０３４０】また、本発明の第２の半導体メモリ装置
は、上記第１の半導体メモリ装置において、前記メイン
アンプ活性化手段は、前記第１のパルスに対して前記メ
インメモリ制御手段の感度に近い第１の感度と前記第１
の感度よりも低い第２の感度とを有し、前記メインアン
プを活性状態にしていない時は前記第２の感度を選択し
て、前記メインアンプを活性状態にしている時は前記第
１の感度を選択する構成とした。
は、上記第１の半導体メモリ装置において、前記メイン
アンプ活性化手段は、前記第１のパルスに対して前記メ
インメモリ制御手段の感度に近い第１の感度と前記第１
の感度よりも低い第２の感度とを有し、前記メインアン
プを活性状態にしていない時は前記第２の感度を選択し
て、前記メインアンプを活性状態にしている時は前記第
１の感度を選択する構成とした。
【０３５０】
【作用】本発明では、メインアンプを活性化させるため
のメインアンプ活性化手段が、検出パルス生成手段から
の検出パルスに対して第１の感度（たとえばメインメモ
リ制御手段の感度に近い感度）もしくは第２の感度（た
とえば第１の感度よりも低い感度）のいずれかを選択す
る機能を有する。
のメインアンプ活性化手段が、検出パルス生成手段から
の検出パルスに対して第１の感度（たとえばメインメモ
リ制御手段の感度に近い感度）もしくは第２の感度（た
とえば第１の感度よりも低い感度）のいずれかを選択す
る機能を有する。
【０３６０】これにより、たとえばアドレスが遷移した
直後にアドレスグリッチが発生した場合、アドレス遷移
に応じた標準の検出パルスに対しては第２の感度で応答
し、グリッジに応じた比較的小さな検出パルスに対して
は第１の感度で応答することにより、メインアンプ制御
手段と同期した動作を行うことができる。
直後にアドレスグリッチが発生した場合、アドレス遷移
に応じた標準の検出パルスに対しては第２の感度で応答
し、グリッジに応じた比較的小さな検出パルスに対して
は第１の感度で応答することにより、メインアンプ制御
手段と同期した動作を行うことができる。
【０３７０】また、アドレス遷移から相当隔たった任意
の時点でアドレスグリッチが発生した場合は、このグリ
ッジに応じた比較的小さな検出パルスに対して第１の感
度で応ずることにより、メインアンプを非活性状態に保
持しておくことができる。
の時点でアドレスグリッチが発生した場合は、このグリ
ッジに応じた比較的小さな検出パルスに対して第１の感
度で応ずることにより、メインアンプを非活性状態に保
持しておくことができる。
【０３８０】
【発明の実施の形態】以下、図１〜図５を参照して本発
明の実施例を説明する。なお、従来技術と共通する事項
については図６〜図１２を適宜引用する。
明の実施例を説明する。なお、従来技術と共通する事項
については図６〜図１２を適宜引用する。
【０３９０】本発明の一実施例によるＤＲＡＭは、全体
的な構成においては図６に示したものと共通していてよ
いが、重要な相違点つまり特徴は、ＡＴＤ１０４内のＭ
Ａパルス生成回路に工夫を施した点にある。
的な構成においては図６に示したものと共通していてよ
いが、重要な相違点つまり特徴は、ＡＴＤ１０４内のＭ
Ａパルス生成回路に工夫を施した点にある。
【０４００】図１に、この実施例によるＡＴＤ１０４内
のＭＡパルス発生回路１１２’の回路構成を示す。この
ＮＡパルス発生回路１１２’は、図７において従来のＭ
Ａパルス発生回路１１２に置き換わってよく、したがっ
てＡＴＤパルス生成回路１０６とメインアンプ１２２と
の間に接続されてよい。
のＭＡパルス発生回路１１２’の回路構成を示す。この
ＮＡパルス発生回路１１２’は、図７において従来のＭ
Ａパルス発生回路１１２に置き換わってよく、したがっ
てＡＴＤパルス生成回路１０６とメインアンプ１２２と
の間に接続されてよい。
【０４１０】図１に示すように、このＭＡパルス発生回
路１１２’は、応答感度低減回路１０と、応答感度選択
回路１２と、ＭＡパルス生成部１４とから構成される。
路１１２’は、応答感度低減回路１０と、応答感度選択
回路１２と、ＭＡパルス生成部１４とから構成される。
【０４２０】応答感度低減回路１０は、入力したＡＴＤ
パルス［ＡＴＤ］に対するこのＭＡパルス発生回路の応
答感度または入力感度を下げるためのものであり、たと
えば比較的高いしきい値ＶT を有するトランジスタ・ゲ
ート回路またはコンパレータから構成されてよい。した
がって、入力ＡＴＤパルス［ＡＴＤ］が標準の大きさを
有する場合、つまりしきい値ＶT を越えるときは応答感
度低減回路１０を通過することができるが、入力ＡＴＤ
パルス［ＡＴＤ］が小さくてしきい値ＶT を越えないと
きは、応答感度低減回路１０を通過することができず、
そこで遮断されるようになっている。
パルス［ＡＴＤ］に対するこのＭＡパルス発生回路の応
答感度または入力感度を下げるためのものであり、たと
えば比較的高いしきい値ＶT を有するトランジスタ・ゲ
ート回路またはコンパレータから構成されてよい。した
がって、入力ＡＴＤパルス［ＡＴＤ］が標準の大きさを
有する場合、つまりしきい値ＶT を越えるときは応答感
度低減回路１０を通過することができるが、入力ＡＴＤ
パルス［ＡＴＤ］が小さくてしきい値ＶT を越えないと
きは、応答感度低減回路１０を通過することができず、
そこで遮断されるようになっている。
【０４３０】応答感度選択回路１２は、応答感度低減回
路１０の出力を第１の入力端子Ａ1に入力すると同時
に、ＡＴＤパルス生成回路１０６からのＡＴＤパルス
［ＡＴＤ］をスルーのバイパス回路１１を介して第２の
入力端子Ａ2 に入力する。また、ＭＡパルス生成部１４
の出力信号を選択制御端子Ｃに入力する。
路１０の出力を第１の入力端子Ａ1に入力すると同時
に、ＡＴＤパルス生成回路１０６からのＡＴＤパルス
［ＡＴＤ］をスルーのバイパス回路１１を介して第２の
入力端子Ａ2 に入力する。また、ＭＡパルス生成部１４
の出力信号を選択制御端子Ｃに入力する。
【０４４０】応答感度選択回路１２は、ＭＡパルス生成
部１４の出力状態に応じて第１および第２の入力端子Ａ
1,Ａ2 のいずれか一つを選択する（出力端子Ｏに繋ぐ）
ように構成されている。したがって、ＭＡパルス生成部
１４の出力電圧がＬレベルの時（ＭＡパルス［ＭＡ］が
出力されていない時）は第１の入力端子Ａ1 に切り換わ
り、ＭＡパルス生成部１４の出力電圧がＨレベルの時
（ＭＡパルス［ＭＡ］が出力されている時）は第２の入
力端子Ａ2 に切り換わるようになっている。
部１４の出力状態に応じて第１および第２の入力端子Ａ
1,Ａ2 のいずれか一つを選択する（出力端子Ｏに繋ぐ）
ように構成されている。したがって、ＭＡパルス生成部
１４の出力電圧がＬレベルの時（ＭＡパルス［ＭＡ］が
出力されていない時）は第１の入力端子Ａ1 に切り換わ
り、ＭＡパルス生成部１４の出力電圧がＨレベルの時
（ＭＡパルス［ＭＡ］が出力されている時）は第２の入
力端子Ａ2 に切り換わるようになっている。
【０４５０】ＭＡパルス生成部１４は、応答感度低減手
段を持たない従来のＭＡパルス生成回路１１２に相当す
るものでよく、ＹＳタイミング回路１０８やＭＡＥＱパ
ルス生成回路１１０の応答感度に近い応答感度を有して
いる。したがって、ＭＡパルス生成部１４は、アドレス
遷移に起因する標準の大きさのＡＴＤパルス［ＡＴＤ］
に対して応答するのはもちろんのこと、グリッチ等に起
因する小さなＡＴＤパルス［ＡＴＤ］に対しても応答
し、［ＡＴＤ］の立ち上がりから所定時間後に立ち上が
り、かつ［ＡＴＤ］の立ち上がりから所定時間後に立ち
下がるようなＭＡパルス［ＭＡ］を生成する。
段を持たない従来のＭＡパルス生成回路１１２に相当す
るものでよく、ＹＳタイミング回路１０８やＭＡＥＱパ
ルス生成回路１１０の応答感度に近い応答感度を有して
いる。したがって、ＭＡパルス生成部１４は、アドレス
遷移に起因する標準の大きさのＡＴＤパルス［ＡＴＤ］
に対して応答するのはもちろんのこと、グリッチ等に起
因する小さなＡＴＤパルス［ＡＴＤ］に対しても応答
し、［ＡＴＤ］の立ち上がりから所定時間後に立ち上が
り、かつ［ＡＴＤ］の立ち上がりから所定時間後に立ち
下がるようなＭＡパルス［ＭＡ］を生成する。
【０４６０】かかる構成のＭＡパルス生成回路１１２’
を備えた本実施例によるＤＲＡＭの動作、特にＡＴＤ１
０４およびメインアンプ１２２の動作は次のようにな
る。
を備えた本実施例によるＤＲＡＭの動作、特にＡＴＤ１
０４およびメインアンプ１２２の動作は次のようにな
る。
【０４７０】先ず、アドレス遷移がグリッチＧＬを伴わ
ずに正常に行われる場合は、図１０の（ａ）と同様の動
作になる。この場合、ＡＴＤパルス生成回路１０６より
ＡＴＤパルス［ＡＴＤ］が発生された時点では、ＭＡパ
ルス生成部１４の出力はＬレベルであるため、応答感度
選択回路１２は第１の入力端子Ａ1 に切り換わり、低い
応答感度を選択している。したがって、ＡＴＤパルス生
成回路１０６からの標準のＡＴＤパルス［ＡＴＤ］は、
応答感度低減回路１０で幾らかパルス幅を狭められ遅延
するものの、応答感度選択回路１２を介してＭＡパルス
生成部１４に入力され、これに応答してＭＡパルス生成
部１４よりほぼ標準のタイミングおよびパルス幅でＭＡ
パルス［ＭＡ］が出力される。
ずに正常に行われる場合は、図１０の（ａ）と同様の動
作になる。この場合、ＡＴＤパルス生成回路１０６より
ＡＴＤパルス［ＡＴＤ］が発生された時点では、ＭＡパ
ルス生成部１４の出力はＬレベルであるため、応答感度
選択回路１２は第１の入力端子Ａ1 に切り換わり、低い
応答感度を選択している。したがって、ＡＴＤパルス生
成回路１０６からの標準のＡＴＤパルス［ＡＴＤ］は、
応答感度低減回路１０で幾らかパルス幅を狭められ遅延
するものの、応答感度選択回路１２を介してＭＡパルス
生成部１４に入力され、これに応答してＭＡパルス生成
部１４よりほぼ標準のタイミングおよびパルス幅でＭＡ
パルス［ＭＡ］が出力される。
【０４８０】ＭＡパルス［ＭＡ］が出力されると、応答
感度選択回路１２は第２の入力端子Ａ2 に切り換わり、
高い応答感度を選択する。この場合は、直後にグリッチ
ＧＬが起こらないので、応答感度の切り替わりは実質的
な意味を持たない。
感度選択回路１２は第２の入力端子Ａ2 に切り換わり、
高い応答感度を選択する。この場合は、直後にグリッチ
ＧＬが起こらないので、応答感度の切り替わりは実質的
な意味を持たない。
【０４９０】このようにしてＡＴＤパルス生成回路１０
６からの標準のＡＴＤパルス［ＡＴＤ］に応じてＭＡパ
ルス生成回路１１２’よりほぼ標準のタイミングおよび
パルス幅でＭＡパルス［ＭＡ］が発生される一方で、Ｙ
Ｓタイミング回路１０８およびＭＡＥＱパルス生成回路
１１０よりそれぞれ標準のタイミングおよびパルス幅で
ＹＳ活性化パルス［ＹＳ］およぴＭＡＥＱパルス［ＭＡ
ＥＱ］が出力される。これにより、各部で所期の動作が
正常に行われ、メインアンプ１２２より所望のメモリ読
出しデータ［ＧＩＯ］，［ＧＩＯ- ］が読み出される。
６からの標準のＡＴＤパルス［ＡＴＤ］に応じてＭＡパ
ルス生成回路１１２’よりほぼ標準のタイミングおよび
パルス幅でＭＡパルス［ＭＡ］が発生される一方で、Ｙ
Ｓタイミング回路１０８およびＭＡＥＱパルス生成回路
１１０よりそれぞれ標準のタイミングおよびパルス幅で
ＹＳ活性化パルス［ＹＳ］およぴＭＡＥＱパルス［ＭＡ
ＥＱ］が出力される。これにより、各部で所期の動作が
正常に行われ、メインアンプ１２２より所望のメモリ読
出しデータ［ＧＩＯ］，［ＧＩＯ- ］が読み出される。
【０５００】次に、アドレス遷移から比較的隔たった時
にカラム・アドレス信号［ＢＹ］の任意のビット［ｂｙ
n ］にグリッチＧＬが発生した場合は、図１０の（ｂ）
と同様の動作になる。この場合、グリッチＧＬに応答し
てＡＴＤパルス生成回路１０６は標準よりも小さなＡＴ
Ｄパルス［ＡＴＤ］を出力する。ＹＳタイミング回路１
０８，およびＭＡＥＱパルス生成回路１１０は、その小
さなＡＴＤパルス［ＡＴＤ］に応答し、標準時のパルス
幅よりも短いパルス幅のＹＳ活性化パルス［ＹＳ］およ
びＭＡＥＱパルス［ＭＡＥＱ］を生成する。
にカラム・アドレス信号［ＢＹ］の任意のビット［ｂｙ
n ］にグリッチＧＬが発生した場合は、図１０の（ｂ）
と同様の動作になる。この場合、グリッチＧＬに応答し
てＡＴＤパルス生成回路１０６は標準よりも小さなＡＴ
Ｄパルス［ＡＴＤ］を出力する。ＹＳタイミング回路１
０８，およびＭＡＥＱパルス生成回路１１０は、その小
さなＡＴＤパルス［ＡＴＤ］に応答し、標準時のパルス
幅よりも短いパルス幅のＹＳ活性化パルス［ＹＳ］およ
びＭＡＥＱパルス［ＭＡＥＱ］を生成する。
【０５１０】ＭＡパルス生成回路１１２’では、ＡＴＤ
パルス生成回路１０６よりＡＴＤパルス［ＡＴＤ］が発
生された時点で、ＭＡパルス生成部１４の出力はＬレベ
ルであるため、応答感度選択回路１２は第１の入力端子
Ａ1 に切り換わり、低い応答感度を選択している。した
がって、ＡＴＤパルス生成回路１０６からの小さなＡＴ
Ｄパルス［ＡＴＤ］は、応答感度低減回路１０のしきい
値ＶT で遮断され、ＭＡパルス生成部１４には入力され
ず、ＭＡパルス［ＭＡ］は生成されない。この結果、メ
インアンプ１２２は非活性状態に保持され、不所望なメ
モリ読出しデータの出力が防止される。
パルス生成回路１０６よりＡＴＤパルス［ＡＴＤ］が発
生された時点で、ＭＡパルス生成部１４の出力はＬレベ
ルであるため、応答感度選択回路１２は第１の入力端子
Ａ1 に切り換わり、低い応答感度を選択している。した
がって、ＡＴＤパルス生成回路１０６からの小さなＡＴ
Ｄパルス［ＡＴＤ］は、応答感度低減回路１０のしきい
値ＶT で遮断され、ＭＡパルス生成部１４には入力され
ず、ＭＡパルス［ＭＡ］は生成されない。この結果、メ
インアンプ１２２は非活性状態に保持され、不所望なメ
モリ読出しデータの出力が防止される。
【０５２０】次に、メモリアクセス時にアドレス遷移直
後でグリッジＧＬが生じた場合は、図２に示すような動
作になる。
後でグリッジＧＬが生じた場合は、図２に示すような動
作になる。
【０５３０】この場合、ＡＴＤパルス生成回路１０６
は、最初にアドレス遷移に応じた標準のＡＴＤパルス
［ＡＴＤ］を出力し、直後にグリッジＧＬに応じた小さ
なＡＴＤパルス［ＡＴＤ］を出力する。
は、最初にアドレス遷移に応じた標準のＡＴＤパルス
［ＡＴＤ］を出力し、直後にグリッジＧＬに応じた小さ
なＡＴＤパルス［ＡＴＤ］を出力する。
【０５４０】ＹＳタイミング回路１０８およびＭＡＥＱ
パルス生成回路１１０はそれら２つのＡＴＤパルス［Ａ
ＴＤ］の各々に応答してそれぞれＹＳ活性化パルス［Ｙ
Ｓ］およびＭＡＥＱパルス［ＭＡＥＱ］を出力する。こ
れにより、［ＹＳ］、［ＭＡＥＱ］の持続時間（パルス
幅）は延長される。これらの動作は従来（図１０）と変
わらない。
パルス生成回路１１０はそれら２つのＡＴＤパルス［Ａ
ＴＤ］の各々に応答してそれぞれＹＳ活性化パルス［Ｙ
Ｓ］およびＭＡＥＱパルス［ＭＡＥＱ］を出力する。こ
れにより、［ＹＳ］、［ＭＡＥＱ］の持続時間（パルス
幅）は延長される。これらの動作は従来（図１０）と変
わらない。
【０５５０】ＭＡパルス生成回路１１２’においては、
アドレス遷移に応じた標準のＡＴＤパルス［ＡＴＤ］が
入力された時点では、ＭＡパルス生成部１４の出力はＬ
レベルであるため、応答感度選択回路１２は第１の入力
端子Ａ1 に切り替わり、低い応答感度を選択している。
したがって、ＡＴＤパルス生成回路１０６からの標準の
ＡＴＤパルス［ＡＴＤ］は、応答感度低減回路１０で幾
らかパルス幅を狭められ遅延するものの、応答感度選択
回路１２を介してＭＡパルス生成部１４に入力され、こ
れに応答してＭＡパルス生成部１４よりほぼ標準のタイ
ミングおよびパルス幅でＭＡパルス［ＭＡ］が出力され
る。
アドレス遷移に応じた標準のＡＴＤパルス［ＡＴＤ］が
入力された時点では、ＭＡパルス生成部１４の出力はＬ
レベルであるため、応答感度選択回路１２は第１の入力
端子Ａ1 に切り替わり、低い応答感度を選択している。
したがって、ＡＴＤパルス生成回路１０６からの標準の
ＡＴＤパルス［ＡＴＤ］は、応答感度低減回路１０で幾
らかパルス幅を狭められ遅延するものの、応答感度選択
回路１２を介してＭＡパルス生成部１４に入力され、こ
れに応答してＭＡパルス生成部１４よりほぼ標準のタイ
ミングおよびパルス幅でＭＡパルス［ＭＡ］が出力され
る。
【０５６０】ＭＡパルス生成部１４よりＭＡパルス［Ｍ
Ａ］が出力されると、応答感度選択回路１２は第２の入
力端子Ａ2 に切り換わり、高い応答感度を選択する。
Ａ］が出力されると、応答感度選択回路１２は第２の入
力端子Ａ2 に切り換わり、高い応答感度を選択する。
【０５７０】したがって、直後にグリッチＧＬに応じた
小さなＡＴＤパルス［ＡＴＤ］がＡＴＤパルス生成回路
１０６より発生されると、このＡＴＤパルス［ＡＴＤ］
はスルーのバイパス回路１１を通って応答感度選択回路
１２に入力され、そこからＭＡパルス生成部１４へ入力
される。ＭＡパルス生成部１４はこの小さなＡＴＤパル
ス［ＡＴＤ］にも応答し、ＭＡパルス［ＭＡ］を再生成
する。これにより、ＭＡパルス［ＭＡ］の持続時間が延
長される。
小さなＡＴＤパルス［ＡＴＤ］がＡＴＤパルス生成回路
１０６より発生されると、このＡＴＤパルス［ＡＴＤ］
はスルーのバイパス回路１１を通って応答感度選択回路
１２に入力され、そこからＭＡパルス生成部１４へ入力
される。ＭＡパルス生成部１４はこの小さなＡＴＤパル
ス［ＡＴＤ］にも応答し、ＭＡパルス［ＭＡ］を再生成
する。これにより、ＭＡパルス［ＭＡ］の持続時間が延
長される。
【０５８０】この結果、［ＭＡＥＱ］が立ち下がった
時、［ＭＡ］はまだイネーブル状態（Ｈレベル）を維持
していてメインアンプ１２２は活性状態でいる。これに
より、メインアンプ１２２は、センスアンプＳＡからの
メモリ読出しデータ［ＩＯ］，［ＩＯ- ］を取り込んで
増幅し、所望のメモリ読出しデータ［ＧＩＯ］，［ＧＩ
Ｏ- ］を出力することができる。
時、［ＭＡ］はまだイネーブル状態（Ｈレベル）を維持
していてメインアンプ１２２は活性状態でいる。これに
より、メインアンプ１２２は、センスアンプＳＡからの
メモリ読出しデータ［ＩＯ］，［ＩＯ- ］を取り込んで
増幅し、所望のメモリ読出しデータ［ＧＩＯ］，［ＧＩ
Ｏ- ］を出力することができる。
【０５９０】図２の例において、グリッジＧＬの直後に
別のグリッジＧＬが発生した場合でも、その後者のグリ
ッジＧＬに応じたＡＴＤパルス［ＡＴＤ］に応答して各
パルス［ＹＳ］，［ＭＡＥＱ］，［ＭＡ］の持続時間が
さらに延長され、そのぶんメモリアクセス時間が長びく
ものの、各部が正常に同期して動作し、メインアンプ１
２２より所望のメモリ読出しデータ［ＧＩＯ］，［ＧＩ
Ｏ- ］が出力される。
別のグリッジＧＬが発生した場合でも、その後者のグリ
ッジＧＬに応じたＡＴＤパルス［ＡＴＤ］に応答して各
パルス［ＹＳ］，［ＭＡＥＱ］，［ＭＡ］の持続時間が
さらに延長され、そのぶんメモリアクセス時間が長びく
ものの、各部が正常に同期して動作し、メインアンプ１
２２より所望のメモリ読出しデータ［ＧＩＯ］，［ＧＩ
Ｏ- ］が出力される。
【０６００】上記のように、本実施例では、ＭＡパルス
生成回路１１２’の入力段に応答感度低減回路１０とス
ルーのバイパス回路１１を並列に設け、ＭＡパルス生成
部１４の出力状態に応じて応答感度選択回路１２により
応答感度低減回路１０（比較的低い応答感度）またはス
ルーのバイパス回路１１（比較的高い応答感度）を選択
するようにしている。これにより、任意の時点でアドレ
スグリッジが発生してもこれに適切に対処することが可
能であり、メインアンプ１２２を適時に動作させること
ができる。
生成回路１１２’の入力段に応答感度低減回路１０とス
ルーのバイパス回路１１を並列に設け、ＭＡパルス生成
部１４の出力状態に応じて応答感度選択回路１２により
応答感度低減回路１０（比較的低い応答感度）またはス
ルーのバイパス回路１１（比較的高い応答感度）を選択
するようにしている。これにより、任意の時点でアドレ
スグリッジが発生してもこれに適切に対処することが可
能であり、メインアンプ１２２を適時に動作させること
ができる。
【０６１０】しかも、ＭＡパルス［ＭＡ］は、アドレス
遷移の直後にグリッチＧＬが発生した場合に限り条件的
つまり例外的にパルス幅（持続時間）を延長され、正常
時は必要最小限のパルス幅で切れるため、メインアンプ
１２２内の電力消費量を可及的に抑制することができ
る。
遷移の直後にグリッチＧＬが発生した場合に限り条件的
つまり例外的にパルス幅（持続時間）を延長され、正常
時は必要最小限のパルス幅で切れるため、メインアンプ
１２２内の電力消費量を可及的に抑制することができ
る。
【０６２０】図３に、本実施例によるＭＡパルス生成回
路１１２’の具体的構成例を示す。応答感度低減回路１
０は、高いしきい値ＶT を有する２つの反転回路２０，
２２を縦続接続してなる。応答感度選択回路１２は、第
１の入力端子Ａ1 と出力端子Ｏとの間および第２の入力
端子Ａ2 と出力端子Ｏとの間にそれぞれ接続された一対
のトランミッションゲート２４，２６を有している。Ｍ
Ａパルス生成部１４の出力からのフィードバック信号
（選択制御信号Ｃ）はトランミッションゲート２４，２
６の制御端子に相補的な逆極性で与えられ、これによ
り、両トランミッションゲート２４，２６は一方がオン
のときは他方がオフで、他方がオンのときは一方がオフ
となるように動作する。
路１１２’の具体的構成例を示す。応答感度低減回路１
０は、高いしきい値ＶT を有する２つの反転回路２０，
２２を縦続接続してなる。応答感度選択回路１２は、第
１の入力端子Ａ1 と出力端子Ｏとの間および第２の入力
端子Ａ2 と出力端子Ｏとの間にそれぞれ接続された一対
のトランミッションゲート２４，２６を有している。Ｍ
Ａパルス生成部１４の出力からのフィードバック信号
（選択制御信号Ｃ）はトランミッションゲート２４，２
６の制御端子に相補的な逆極性で与えられ、これによ
り、両トランミッションゲート２４，２６は一方がオン
のときは他方がオフで、他方がオンのときは一方がオフ
となるように動作する。
【０６３０】ＭＡパルス生成部１４は、複数段の縦続接
続された遅延ゲート回路Ｄ1,Ｄ2,…Ｄn とスルーのバイ
パス回路３０とを並列接続し、出力段に２つの論理回路
またはゲート回路３２，３４とを直列接続してなる。入
力されたＡＴＤパルス［ＡＴＤ］が立ち上がるときは、
Ｈレベルになった入力信号がスルーパス３０と出力ゲー
ト回路３２，３４を通ることで、その分の短い信号伝播
時間が遅延時間となって、ＭＡパルス［ＭＡ］がＨに立
ち上がる。ＡＴＤパルス［ＡＴＤ］が立ち下がるとき
は、Ｌレベルになった入力信号が遅延パス（Ｄ1,Ｄ2,…
Ｄn ）および出力ゲート回路３２，３４を通り抜けた時
点で、したがって比較的長い遅延時間ののちＭＡパルス
［ＭＡ］がＬに立ち下がる。
続された遅延ゲート回路Ｄ1,Ｄ2,…Ｄn とスルーのバイ
パス回路３０とを並列接続し、出力段に２つの論理回路
またはゲート回路３２，３４とを直列接続してなる。入
力されたＡＴＤパルス［ＡＴＤ］が立ち上がるときは、
Ｈレベルになった入力信号がスルーパス３０と出力ゲー
ト回路３２，３４を通ることで、その分の短い信号伝播
時間が遅延時間となって、ＭＡパルス［ＭＡ］がＨに立
ち上がる。ＡＴＤパルス［ＡＴＤ］が立ち下がるとき
は、Ｌレベルになった入力信号が遅延パス（Ｄ1,Ｄ2,…
Ｄn ）および出力ゲート回路３２，３４を通り抜けた時
点で、したがって比較的長い遅延時間ののちＭＡパルス
［ＭＡ］がＬに立ち下がる。
【０６４０】この構成例では、ＭＡパルス生成部１４の
出力から応答感度選択回路１２へのフィードバックルー
プにＮＡＮＤ回路４２と２つの反転回路４４，４６から
なる遅延回路４０を挿入している。反転回路４４，４６
は遅延ゲート回路として機能する。この遅延回路４０
は、ＭＡパルス［ＭＡ］がＨレベルからＬレベルに立ち
下がる時に、ＭＡパルス生成部１４の出力からの（Ｌレ
ベルからＨレベルに立ち上がる）フィードバック信号
［ＭＡ- ］を一定時間遅延させることにより、入力段に
おいてスルーのバイパス回路１１から応答感度低減回路
１０へ切り替わるタイミングを幾分遅らせる。こうする
ことで、この遅延期間中にグリッチＧＬ等に起因する小
さなＡＴＤパルス［ＡＴＤ］が入力された時は、その立
ち上がりをスルーのバイパス回路１１（高い感度）で入
力し、ＭＡパルス［ＭＡ］を再生成することができる。
これにより、図２に示す場合の動作をより確実に保証す
ることができる。
出力から応答感度選択回路１２へのフィードバックルー
プにＮＡＮＤ回路４２と２つの反転回路４４，４６から
なる遅延回路４０を挿入している。反転回路４４，４６
は遅延ゲート回路として機能する。この遅延回路４０
は、ＭＡパルス［ＭＡ］がＨレベルからＬレベルに立ち
下がる時に、ＭＡパルス生成部１４の出力からの（Ｌレ
ベルからＨレベルに立ち上がる）フィードバック信号
［ＭＡ- ］を一定時間遅延させることにより、入力段に
おいてスルーのバイパス回路１１から応答感度低減回路
１０へ切り替わるタイミングを幾分遅らせる。こうする
ことで、この遅延期間中にグリッチＧＬ等に起因する小
さなＡＴＤパルス［ＡＴＤ］が入力された時は、その立
ち上がりをスルーのバイパス回路１１（高い感度）で入
力し、ＭＡパルス［ＭＡ］を再生成することができる。
これにより、図２に示す場合の動作をより確実に保証す
ることができる。
【０６５０】なお、スルーのバイパス回路１１にしきい
値ＶT の低い遅延ゲートを挿入することで、適当な遅延
時間を持たせるようにしてもよい。
値ＶT の低い遅延ゲートを挿入することで、適当な遅延
時間を持たせるようにしてもよい。
【０６６０】図４に、別の実施例によるＭＡパルス生成
回路１１２”の構成を示す。このＭＡパルス生成回路１
１２”において、応答感度低減回路５０は上記第１の実
施例における応答感度低減回路１０に相当するものでよ
い。第１および第２のＭＡパルス生成部５２，５４は、
上記第１の実施例におけるＭＡパルス生成部１４と同等
の応答感度を有するものであるが、第１のＭＡパルス生
成部５２は比較的長いパルス幅（たとえば標準の２倍の
パルス幅）の第１ＭＡパルス［ＭＡ1 ］を生成し、第２
のＭＡパルス生成部５４は比較的短いパルス幅（たとえ
ば標準のパルス幅）の第２ＭＡパルス［ＭＡ2 ］を生成
するように構成される。第１および第２のＭＡパルス生
成部５２，５４の出力はＡＮＤ回路５６で論理積をとら
れ、ＡＮＤ回路５６の出力が正規のＭＡパルス［ＭＡ］
としてメインアンプ１２２に供給される。
回路１１２”の構成を示す。このＭＡパルス生成回路１
１２”において、応答感度低減回路５０は上記第１の実
施例における応答感度低減回路１０に相当するものでよ
い。第１および第２のＭＡパルス生成部５２，５４は、
上記第１の実施例におけるＭＡパルス生成部１４と同等
の応答感度を有するものであるが、第１のＭＡパルス生
成部５２は比較的長いパルス幅（たとえば標準の２倍の
パルス幅）の第１ＭＡパルス［ＭＡ1 ］を生成し、第２
のＭＡパルス生成部５４は比較的短いパルス幅（たとえ
ば標準のパルス幅）の第２ＭＡパルス［ＭＡ2 ］を生成
するように構成される。第１および第２のＭＡパルス生
成部５２，５４の出力はＡＮＤ回路５６で論理積をとら
れ、ＡＮＤ回路５６の出力が正規のＭＡパルス［ＭＡ］
としてメインアンプ１２２に供給される。
【０６７０】かかる構成のＭＡパルス生成回路１１２”
によっても、上記のような種々のアドレスグリッチに対
処することができる。たとえば、アドレス遷移がグリッ
チＧＬを伴わずに正常に行われる場合は、ＡＴＤパルス
生成回路１０６より標準のＡＴＤパルス［ＡＴＤ］が入
力されるため、第１および第２のＭＡパルス生成部５
２，５４の双方よりそれぞれＨレベルの第１および第２
ＭＡパルス［ＭＡ1 ］，［ＭＡ2 ］が生成され、ＡＮＤ
回路５６よりそれらの論理積に対応したＨレベルのＭＡ
パルス［ＭＡ］が出力される。したがって、図１０の
（ａ）とほぼ同様の動作が行われ、所望のメモリ読出し
データが出力される。
によっても、上記のような種々のアドレスグリッチに対
処することができる。たとえば、アドレス遷移がグリッ
チＧＬを伴わずに正常に行われる場合は、ＡＴＤパルス
生成回路１０６より標準のＡＴＤパルス［ＡＴＤ］が入
力されるため、第１および第２のＭＡパルス生成部５
２，５４の双方よりそれぞれＨレベルの第１および第２
ＭＡパルス［ＭＡ1 ］，［ＭＡ2 ］が生成され、ＡＮＤ
回路５６よりそれらの論理積に対応したＨレベルのＭＡ
パルス［ＭＡ］が出力される。したがって、図１０の
（ａ）とほぼ同様の動作が行われ、所望のメモリ読出し
データが出力される。
【０６８０】また、アドレス遷移から比較的時間が経過
した任意の時点でカラム・アドレス信号［ＢＹ］の任意
のビット［ｂｙn ］にグリッチＧＬが発生した場合は、
ＡＴＤパルス生成回路１０６からの小さなＡＴＤパルス
［ＡＴＤ］に対して、第２のＭＡパルス生成部５４から
はＨレベルの第２ＭＡパルス［ＭＡ2 ］が生成されるも
のの、応答感度低減回路５０のマスキング作用により第
１のＭＡパルス生成部５２の出力はＬレベルのままであ
るから、ＡＮＤ回路５６よりＭＡパルス［ＭＡ］は出力
されない。したがって、図１０の（ｂ）とほぼ同様の動
作が行われ、メインアンプ１２２からの不所望なデータ
の出力が防止される。
した任意の時点でカラム・アドレス信号［ＢＹ］の任意
のビット［ｂｙn ］にグリッチＧＬが発生した場合は、
ＡＴＤパルス生成回路１０６からの小さなＡＴＤパルス
［ＡＴＤ］に対して、第２のＭＡパルス生成部５４から
はＨレベルの第２ＭＡパルス［ＭＡ2 ］が生成されるも
のの、応答感度低減回路５０のマスキング作用により第
１のＭＡパルス生成部５２の出力はＬレベルのままであ
るから、ＡＮＤ回路５６よりＭＡパルス［ＭＡ］は出力
されない。したがって、図１０の（ｂ）とほぼ同様の動
作が行われ、メインアンプ１２２からの不所望なデータ
の出力が防止される。
【０６９０】また、カラム・アドレスの遷移直後でグリ
ッジＧＬが生じた場合は、図５に示すような動作にな
る。
ッジＧＬが生じた場合は、図５に示すような動作にな
る。
【０７００】この場合、アドレス遷移に応じた最初（標
準）のＡＴＤパルス［ＡＴＤ］に対して、第１および第
２のＭＡパルス生成部５２，５４よりそれぞれＨレベル
の第１および第２ＭＡパルス［ＭＡ1 ］，［ＭＡ2 ］が
生成され、ＡＮＤ回路５６よりそれらの論理積に対応し
たＨレベルのＭＡパルス［ＭＡ］が出力される。
準）のＡＴＤパルス［ＡＴＤ］に対して、第１および第
２のＭＡパルス生成部５２，５４よりそれぞれＨレベル
の第１および第２ＭＡパルス［ＭＡ1 ］，［ＭＡ2 ］が
生成され、ＡＮＤ回路５６よりそれらの論理積に対応し
たＨレベルのＭＡパルス［ＭＡ］が出力される。
【０７１０】直後のグリッジＧＬに応じた次の（小さ
な）ＡＴＤパルス［ＡＴＤ］に対しては、ＹＳタイミン
グ回路１０８およびＭＡＥＱパルス生成回路１１０とと
もに第２のＭＡパルス生成部５４も応答することによ
り、それぞれのパルス［ＹＳ］，［ＭＡＥＱ］，［ＭＡ
2 ］のパルス幅が延長される。他方、応答感度低減回路
５０のマスキング作用により第１のＭＡパルス生成部５
２は応答しない。しかし、第１ＭＡパルス［ＭＡ1 ］の
パルス幅は長いため、ＭＡパルス［ＭＡ］のパルス幅が
延長される結果となる。したがって、メインメモリ１２
２は適切なタイミングで増幅動作を行うことができ、所
望のメモリ読出しデータ［ＧＩＯ］，［ＧＩＯ- ］を出
力する。
な）ＡＴＤパルス［ＡＴＤ］に対しては、ＹＳタイミン
グ回路１０８およびＭＡＥＱパルス生成回路１１０とと
もに第２のＭＡパルス生成部５４も応答することによ
り、それぞれのパルス［ＹＳ］，［ＭＡＥＱ］，［ＭＡ
2 ］のパルス幅が延長される。他方、応答感度低減回路
５０のマスキング作用により第１のＭＡパルス生成部５
２は応答しない。しかし、第１ＭＡパルス［ＭＡ1 ］の
パルス幅は長いため、ＭＡパルス［ＭＡ］のパルス幅が
延長される結果となる。したがって、メインメモリ１２
２は適切なタイミングで増幅動作を行うことができ、所
望のメモリ読出しデータ［ＧＩＯ］，［ＧＩＯ- ］を出
力する。
【０７２０】なお、ＭＡパルス生成回路１１２’（１１
２”）の感度はもちろん、ＹＳタイミング回路１０８や
ＭＡＥＱパルス生成回路１１０の感度も任意に設定また
は調整してよく、必要に応じてそれらの回路１０８，１
１０の感度も選択または切換可能としてもよい。
２”）の感度はもちろん、ＹＳタイミング回路１０８や
ＭＡＥＱパルス生成回路１１０の感度も任意に設定また
は調整してよく、必要に応じてそれらの回路１０８，１
１０の感度も選択または切換可能としてもよい。
【０７３０】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置によれば、アドレス信号のレベル変化に応じた
検出パルスに対してメインアンプ活性化手段が第１の感
度もしくは第２の感度のいずれかを選択して条件的に応
答するようにしたので、入力アドレス信号の不所望なレ
ベル変動に対して誤動作を防止し、メインアンプを適切
に動作させることができる。
モリ装置によれば、アドレス信号のレベル変化に応じた
検出パルスに対してメインアンプ活性化手段が第１の感
度もしくは第２の感度のいずれかを選択して条件的に応
答するようにしたので、入力アドレス信号の不所望なレ
ベル変動に対して誤動作を防止し、メインアンプを適切
に動作させることができる。
【図１】本発明の一実施例によるＭＡパルス生成回路の
基本構成を示すブロック図である。
基本構成を示すブロック図である。
【図２】実施例によるＭＡパルス生成回路の作用を説明
するための各部の信号の波形を示す図である。
するための各部の信号の波形を示す図である。
【図３】実施例によるＭＡパルス生成回路の具体的回路
構成例を示す回路図である。
構成例を示す回路図である。
【図４】別の実施例によるＭＡパルス生成回路の構成を
示すブロック図である。
示すブロック図である。
【図５】図４のＭＡパルス生成回路の作用を説明するた
めの各部の信号の波形を示す図である。
めの各部の信号の波形を示す図である。
【図６】実施例によるＭＡパルス生成回路の適用可能な
ＤＲＡＭの主要な構成を示すブロック図である。
ＤＲＡＭの主要な構成を示すブロック図である。
【図７】図４のＤＲＡＭに含まれるアドレス遷移検出回
路（ＡＴＤ）の内部の従来構成を示すブロック図であ
る。
路（ＡＴＤ）の内部の従来構成を示すブロック図であ
る。
【図８】メモリアクセス時の図４のＤＲＡＭの動作を説
明するための各部の信号またはデータの波形またはタイ
ミングを示す図である。
明するための各部の信号またはデータの波形またはタイ
ミングを示す図である。
【図９】従来技術においてカラム・アドレスが遷移した
場合（ａ）およびアドレス遷移から相当隔たった任意の
時点でグリッチが発生した場合（ｂ）の要部の信号の波
形を示す図である。
場合（ａ）およびアドレス遷移から相当隔たった任意の
時点でグリッチが発生した場合（ｂ）の要部の信号の波
形を示す図である。
【図１０】応答感度低減法を用いた従来技術において、
カラム・アドレスが遷移した場合（ａ）およびアドレス
遷移から相当隔たった任意の時点でグリッチが発生した
場合（ｂ）の要部の信号の波形を示す図である。
カラム・アドレスが遷移した場合（ａ）およびアドレス
遷移から相当隔たった任意の時点でグリッチが発生した
場合（ｂ）の要部の信号の波形を示す図である。
【図１１】応答感度低減法を用いた従来技術において、
カラム・アドレスが遷移した直後でグリッチが発生した
場合の要部の信号の波形を示す図である。
カラム・アドレスが遷移した直後でグリッチが発生した
場合の要部の信号の波形を示す図である。
【図１２】ＤＲＡＭにおけるメインアンプの構成例を示
す回路図である。
す回路図である。
１０ 応答感度低減回路 １２ 応答感度選択回路 １４ ＭＡパルス生成部 ５２ 第１ＭＡパルス生成部 ５４ 第２ＭＡパルス生成部 ５６ ＡＮＤ回路 １００ メモリアレイ １０４ アドレス遷移検出回路（ＡＴＤ） １０８ ＹＳタイミング回路 １１０ ＭＡＥＱパルス生成回路 １１２ ＭＡパルス生成回路 １２２ メインアンプ ＳＡ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 橘 正 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 佐伯 亮 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 入力されるアドレス信号のレベル変化を
検出し、その変化の度合いに応じた大きさの検出パルス
を生成する検出パルス生成手段と、 前記検出パルス生成手段からの前記検出パルスに応答し
て前記アドレス信号により指定されるセンスアンプの出
力をイネーブル状態にするセンスアンプ制御手段と、 前記センスアンプより出力されたデータを増幅するため
のメインアンプと、 前記検出パルス生成手段からの前記検出パルスに対して
第１の感度もしくは第２の感度のいずれかを選択する機
能を有し、前記検出パルスに条件的に応答して前記メイ
ンアンプを活性化するメインアンプ活性化手段と、 前記検出パルス生成手段からの前記検出パルスに応答し
て、所定のタイミングで前記センスアンプからのデータ
に対する前記メインアンプの実質的な増幅動作を開始さ
せるメインアンプ制御手段と、を具備する半導体メモリ
装置。 - 【請求項２】 前記メインアンプ活性化手段は、前記第
１のパルスに対して前記メインアンプ制御手段の感度に
近い第１の感度と前記第１の感度よりも低い第２の感度
とを有し、前記メインアンプを活性状態にしていない時
は前記第２の感度を選択し、前記メインアンプを活性状
態にしている時は前記第１の感度を選択するように構成
された請求項１に記載の半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7227021A JPH0955087A (ja) | 1995-08-11 | 1995-08-11 | 半導体メモリ装置 |
| US08/689,548 US5768214A (en) | 1995-08-11 | 1996-08-09 | Semiconductor memory device |
| KR1019960033400A KR100431477B1 (ko) | 1995-08-11 | 1996-08-12 | 반도체메모리장치 |
| TW085113738A TW346628B (en) | 1995-08-11 | 1996-11-11 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7227021A JPH0955087A (ja) | 1995-08-11 | 1995-08-11 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955087A true JPH0955087A (ja) | 1997-02-25 |
Family
ID=16854279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7227021A Withdrawn JPH0955087A (ja) | 1995-08-11 | 1995-08-11 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5768214A (ja) |
| JP (1) | JPH0955087A (ja) |
| KR (1) | KR100431477B1 (ja) |
| TW (1) | TW346628B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809989B2 (en) | 2000-04-24 | 2004-10-26 | Nec Electronics Corporation | Semiconductor storage device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130848A (en) * | 1997-12-10 | 2000-10-10 | Texas Instruments - Acer Incorporated | Circuit of reducing transmission delay for synchronous DRAM |
| US6034920A (en) * | 1998-11-24 | 2000-03-07 | Texas Instruments Incorporated | Semiconductor memory device having a back gate voltage controlled delay circuit |
| JP3376997B2 (ja) * | 2000-03-13 | 2003-02-17 | 日本電気株式会社 | ワンショット信号発生回路 |
| JP2003133423A (ja) * | 2001-10-30 | 2003-05-09 | Mitsubishi Electric Corp | 検査用素子を有する半導体装置およびそれを用いた検査方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| KR940003408B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치 |
| JPH0574145A (ja) * | 1991-09-10 | 1993-03-26 | Fujitsu Ltd | ダイナミツクｒａｍ |
| JP2580086B2 (ja) * | 1991-09-20 | 1997-02-12 | 株式会社東芝 | スタテイック型半導体記憶装置 |
| JP2865469B2 (ja) * | 1992-01-24 | 1999-03-08 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH05325548A (ja) * | 1992-05-15 | 1993-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2627475B2 (ja) * | 1992-10-07 | 1997-07-09 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH07211077A (ja) * | 1993-12-03 | 1995-08-11 | Toshiba Micro Electron Kk | 半導体記憶装置 |
| US5563843A (en) * | 1995-03-09 | 1996-10-08 | Intel Corporation | Method and circuitry for preventing propagation of undesired ATD pulses in a flash memory device |
-
1995
- 1995-08-11 JP JP7227021A patent/JPH0955087A/ja not_active Withdrawn
-
1996
- 1996-08-09 US US08/689,548 patent/US5768214A/en not_active Expired - Lifetime
- 1996-08-12 KR KR1019960033400A patent/KR100431477B1/ko not_active IP Right Cessation
- 1996-11-11 TW TW085113738A patent/TW346628B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809989B2 (en) | 2000-04-24 | 2004-10-26 | Nec Electronics Corporation | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100431477B1 (ko) | 2004-08-27 |
| US5768214A (en) | 1998-06-16 |
| KR970012755A (ko) | 1997-03-29 |
| TW346628B (en) | 1998-12-01 |
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