JPH05325548A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05325548A JPH05325548A JP4148703A JP14870392A JPH05325548A JP H05325548 A JPH05325548 A JP H05325548A JP 4148703 A JP4148703 A JP 4148703A JP 14870392 A JP14870392 A JP 14870392A JP H05325548 A JPH05325548 A JP H05325548A
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- output
- preamplifier
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Abstract
(57)【要約】
【目的】 コントロール回路を構成する２つのラッチ回
路の、中途半端なＡＴＤ信号に対する感度の違いをなく
し、アドレスノイズに対する出力Ｈｉ−ｚの不具合を改
善する。 【構成】 ＡＴＤ信号を受けて動作する出力・プリアン
プコントロール回路１４ａのラッチ１６ａを経た信号１
５ｃにより、出力コントロール用ラッチ回路１７ａを動
作させ、プリアンプコントロール信号１５ａと出力コン
トロール信号１５ｂがＡＴＤ信号に対して同じ感度で動
作するようにする。
路の、中途半端なＡＴＤ信号に対する感度の違いをなく
し、アドレスノイズに対する出力Ｈｉ−ｚの不具合を改
善する。 【構成】 ＡＴＤ信号を受けて動作する出力・プリアン
プコントロール回路１４ａのラッチ１６ａを経た信号１
５ｃにより、出力コントロール用ラッチ回路１７ａを動
作させ、プリアンプコントロール信号１５ａと出力コン
トロール信号１５ｂがＡＴＤ信号に対して同じ感度で動
作するようにする。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にメモリの出力コントロールに関するものであ
る。
し、特にメモリの出力コントロールに関するものであ
る。
【０００２】
【従来の技術】図６は従来の半導体記憶装置であるダイ
ナミックランダムアクセスメモリ（以下ＤＲＡＭと称
す）の全体構成を示すブロック図である。図６におい
て、１は複数のメモリセルが行，列方向に構成されるメ
モリセルアレイを示し、２はアドレス信号を受けるため
のアドレス端子であり、このアドレス端子２より受けた
信号をアドレスバッファ１０で内部信号３に変換し、こ
の内部信号３のうち３ａを受けてロウデコーダ８がメモ
リセルアレイ１内の行方向の選択を行い、また信号３ｂ
を受けてカラムデコーダ９が列方向の選択を行う。
ナミックランダムアクセスメモリ（以下ＤＲＡＭと称
す）の全体構成を示すブロック図である。図６におい
て、１は複数のメモリセルが行，列方向に構成されるメ
モリセルアレイを示し、２はアドレス信号を受けるため
のアドレス端子であり、このアドレス端子２より受けた
信号をアドレスバッファ１０で内部信号３に変換し、こ
の内部信号３のうち３ａを受けてロウデコーダ８がメモ
リセルアレイ１内の行方向の選択を行い、また信号３ｂ
を受けてカラムデコーダ９が列方向の選択を行う。
【０００３】また４は被選択セルへの書き込みのための
データ入力端子、５はセルからの読み出しのための出力
端子である。に示すようにデータ入力端子４の端子情報
をＤinバッファ１２で内部信号６に変換し、メモリセル
アレイ１に送る。
データ入力端子、５はセルからの読み出しのための出力
端子である。に示すようにデータ入力端子４の端子情報
をＤinバッファ１２で内部信号６に変換し、メモリセル
アレイ１に送る。
【０００４】またメモリセルアレイ１内の情報を内部信
号６ｂとしてＤout アンプ１３で受け、これを外部信号
として出力端子５により装置外部に送る。１１はクロッ
クジェネレータであり、クロック端子７を介して／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ等の外部信号を受けてクロック内
部信号１８を発生させる。１４はＰ．Ａ（プリアンプ）
・出力コントロール回路であり、クロック内部信号１８
とアドレスバッファ１０からの内部信号３を受けて、Ｄ
out アンプ１３の出力をコントロールする出力コントロ
ール信号１５を発生させる。
号６ｂとしてＤout アンプ１３で受け、これを外部信号
として出力端子５により装置外部に送る。１１はクロッ
クジェネレータであり、クロック端子７を介して／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ等の外部信号を受けてクロック内
部信号１８を発生させる。１４はＰ．Ａ（プリアンプ）
・出力コントロール回路であり、クロック内部信号１８
とアドレスバッファ１０からの内部信号３を受けて、Ｄ
out アンプ１３の出力をコントロールする出力コントロ
ール信号１５を発生させる。
【０００５】図４は上記Ｐ．Ａ・出力コントロール回路
１４の一部回路図であり、プリアンプイネーブル（コン
トロール）信号（／ＰＡＥ）とアドレストランジェント
（ＡＴＤ）信号とによりセット及びリセットされるラッ
チ回路で、図３のラッチ回路１７に相当する。すなわち
図３は図６における出力・Ｐ．Ａコントロール回路１４
とＤout アンプ１３との詳細な接続を示す回路図であ
り、図に示すように、出力・Ｐ．Ａコントロール回路１
４は、ＡＴＤ信号を受けてＰ．Ａコントロール信号（／
ＰＡＥ）１５ａを出力するプリアンプコントロール用ラ
ッチ回路１６と、上記図４で示したように、上記ＡＴＤ
信号及びＰ．Ａコントロール信号（／ＰＡＥ）１５ａを
受けて出力コントロール信号１５ｂを出力する出力コン
トロール用ラッチ回路１７とにより構成されている。ま
た、Ｄout アンプ１３はプリアンプ１３ａおよびメイン
アンプ（Ｍ．Ａ）１３ｂとにより構成されている。
１４の一部回路図であり、プリアンプイネーブル（コン
トロール）信号（／ＰＡＥ）とアドレストランジェント
（ＡＴＤ）信号とによりセット及びリセットされるラッ
チ回路で、図３のラッチ回路１７に相当する。すなわち
図３は図６における出力・Ｐ．Ａコントロール回路１４
とＤout アンプ１３との詳細な接続を示す回路図であ
り、図に示すように、出力・Ｐ．Ａコントロール回路１
４は、ＡＴＤ信号を受けてＰ．Ａコントロール信号（／
ＰＡＥ）１５ａを出力するプリアンプコントロール用ラ
ッチ回路１６と、上記図４で示したように、上記ＡＴＤ
信号及びＰ．Ａコントロール信号（／ＰＡＥ）１５ａを
受けて出力コントロール信号１５ｂを出力する出力コン
トロール用ラッチ回路１７とにより構成されている。ま
た、Ｄout アンプ１３はプリアンプ１３ａおよびメイン
アンプ（Ｍ．Ａ）１３ｂとにより構成されている。
【０００６】次に上記出力・Ｐ．Ａコントロール回路１
４を中心とした動作について図５の波形図を参照しつつ
説明する。センス動作完了後、動作が可能となり、アド
レス変化を感知するＡＴＤ信号が動作可能状態である
“Ｌ”レベルになり、その後、ラッチ回路１６の出力で
あるプリアンプイネーブル信号（／ＰＡＥ）１５ａのＨ
からＬへの変化によりラッチ回路１７（図４参照）の出
力ノードＡに現れる出力コントロール信号１５ｂがＨレ
ベルにセットされ、メモリセルアレイ１内の情報を内部
信号６ｂとしてＤout アンプ１３から出力端子５に向け
て出力可能状態となる。
４を中心とした動作について図５の波形図を参照しつつ
説明する。センス動作完了後、動作が可能となり、アド
レス変化を感知するＡＴＤ信号が動作可能状態である
“Ｌ”レベルになり、その後、ラッチ回路１６の出力で
あるプリアンプイネーブル信号（／ＰＡＥ）１５ａのＨ
からＬへの変化によりラッチ回路１７（図４参照）の出
力ノードＡに現れる出力コントロール信号１５ｂがＨレ
ベルにセットされ、メモリセルアレイ１内の情報を内部
信号６ｂとしてＤout アンプ１３から出力端子５に向け
て出力可能状態となる。
【０００７】その後、外部アドレス信号のノイズなどの
中途半端な信号に対し、中途半端なＡＴＤ信号が発生
し、例えばラッチ回路１６に比べラッチ回路１７の方が
製造誤差等により感度が高い場合、この中途半端なＡＴ
Ｄ信号を受けて、ラッチ回路１７でアドレス切り換え有
りと判断され、その出力ノードＡに現れる出力コントロ
ール信号１５ｂがリセットされ、このためにデータ出力
時にメインアンプ１３ｂが停止し、出力アンプ１３の出
力がハイインピーダンス（Ｈｉ−ｚ）状態となり正常な
データを読み出すことができなくなる。
中途半端な信号に対し、中途半端なＡＴＤ信号が発生
し、例えばラッチ回路１６に比べラッチ回路１７の方が
製造誤差等により感度が高い場合、この中途半端なＡＴ
Ｄ信号を受けて、ラッチ回路１７でアドレス切り換え有
りと判断され、その出力ノードＡに現れる出力コントロ
ール信号１５ｂがリセットされ、このためにデータ出力
時にメインアンプ１３ｂが停止し、出力アンプ１３の出
力がハイインピーダンス（Ｈｉ−ｚ）状態となり正常な
データを読み出すことができなくなる。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、ノイズ等に起因し
て発生した中途半端なＡＴＤ信号が直接、出力コントロ
ール回路に入力されてしまう構成となっているので、中
途半端なＡＴＤ信号に対するラッチ１６とラッチ１７の
感度の違いにより、Ｄout アンプの出力がハイインピー
ダンス（Ｈｉ−ｚ）不良状態となり、正常なデータの読
み出しが不可能となるなどの問題点があった。
は以上のように構成されているので、ノイズ等に起因し
て発生した中途半端なＡＴＤ信号が直接、出力コントロ
ール回路に入力されてしまう構成となっているので、中
途半端なＡＴＤ信号に対するラッチ１６とラッチ１７の
感度の違いにより、Ｄout アンプの出力がハイインピー
ダンス（Ｈｉ−ｚ）不良状態となり、正常なデータの読
み出しが不可能となるなどの問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、中途半端なＡＴＤ信号が直接、
出力コントロール信号を作成する、出力コントロール用
ラッチ回路に入力されるのを防ぐとともに、プリアンプ
イネーブル信号と出力コントロール信号とがＡＴＤ信号
に対して等しい感度となる半導体記憶装置を得ることを
目的とする。
ためになされたもので、中途半端なＡＴＤ信号が直接、
出力コントロール信号を作成する、出力コントロール用
ラッチ回路に入力されるのを防ぐとともに、プリアンプ
イネーブル信号と出力コントロール信号とがＡＴＤ信号
に対して等しい感度となる半導体記憶装置を得ることを
目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メインアンプをコントロールする出力コント
ロール用ラッチ回路を、ＡＴＤ信号を受けて動作するプ
リアンプコントロール用ラッチ回路の出力により駆動す
るようにしたものである。
憶装置は、メインアンプをコントロールする出力コント
ロール用ラッチ回路を、ＡＴＤ信号を受けて動作するプ
リアンプコントロール用ラッチ回路の出力により駆動す
るようにしたものである。
【００１１】
【作用】この発明においては、出力コントロール信号
が、プリアンプコントロール用ラッチ回路を経た信号を
用いて作成されるので、ノイズ等に起因した中途半端な
ＡＴＤ信号に対する、プリアンプコントロール用ラッチ
回路とメインアンプコントロール用ラッチ回路との感度
差がなくなる。
が、プリアンプコントロール用ラッチ回路を経た信号を
用いて作成されるので、ノイズ等に起因した中途半端な
ＡＴＤ信号に対する、プリアンプコントロール用ラッチ
回路とメインアンプコントロール用ラッチ回路との感度
差がなくなる。
【００１２】
【実施例】以下、この発明の一実施例によるＤＲＡＭを
図について説明する。図１(a) は本発明の一実施例によ
るＤＲＡＭのプリアンプ・出力コントロール回路（出力
制御手段）及びデータ出力アンプ（出力増幅手段）を中
心とした回路構成図であり、図において、１４ａはＡＴ
Ｄ（アドレス遷移）信号及びクロックジェネレータ１１
からの信号１６を受けて出力コントロール信号１５を発
生させるＰ．Ａ・出力コントロール回路、１６ａはＰ．
Ａ・出力コントロール回路１４ａの一部で、プリアンプ
コントロール信号（第１の制御信号）１５ａを発生する
プリアンプコントロール用ラッチ回路（第１のラッチ回
路）であり、出力コントロール信号（第２の制御信号）
１５ｂを発生する出力コントロール用ラッチ回路（第２
のラッチ回路）１７ａは上記プリアンプコントロール用
ラッチ回路１６ａの出力１５ｃを受けて動作するように
構成されている。
図について説明する。図１(a) は本発明の一実施例によ
るＤＲＡＭのプリアンプ・出力コントロール回路（出力
制御手段）及びデータ出力アンプ（出力増幅手段）を中
心とした回路構成図であり、図において、１４ａはＡＴ
Ｄ（アドレス遷移）信号及びクロックジェネレータ１１
からの信号１６を受けて出力コントロール信号１５を発
生させるＰ．Ａ・出力コントロール回路、１６ａはＰ．
Ａ・出力コントロール回路１４ａの一部で、プリアンプ
コントロール信号（第１の制御信号）１５ａを発生する
プリアンプコントロール用ラッチ回路（第１のラッチ回
路）であり、出力コントロール信号（第２の制御信号）
１５ｂを発生する出力コントロール用ラッチ回路（第２
のラッチ回路）１７ａは上記プリアンプコントロール用
ラッチ回路１６ａの出力１５ｃを受けて動作するように
構成されている。
【００１３】また、図２は上記出力・プリアンプコント
ロール回路１４ａの論理回路レベルの回路図であり、Ａ
ＴＤ信号を受けるプリアンプコントロール用ラッチ回路
１６ａの出力であるプリアンプコントロール信号（／Ｐ
ＡＥ）１５ａ及び１５ｃによりラッチ回路１７ａがコン
トロールされるようになっている。
ロール回路１４ａの論理回路レベルの回路図であり、Ａ
ＴＤ信号を受けるプリアンプコントロール用ラッチ回路
１６ａの出力であるプリアンプコントロール信号（／Ｐ
ＡＥ）１５ａ及び１５ｃによりラッチ回路１７ａがコン
トロールされるようになっている。
【００１４】次に動作について図１(b) を参照しつつ説
明する。センス動作完了後、ＡＴＤ信号が“Ｌ”レベル
になり、動作可能状態になりその後、中途半端なＡＴＤ
信号が入力されると、プリアンプコントロール用ラッチ
回路１６ａがその変化を感知し、アドレス切り換え有り
と判断すれば、プリアンプコントロール信号１５ａ（破
線部分）で後段のデータ出力アンプ１３のプリアンプ１
３ａをコントロールし、同時に出力コントロール用ラッ
チ回路１７ａへ結果が信号１５ｃ（破線部分）として送
られ、これにより発生される出力コントロール信号１５
ｂ（出力ノードＡ）（破線部分）によってメインアンプ
１３ｂがコントロールされ、データ出力アンプ１３から
メモリセルアレイ内の情報信号６ｂを外部信号として出
力端子に出力するように制御される。
明する。センス動作完了後、ＡＴＤ信号が“Ｌ”レベル
になり、動作可能状態になりその後、中途半端なＡＴＤ
信号が入力されると、プリアンプコントロール用ラッチ
回路１６ａがその変化を感知し、アドレス切り換え有り
と判断すれば、プリアンプコントロール信号１５ａ（破
線部分）で後段のデータ出力アンプ１３のプリアンプ１
３ａをコントロールし、同時に出力コントロール用ラッ
チ回路１７ａへ結果が信号１５ｃ（破線部分）として送
られ、これにより発生される出力コントロール信号１５
ｂ（出力ノードＡ）（破線部分）によってメインアンプ
１３ｂがコントロールされ、データ出力アンプ１３から
メモリセルアレイ内の情報信号６ｂを外部信号として出
力端子に出力するように制御される。
【００１５】また、プリアンプコントロール用ラッチ回
路１６ａが中途半端なＡＴＤ信号による波形の変化を感
知しなかった場合、すなわちアドレスの切り換え無しと
判断した場合、図中実線で示されるような波形のプリア
ンプコントロール信号１５ａが発生され、同様に変化を
感知しなかった信号１５ｃ（実線部分）により出力コン
トロールラッチ１７ａを動作させ、その出力１５ｂ（出
力ノードＡ）（実線部分）によりメインアンプ１３ｂの
出力が制御される。すなわち、プリアンプコントロール
信号１５ａと出力コントロール信号１５ｂは、中途半端
なＡＴＤ信号に対して同じ感度となり、データ出力アン
プ１３の出力がハイインピーダンス（Ｈｉ−ｚ）不良状
態となることがない。
路１６ａが中途半端なＡＴＤ信号による波形の変化を感
知しなかった場合、すなわちアドレスの切り換え無しと
判断した場合、図中実線で示されるような波形のプリア
ンプコントロール信号１５ａが発生され、同様に変化を
感知しなかった信号１５ｃ（実線部分）により出力コン
トロールラッチ１７ａを動作させ、その出力１５ｂ（出
力ノードＡ）（実線部分）によりメインアンプ１３ｂの
出力が制御される。すなわち、プリアンプコントロール
信号１５ａと出力コントロール信号１５ｂは、中途半端
なＡＴＤ信号に対して同じ感度となり、データ出力アン
プ１３の出力がハイインピーダンス（Ｈｉ−ｚ）不良状
態となることがない。
【００１６】このように本実施例によれば、出力コント
ロール信号１５ｂを、プリアンプコントロール信号１５
ａと同様、ＡＴＤ信号がラッチ１６ａを経た信号１５ｃ
により発生させるようにしたから、ラッチ回路１６ａの
動作の有無によりノードＡにおける出力コントロール信
号１５ａの状態が決まり、ハイインピーダンス不良状態
となることがなくなり、出力アンプ１３はノイズ等に起
因して中途半端なＡＴＤ信号が発生してもデータ読み出
し状態を維持することができる。
ロール信号１５ｂを、プリアンプコントロール信号１５
ａと同様、ＡＴＤ信号がラッチ１６ａを経た信号１５ｃ
により発生させるようにしたから、ラッチ回路１６ａの
動作の有無によりノードＡにおける出力コントロール信
号１５ａの状態が決まり、ハイインピーダンス不良状態
となることがなくなり、出力アンプ１３はノイズ等に起
因して中途半端なＡＴＤ信号が発生してもデータ読み出
し状態を維持することができる。
【００１７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、出力コントロール回路を構成するメイ
ンアンプコントロール用ラッチ回路に、ＡＴＤ信号では
なく、プリアンプコントロール用ラッチ回路を経た信号
を入力し、該信号により出力コントロール用信号を作成
するようにしたので、プリアンプコントロール信号と出
力コントロール信号のアドレスノイズに対する感度の違
いがなくなり、アドレスノイズが加わってもデータ読み
出し状態を維持することができ、耐ノイズ性に優れた半
導体記憶装置を得ることができるという効果がある。
憶装置によれば、出力コントロール回路を構成するメイ
ンアンプコントロール用ラッチ回路に、ＡＴＤ信号では
なく、プリアンプコントロール用ラッチ回路を経た信号
を入力し、該信号により出力コントロール用信号を作成
するようにしたので、プリアンプコントロール信号と出
力コントロール信号のアドレスノイズに対する感度の違
いがなくなり、アドレスノイズが加わってもデータ読み
出し状態を維持することができ、耐ノイズ性に優れた半
導体記憶装置を得ることができるという効果がある。
【図１】この発明の一実施例による半導体記憶装置の出
力・プリアンプコントロール回路を中心とした構成図及
び動作波形図。
力・プリアンプコントロール回路を中心とした構成図及
び動作波形図。
【図２】上記出力・プリアンプコントロール回路の論理
回路レベルの回路図。
回路レベルの回路図。
【図３】従来の半導体記憶装置における出力プリアンプ
コントロール回路を中心とした構成図。
コントロール回路を中心とした構成図。
【図４】従来の出力・プリアンプコントロール回路のメ
インアンプコントロール用ラッチ回路の構成図。
インアンプコントロール用ラッチ回路の構成図。
【図５】従来の出力・プリアンプコントロール回路の動
作波形図。
作波形図。
【図６】従来の半導体記憶装置であるＤＲＡＭの構成を
示すブロック図。
示すブロック図。
【符号の説明】 １ メモリセルアレイ ２ アドレス端子 ３ 内部信号 ４ データ入力端子 ５ データ出力端子 ７ クロック端子 １３ 出力アンプ（出力増幅手段） １４ａ 出力・プリアンプコントロール回路（出力制御
手段） １５ａ プリアンプコントロール信号（／ＰＡＥ） １５ｂ メインアンプコントロール信号 １５ｃ ラッチ回路１６ａ後の出力コントロール入力信
号 １６ａ プリアンプコントロール用ラッチ回路 １７ａ メインアンプコントロール用ラッチ回路
手段） １５ａ プリアンプコントロール信号（／ＰＡＥ） １５ｂ メインアンプコントロール信号 １５ｃ ラッチ回路１６ａ後の出力コントロール入力信
号 １６ａ プリアンプコントロール用ラッチ回路 １７ａ メインアンプコントロール用ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ａ
Claims (1)
- 【請求項１】 行，列方向で構成されるメモリセルアレ
イと、アドレス信号を受け、上記メモリセルアレイ内の
任意のセルを選択するセル選択手段と、被選択セルから
読み出されたデータを受けるプリアンプ及びこれを出力
するメインアンプとからなる出力増幅手段と、上記アド
レス信号の変化を示すアドレス遷移信号を受けて上記出
力増幅手段からの上記データ出力の制御を行う出力制御
手段とを備えた半導体記憶装置において、 上記出力制御手段は、 上記アドレス遷移信号を受けて上記プリアンプを制御す
るための第１の制御信号を出力する第１のラッチ回路
と、 上記第１のラッチ回路に入力されたアドレス遷移信号に
基づいて作成された制御信号のみを入力とし、該信号に
基づき上記メインアンプを制御するための第２の制御信
号を出力する第２のラッチ回路とから構成されているこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148703A JPH05325548A (ja) | 1992-05-15 | 1992-05-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148703A JPH05325548A (ja) | 1992-05-15 | 1992-05-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325548A true JPH05325548A (ja) | 1993-12-10 |
Family
ID=15458711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148703A Pending JPH05325548A (ja) | 1992-05-15 | 1992-05-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431477B1 (ko) * | 1995-08-11 | 2004-08-27 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체메모리장치 |
-
1992
- 1992-05-15 JP JP4148703A patent/JPH05325548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431477B1 (ko) * | 1995-08-11 | 2004-08-27 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체메모리장치 |
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