JP2972455B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2972455B2 JP2972455B2 JP4229083A JP22908392A JP2972455B2 JP 2972455 B2 JP2972455 B2 JP 2972455B2 JP 4229083 A JP4229083 A JP 4229083A JP 22908392 A JP22908392 A JP 22908392A JP 2972455 B2 JP2972455 B2 JP 2972455B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にバーンインテスト時にワード線を選択レベルにして
データの書込み，読出しを行う構成の半導体記憶装置に
関する。
特にバーンインテスト時にワード線を選択レベルにして
データの書込み，読出しを行う構成の半導体記憶装置に
関する。
【０００２】
【従来の技術】従来、半導体記憶装置のバーンインテス
トでは、高温の雰囲気中で電源電圧の高バイアスを印加
し、読出し動作や書込み動作を行って各回路素子や配線
にストレスをかける。
トでは、高温の雰囲気中で電源電圧の高バイアスを印加
し、読出し動作や書込み動作を行って各回路素子や配線
にストレスをかける。
【０００３】図３は従来のこの種の半導体記憶装置の一
例を示す回路図である。
例を示す回路図である。
【０００４】この半導体記憶装置は、複数のワード線Ｗ
Ｌ１〜ＷＬ４、これらワード線ＷＬ１〜ＷＬ４と絶縁し
て交差する複数のディジット線ＤＬ１１，ＤＬ１２，Ｄ
Ｌ２１，ＤＬ２２、並びにワード線ＷＬ１〜ＷＬ４及び
ディジット線ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ２２
の所定の交差部に設けられ対応するワード線が選択レベ
ルのとき対応するディジット線に伝達されたデータを書
込み記憶し記憶しているデータを対応するディジット線
に読出す複数のメモリセルＭＣ１１〜ＭＣ１４，ＭＣ２
１〜ＭＣ２４を備えたメモリセルアレイ１と、ディジッ
ト線ＤＬ１１，ＤＬ１２間、ＤＬ２１，ＤＬ２２間の差
電位を増幅するセンス増幅器ＳＡ１，ＳＡ２と、ワード
線駆動信号ＲＡが活性化状態のときアドレス信号ＡＤに
従って複数のワード線ＷＬ１〜ＷＬ４のうちの１本を選
択レベルにする行選択回路２ａとを有する構成となって
いる。
Ｌ１〜ＷＬ４、これらワード線ＷＬ１〜ＷＬ４と絶縁し
て交差する複数のディジット線ＤＬ１１，ＤＬ１２，Ｄ
Ｌ２１，ＤＬ２２、並びにワード線ＷＬ１〜ＷＬ４及び
ディジット線ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ２２
の所定の交差部に設けられ対応するワード線が選択レベ
ルのとき対応するディジット線に伝達されたデータを書
込み記憶し記憶しているデータを対応するディジット線
に読出す複数のメモリセルＭＣ１１〜ＭＣ１４，ＭＣ２
１〜ＭＣ２４を備えたメモリセルアレイ１と、ディジッ
ト線ＤＬ１１，ＤＬ１２間、ＤＬ２１，ＤＬ２２間の差
電位を増幅するセンス増幅器ＳＡ１，ＳＡ２と、ワード
線駆動信号ＲＡが活性化状態のときアドレス信号ＡＤに
従って複数のワード線ＷＬ１〜ＷＬ４のうちの１本を選
択レベルにする行選択回路２ａとを有する構成となって
いる。
【０００５】次にこの半導体記憶装置のバーンインテス
トにおける動作について説明する。
トにおける動作について説明する。
【０００６】バーンインテストにおいても、行選択回路
２ａにより選択されるワード線は通常動作と同様に１本
ずつである。例えば、ワード線ＷＬ１が選択され選択レ
ベルになると、メモリセルＭＣ１１，ＭＣ２１が選択状
態となりそのトランジスタＱｓがオンとなり、ディジッ
ト線ＤＬ１１，ＤＬ２１のデータが容量素子Ｃｓに蓄え
られ、また、蓄えられていたデータがディジット線ＤＬ
１１，ＤＬ２１に伝達される。
２ａにより選択されるワード線は通常動作と同様に１本
ずつである。例えば、ワード線ＷＬ１が選択され選択レ
ベルになると、メモリセルＭＣ１１，ＭＣ２１が選択状
態となりそのトランジスタＱｓがオンとなり、ディジッ
ト線ＤＬ１１，ＤＬ２１のデータが容量素子Ｃｓに蓄え
られ、また、蓄えられていたデータがディジット線ＤＬ
１１，ＤＬ２１に伝達される。
【０００７】そしてこの動作が、高温，高バイアス電源
電圧の下で、全ワード線に対して順次行なわれ、全メモ
リセル，配線に対してストレスが与えられる。
電圧の下で、全ワード線に対して順次行なわれ、全メモ
リセル，配線に対してストレスが与えられる。
【０００８】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、バーンインテストにおいてもワード線を１本
ずつ順次選択し、全ワード線と接続するメモリセルにス
トレスを与える構成となっているので、バーンインテス
トの時間が長くなるという問題点があった。
装置では、バーンインテストにおいてもワード線を１本
ずつ順次選択し、全ワード線と接続するメモリセルにス
トレスを与える構成となっているので、バーンインテス
トの時間が長くなるという問題点があった。
【０００９】本発明の目的は、バーンインテストの時間
を短縮することができる半導体記憶装置を提供すること
にある。
を短縮することができる半導体記憶装置を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線、これらワード線と絶縁して交差す
る複数のディジット線、並びに前記ワード線及びディジ
ット線の交差部に設けられ対応するワード線が選択レベ
ルのとき対応するディジット線に伝達きれたデータを書
込み記憶し記憶しているデータを対応するディジット線
に読出す複数のメモリセルを備えたメモリセルアレイ
と、所定のテストモード時活性化状態となるテスト行選
択信号が非活性化状態のときはアドレス信号に従って前
記複数のワード線のうちの１本を選択レベルとする行選
択動作を行い、活性化状態のときは前記複数のワード線
の相互間を絶縁状態とする行選択回路と、前記テスト行
選択信号が活性化状態のときはこのテスト行選択信号に
従って前記複数のワード線のうちの少なくとも２本を同
時に選択レベルとし、非活性化状態のときは前記複数の
ワード線の相互間を絶縁状態とするテスト行選択回路
と、前記テスト行選択信号が活性化状態のとき前記行選
択回路を前記複数のワード線から切り離し、前記テスト
行選択信号が非活性化状態のとき前記行選択回路が前記
行選択動作を行うように制御する行選択制御回路とを有
している。
は、複数のワード線、これらワード線と絶縁して交差す
る複数のディジット線、並びに前記ワード線及びディジ
ット線の交差部に設けられ対応するワード線が選択レベ
ルのとき対応するディジット線に伝達きれたデータを書
込み記憶し記憶しているデータを対応するディジット線
に読出す複数のメモリセルを備えたメモリセルアレイ
と、所定のテストモード時活性化状態となるテスト行選
択信号が非活性化状態のときはアドレス信号に従って前
記複数のワード線のうちの１本を選択レベルとする行選
択動作を行い、活性化状態のときは前記複数のワード線
の相互間を絶縁状態とする行選択回路と、前記テスト行
選択信号が活性化状態のときはこのテスト行選択信号に
従って前記複数のワード線のうちの少なくとも２本を同
時に選択レベルとし、非活性化状態のときは前記複数の
ワード線の相互間を絶縁状態とするテスト行選択回路
と、前記テスト行選択信号が活性化状態のとき前記行選
択回路を前記複数のワード線から切り離し、前記テスト
行選択信号が非活性化状態のとき前記行選択回路が前記
行選択動作を行うように制御する行選択制御回路とを有
している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、行選択回路２を、バーンイン
テストモード時活性化状態となるテスト行選択信号Φ
１，Φ２が非活性状態のときはワード線駆動信号ＲＡが
活性化状態のときアドレス信号に従って複数のワード線
ＷＬ１〜ＷＬ４のうちの１本を選択レベルとし、テスト
行選択信号Φ１，Φ２が活性化状態のときは複数のワー
ド線ＷＬ１〜ＷＬ４の相互間を絶縁状態とする回路と
し、かつ、トランジスタＱ１〜Ｑ１２を備えテスト行選
択信号Φ１，Φ２が活性化状態のときはワード線駆動信
号ＲＡが活性化状態のときテスト行選択信号Φ１，Φ２
に従って複数のワード線ＷＬ１〜ＷＬ４のうちの少なく
とも２本を同時に選択レベルとし、テスト行選択信号Φ
１，Φ２が非活性状態のときは複数のワード線ＷＬ１〜
ＷＬ４の相互間を絶縁状態とするテスト行選択回路３
と、テスト行選択信号Φ１，Φ２が活性化状態か非活性
化状態かによって行選択回路２の動作を制御するＮＯＲ
ゲートＧ１とを設けた点にある。
記憶装置と相違する点は、行選択回路２を、バーンイン
テストモード時活性化状態となるテスト行選択信号Φ
１，Φ２が非活性状態のときはワード線駆動信号ＲＡが
活性化状態のときアドレス信号に従って複数のワード線
ＷＬ１〜ＷＬ４のうちの１本を選択レベルとし、テスト
行選択信号Φ１，Φ２が活性化状態のときは複数のワー
ド線ＷＬ１〜ＷＬ４の相互間を絶縁状態とする回路と
し、かつ、トランジスタＱ１〜Ｑ１２を備えテスト行選
択信号Φ１，Φ２が活性化状態のときはワード線駆動信
号ＲＡが活性化状態のときテスト行選択信号Φ１，Φ２
に従って複数のワード線ＷＬ１〜ＷＬ４のうちの少なく
とも２本を同時に選択レベルとし、テスト行選択信号Φ
１，Φ２が非活性状態のときは複数のワード線ＷＬ１〜
ＷＬ４の相互間を絶縁状態とするテスト行選択回路３
と、テスト行選択信号Φ１，Φ２が活性化状態か非活性
化状態かによって行選択回路２の動作を制御するＮＯＲ
ゲートＧ１とを設けた点にある。
【００１４】次にこの実施例の動作について説明する。
【００１５】テスト行選択信号Φ１，Φ２は、活性化状
態のとき互いに相補のレベル関係にあり、非活性状態の
ときは低レベルとなっている。
態のとき互いに相補のレベル関係にあり、非活性状態の
ときは低レベルとなっている。
【００１６】テスト行選択信号Φ１、Φ２が非活性状態
のとき、ＮＯＲゲートＧ１の出力は高レベルとなり行選
択回路２はアドレス信号ＡＤに従って複数のワード線Ｗ
Ｌ１〜ＷＬ４のうちの１本をワード線駆動信号ＲＡに同
期して選択レベルとする。このとき、テスト行選択回路
３のトランジスタＱ２，Ｑ３，Ｑ５，Ｑ６，Ｑ８，Ｑ
９，Ｑ１１，Ｑ１２はオフとなっており、従ってテスト
行選択回路３はワード線ＷＬ１〜ＷＬ４の相互間を絶縁
状態とする。すなわち、ワード線は行選択回路２によっ
てのみ選択される。
のとき、ＮＯＲゲートＧ１の出力は高レベルとなり行選
択回路２はアドレス信号ＡＤに従って複数のワード線Ｗ
Ｌ１〜ＷＬ４のうちの１本をワード線駆動信号ＲＡに同
期して選択レベルとする。このとき、テスト行選択回路
３のトランジスタＱ２，Ｑ３，Ｑ５，Ｑ６，Ｑ８，Ｑ
９，Ｑ１１，Ｑ１２はオフとなっており、従ってテスト
行選択回路３はワード線ＷＬ１〜ＷＬ４の相互間を絶縁
状態とする。すなわち、ワード線は行選択回路２によっ
てのみ選択される。
【００１７】テスト行選択信号Φ１，Φ２が活性化状態
になると、片方（例えぱΦ１）が高レベル、他方が低レ
ベルとなるので、ＮＯＲゲートＧ１の出力は低レベルと
なり、行選択回路２はワード線ＷＬ１〜ＷＬ４から切離
される。
になると、片方（例えぱΦ１）が高レベル、他方が低レ
ベルとなるので、ＮＯＲゲートＧ１の出力は低レベルと
なり、行選択回路２はワード線ＷＬ１〜ＷＬ４から切離
される。
【００１８】一方、テスト行選択信号Φ１によりトラン
ジスタＱ２，Ｑ６，Ｑ９，Ｑ１１がオン、Φ２によりＱ
３，Ｑ５，Ｑ８，Ｑ１２がオフとなるので、ワード線Ｗ
Ｌ１，ＷＬ４の少なくとも２本がワード線駆動信号ＲＡ
に同期して選択レベルとなり、ワード線ＷＬ２，ＷＬ３
は非選択レベルとなる。すなわち、ワード線はテスト行
選択回路３によって同時に少なくとも２本が選択され
る。
ジスタＱ２，Ｑ６，Ｑ９，Ｑ１１がオン、Φ２によりＱ
３，Ｑ５，Ｑ８，Ｑ１２がオフとなるので、ワード線Ｗ
Ｌ１，ＷＬ４の少なくとも２本がワード線駆動信号ＲＡ
に同期して選択レベルとなり、ワード線ＷＬ２，ＷＬ３
は非選択レベルとなる。すなわち、ワード線はテスト行
選択回路３によって同時に少なくとも２本が選択され
る。
【００１９】このように、バーンインテスト時には、複
数本のワード線が同時に選択レベルとなるので、全ワー
ド線を選択レベルとする時間、すなわちバーンインテス
ト時間を短縮することができる。
数本のワード線が同時に選択レベルとなるので、全ワー
ド線を選択レベルとする時間、すなわちバーンインテス
ト時間を短縮することができる。
【００２０】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２１】第１の実施例ではワード線ＷＬ１，ＷＬ４
が選択レベルのときはワード線ＷＬ２，ＷＬ３は非選択
レベルとなっているが、この第２の実施例では、テスト
行選択信号Φ１によってワード線ＷＬ１〜ＷＬ４が同時
に選択レベルとなる。このとき、テスト行選択信号Φ２
によって図２には示されていない他のワード線が非選択
レベルとなる。
が選択レベルのときはワード線ＷＬ２，ＷＬ３は非選択
レベルとなっているが、この第２の実施例では、テスト
行選択信号Φ１によってワード線ＷＬ１〜ＷＬ４が同時
に選択レベルとなる。このとき、テスト行選択信号Φ２
によって図２には示されていない他のワード線が非選択
レベルとなる。
【００２２】すなわち、本実施例と第１の実施例とは、
同時に選択レベルとなるワード線の組合せが異なる。こ
れ以外は、基本的な動作及び効果を含め、第１の実施例
と同じである。
同時に選択レベルとなるワード線の組合せが異なる。こ
れ以外は、基本的な動作及び効果を含め、第１の実施例
と同じである。
【００２３】
【発明の効果】以上説明したように本発明は、バーンイ
ンテスト時、同時に複数本のワード線を選択する構成と
したので、全ワード線を選択する時間が短縮でき、従っ
てバーンインテスト時間を短縮することができる効果が
ある。
ンテスト時、同時に複数本のワード線を選択する構成と
したので、全ワード線を選択する時間が短縮でき、従っ
てバーンインテスト時間を短縮することができる効果が
ある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１ メモリセルアレイ ２，２ａ 行選択回路 ３，３ａ テスト行選択回路 ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ２２ ディジッ
ト線 Ｇ１ ＮＯＲゲート ＭＣ１１〜ＭＣ１４，ＭＣ２１，ＤＬ２２ ディジッ
ト線 Ｑ１〜Ｑ１２ トランジスタ ＳＡ１，ＳＡ２ センス増幅器 ＷＬ１〜ＷＬ４ ワード線
ト線 Ｇ１ ＮＯＲゲート ＭＣ１１〜ＭＣ１４，ＭＣ２１，ＤＬ２２ ディジッ
ト線 Ｑ１〜Ｑ１２ トランジスタ ＳＡ１，ＳＡ２ センス増幅器 ＷＬ１〜ＷＬ４ ワード線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/401
Claims (1)
- 【請求項１】 複数のワード線、これらワード線と絶縁
して交差する複数のディジット線、並びに前記ワード線
及びディジット線の交差部に設けられ対応するワード線
が選択レベルのとき対応するディジット線に伝達きれた
データを書込み記憶し記憶しているデータを対応するデ
ィジット線に読出す複数のメモリセルを備えたメモリセ
ルアレイと、 所定のテストモード時活性化状態となるテスト行選択信
号が非活性化状態のときはアドレス信号に従って前記複
数のワード線のうちの１本を選択レベルとする行選択動
作を行い、活性化状態のときは前記複数のワード線の相
互間を絶縁状態とする行選択回路と、 前記テスト行選択信号が活性化状態のときはこのテスト
行選択信号に従って前記複数のワード線のうちの少なく
とも２本を同時に選択レベルとし、非活性化状態のとき
は前記複数のワード線の相互間を絶縁状態とするテスト
行選択回路と、前記テスト行選択信号が活性化状態のと
き前記行選択回路を前記複数のワード線から切り離し、
前記テスト行選択信号が非活性化状態のとき前記行選択
回路が前記行選択動作を行うように制御する行選択制御
回路とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229083A JP2972455B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229083A JP2972455B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676599A JPH0676599A (ja) | 1994-03-18 |
| JP2972455B2 true JP2972455B2 (ja) | 1999-11-08 |
Family
ID=16886489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229083A Expired - Fee Related JP2972455B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972455B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10269800A (ja) | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1145598A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 半導体記憶装置 |
-
1992
- 1992-08-28 JP JP4229083A patent/JP2972455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0676599A (ja) | 1994-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990810 |
|
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|
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|
| S111 | Request for change of ownership or part of ownership |
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|
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