JPS61160898A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置特に高速読出し回路を備える
ダイナミックＲＡＭに関する。

〔従来の技術〕

ダイナミックＲＡＭは第２図に示すように多数のビット
線ＢＬ、ＢＬ　（ｉ、ｉ＋１．・・・・・・は相互を区
別する符号であり、以下適宜省略する）、ワード線（図
示しない）、これらのビット線とワード線の各交点に配
設されたメモリセル（図示しない）を備え、ビット線Ｂ
Ｌ、ＢＬをプリチャージし、ワード線及びダミーワード
線を選択して該ワード線に連なるメモリセル群をビット
線ＢＬ、百［に接続してその記憶データに従う電位差付
けを行ない、センスアンプＳＡをアクティブにして該電
位差を拡大し、一方をＨ（ハイ）レベル一般には電源Ｖ
　ＣＣ％他方をＬ（ロー）レベル一般にはグランドレベ
ルＶｓｓにする。次いでコラムデコーダＣＤＩを動作さ
せ、ゲー）Ｇｌ開放により選択したビット線例えばＢ　
Ｌ　１１　Ｂ　Ｌ　１をデータバスＤＢ、ＤＢへ接続し
、選択メモリセルの記憶データを外部へ取出す。こうし
て読出しは（書込みも同様であるが）、ワード線選択及
びビット線選択により１メモリセルずつ行なわれる。

１メモリセルずつのアクセスでは、多数のメモリセルに
アクセスする場合は所要時間が大になるので高速読出し
／書込みが考えられている。第２図のゲート群Ｇ２より
左側がそのための回路で、ラッチとして慟らくフリップ
フロップＦＦｔ、ｐ’Ｆ　ｉｔ　ｌ　ｒ　・・・・・・
これらを高速読出し用データバスＳＤＢへ接続するゲー
ト群Ｇ３、該ゲート群Ｇ３を構成するＭＯＳトランジス
タにゲート制御電圧を与えるポインタ（シフトレジスタ
）　Ｓ　Ｒｉ　、　　Ｓ　Ｒ１＋１・・・・・・、該ポ
インタへスキャン用データを入力するコラムデコーダＣ
Ｄ２よりなる。これらはポインタ型シフトレジスタと呼
ばれるもので、コラムデコーダ（ＣＤ２）によりポイン
タの各段ＳＲｉ。

ＳＲ１＋１．・・・・・・に１つのみ１で残りは０のデ
ータをセットし、該ポインタにシフトクロックを入力す
ると、該データ１がポインタの各段ＳＲｉ、ＳＲ１÷１
．・・・・・・を順次移動し、ゲート群Ｇ３を順次開放
する。

そこでＲＡＭ部の続出しを行ない、即ちビット線プリチ
ャージ、ワード線選択、センスアンプのアクティブ化を
行なってビット線ＢＬ、ＢＬを、選択ワード線上のメモ
リセル記憶データに従ってＲ２またはＬレベルにし、次
に転送りロックＴＣＬＫによりゲート群Ｇ２を開いてビ
ット線ＢＬｉ。

ＢＬ１＋１．・・・・・・のＨ，ＬレベルをラッチＦＦ
ｉ。

ＦＦ、＋１．・・・・・・に取込ませ、か＼る状態で上
記のようにポインタにデータを与えかつシフトクロ・７
りを入力するとゲート群Ｇ３の各ゲートが逐次間、き、
ラッチＦＦ　ｔ、ＦＦ＋＋＋　、・・・・・・に取込ま
れたビット線ＢＬ　ｉｔ　　ＢＬ、十＋　＋　・・・・
・・のデータをデータバスＳＤＢを通してシリアルに外
部へ取出すことができる。この方式ではワード線選択を
１回行なうだけでその選択ワード線上の全メモリセルの
記憶データを取出すことができるから、ｌメモリセルず
つアクセスする方式に比べて所要時間を著しく短縮する
ことができる。

ラッチＦＦ　ｔ、ＦＦ、＋１　、・・・・・・とポイン
タＳＲｉ。

Ｓ　Ｒ、＋　１　＋　・・・・・・の代りに通常のシフ
トレジスタを用いてもよいが、ラッチとポインタの方が
構成が簡単である（ポインタもシフトレジスタではある
が、１つのみ１　（Ｈ）で残りは０（Ｌ）のデータをシ
フトするだけなので構造が簡単になる）。但しポインタ
にスキャン用のデータをセットする必要があり、そして
指定したビット線以降からデータを取出すことも望まれ
るので、ポインタにセットするデータ中の１の位置（こ
れは高速読出し開始番地を示す）が選択できなければな
らない。コラムデコーダＣＤ２を用いるのはこの理由で
、所望ビット線に対応するポインタの段に対し１を、他
の段にはＯを入力することができる。このコラムデコー
ダＣＤ２は、ビット線ＢＬ、ＢＬをデータバスＤＢ、Ｄ
Ｂへ接続するコラムデコーダＣＤＩと同じ構造であり、
一般的には第３図伽）の如き構成を有する。ＡＯ，Ａｌ
、・・・・・・はアドレスの各ビット、ＡＯ，Ａｌ、・
・・・・・はその反転信号である。

これらはＭＯＳトランジスタＱ１．Ｑ２．・・・・・・
のゲートに加えられ、これらのトランジスタは２つずつ
並列にかつ全体も線ＩＩ＋、１２間に並列に接続される
。対のトランジスタＱ１とＱ２．Ｑ３とＱ４．・・・・
・・はいずれか一方が切り離される。Ｘ印は切離を示し
ており、本例ではトランジスタＱ２゜Ｑ３．Ｑ５．・・
・・・・が切り離され、Ｑｌ、Ｑ４．Ｑ６、・・・・・
・が有効である。この有効なトランジスタＱ１．Ｑ４．
Ｑ６．・・・・・・に加わるア・ドレス信号へ〇、Ａ了
、に７．・・・・・・のいずれも０従ってＬ（ロー）レ
ベルのときトランジスタは全てオフで線１＋。

１２間は開放、いずれか１つでも１従ってＨ（ハイ）レ
ベルのときいずれかのトランジスタがオンで線１１＋、
ｌ１２間は該オンのトランジスタにより短絡される。

線１＋、ｌｙ間が短絡状態であると１２はＶｓｓのため
ＩＩはＬになり、オンであるトランジスタＱ２１を通し
てトランジスタＱ２０のゲートをディスチャージする。

Ｑ２０はゲートがしてあるためＯＮせず、選択信号ＣＤ
が入力しても出力ＣＬはＬである。線Ｉｌｌ、１２間が
開放状態であるとトランジスタＱ２０はオン（線１１は
電源高電位側Ｖｃｃヘリセット時にプルアップされてい
る）、出力ＣＬはＨである。第３図（ｂｌの回路は各ビ
ット線毎に設けられ、出力ＣＬがＨになるのは多数のビ
ット線のうちの１つのみで、他はＬになる。この機能に
より第２図のコラムデコーダＣＤＩはビット線ＢＬｉと
Ｗ工ｉ、ＢＬ、＋＋　　とＢ　Ｌ　、＋　ｌ　＋　・・
・・・・のうちの１組のみをデータバスＤＢ、ＤＢへ接
続し、コラムデコーダＣＤ２は１つ（選択したビット線
）のみ１で他はＯのデータをポインタＳＲｉ。

Ｓ　Ｒｉ＋　ｌ　＋　・・・・・・に与えることができ
る。

〔発明が解決しようとする問題点〕

しかしながら第２図の従来装置ではコラムデコーダをＣ
Ｄ１．ＣＤ２の２つ必要とする。コラムデコーダはｄビ
ット線に対し第３図世）の如き回路を必要とし、ビット
線が２５６本なら第３図世）の回路を２５６個備える。

従ってか＼るコラムデコーダを２つ設けるのは得策でな
い。即ち２倍のスペースを必要とし、両回路を駆動する
からアドレス線などの負荷が大になり、動作時の消費電
力も増す。

本発明はコラムデコーダを１つで済ませ、集積度の向上
、低コスト化などを図ろうとするものである。

〔問題点を解決するための手段〕

本発明は、ビット線の各々に接続されるラッチ及び、該
ラッチを高速読出し用データバスへ接続制御するポイン
タからなる高速読出し回路を備える半導体記憶装置にお
いて、ビット線を通常読出し用データバスへ接続制御す
るコラムデコーダの各出力端と該ポインタの各段とを接
続して、該ポインタへ与える高速読出し開始番地指定用
データを該コラムデコーダより与えるようにしてなるこ
とを特徴とするものである。

〔実施例〕

第１図に示すように本発明はコラムデコーダを１つとし
、これによりビット線ＢＬ、ＢＬのデータバスＤＢ、Ｄ
Ｂへの接続の制御及び、ポインタＳＲｉ、ＳＪ＋１　、
・・・・・・への前記データ付与を行なう。全図を通し
てそうであるが、第１図では第２図と同じ部分には同じ
符号が付してあり、そして第１図ではＲＡＭ（ＩＩ（セ
ルアレイ側）のコラムデコーダＣＤＩが設けられ、ポイ
ンタＳＲｉ、ＳＲ，＋１．・・・・・・側のコラムデコ
ーダが省略され、ＲＡＭ側コラムデコーダＣＤＩより前
記データがポインタＳ　Ｒｋ　＋　　Ｓ　Ｒ１＋　１＋
　・・・・・・ヘロードされるように配線Ｌ　ｉ＋　　
Ｌｉ＋ｌ　＋　・・・・・・が設けられる。

コラムデコーダＣＤＩはダイナミックＲＡＭの通常読出
し即ち１メモリセルのアクセスに用いられ、高速読出し
即ちワード線単位のメモリセル群−斉読出しには用いら
れず、休止伏態にある（つまり、このときは、コラムデ
コーダＣＤ２が働いている）から、このコラムデコーダ
ＣＤＩを高速読出し時にも動作させてポインタ用データ
を発生することは時間的に可能である。

第１図および第２図のダイナミックＲＡＭはセンスアン
プの両側にビット線ＢＬ、ＢＬが延びるのでオープンビ
ット線型と呼ばれるが、センスアンプの一例にのみビッ
ト線ＢＬ、ＢＬが延びる、又はビット線がセンスアンプ
で折り返すフォルデッドビット線型もある。またデータ
バスは一対でなく、複数本備えるものもあり、か−る型
のダイナミックＲＡＭに本発明を通用した例を第４図に
示す。ビット線ＢＬＩと肌＋、ＢＬ２と「１２・・・・
・・はセンスアンプＳＡ１．ＳＡ２．・・・・・・の左
側にのみあり、データバスはＤＢＩ−ＤＢ４の４本に分
けられている。ＷＬ＋、ＷＬ＋、・・・・・・はローデ
コーダＬＤにより選択されるワード線、ＭＣはこれらの
ワード線とビット線の各交点に接続されるメモリセル、
ＲＡｏ〜ＲＡＴはローアドレス、ＣＡｏ〜ＣＡｓはコラ
ムアドレスである。コラムアドレスもローアドレスと同
じに８ビツトであるが、２ビツトはデータバスＤＢＩ〜
ＤＢ４の選択に用いられる。ここでは簡単のためデータ
バスを相補対ＤＢ、ＤＢで考えず単線データバスで考え
る。コラムデコーダの出力はビット線数だけ、従って本
例では２５６個必要であるが、本回路のようにデータバ
スを４本にすると該出力は１／４の６４で済む。即ちこ
のコラムデコーダＣＤＩの出力ＣＬ　ｌ、　ＣＬ　２．
−・・・・・は４重重位でビット線を選択し、該４本内
の１本の選択はデータバスＤＢ１〜ＤＢ４を選択するこ
とにより行なわれる。コラムアドレスが２ビツト減ると
コラムデコーダＣＤＩは第３図（ａ）のように簡単化さ
れる。

このようなダイナミックＲＡＭでは高速読出し回路のデ
ータバスも同数の４本とするのがよい。

５ＤＢＩ〜４がそれであり、これに合せてラッチ回路Ｆ
ＦＩ、ＦＦ２．・・・・・・も４偏重位でポインタＳＲ
１，ＳＲ２，・・・・・・により選択される。ポインタ
の各段ＳＲ１，ＳＲ２，・・・・・・はラッチＦＦ　１
゜ＦＦ２．・・・・・・と同数従って本例では２５６個
必要であるが、データバス５ＤＢＩ、５ＤＢ２．・・・
・・・を４本にするとその１／４．６４（ｉｆで済む。

このようにするとコラムデコーダＣＤＩからポインタＳ
ＲＩ、ＳＲ２，・・・・・・へ前記データをロードする
配線Ｌｌ、Ｌ２・・・・・・も１／４の６４本で済む。

第５図はフォルデッドビット線を備えるがデータバスは
１本のみのダイナミックＲＡＭに対する本発明の適用例
を示す。この場合はポインタの各段ＳＲＩ、ＳＲ２，・
・・・・・はビット線と同数本例では２５６段必要にな
り、コラムデコーダＣＤＩの出力ｃＬｔＴｃｔ、ｚ、・
・・・・・をポインタの各段ヘロードする配線Ｌ＋、Ｌ
２．・・・・・・も同数、本例では２５６本必要になる
。

第６図はオーブンビット線型でデータバスを４本持つダ
イナミックＲＡＭに本発明を通用した例を示す。ＤＢ＋
〜ＤＢａがその４本のデータバスで、コラムデコーダＣ
ＤＩの１出力はセンスアンプを４偏重位ＳＡ＋〜ＳＡ４
．・・・・・・でこれらのデータバスへ接続する。この
場合もポインタはビット線数の１／４、本例では６４段
でよ（、コラムデコーダ出力をポインタヘロードする配
線し＋。

Ｌ２・・・・・・も６４本でよい。

セルアレイは１チツプに複数個設けることもある。第７
図は２ブロック設けた例を飛し、この場合は同図（ａ）
に示すように第１．第２のセルアレイＣＡＹＩ、ＣＡＹ
２をチップの両側に、そして中央に各セルアレイに対す
るラッチとポインタからなる高速読出し回路及びコラム
デコーダを設けてもよく、或いは同図（ｂｌに示すよう
に各セルアレイに対するコラムデコーダを共通の１つの
コラムデコーダにしてもよい。（′ｂ）の方が集積度の
一層向上が図れる。

なおラッチとポインタからなるこの高速読出し回路は高
速書込みも可能なものである。例えば第１図でデータバ
スＳＤＢにシリアル書込みデータを与え、該データと同
期してポインタＳＲｉ、ＳＲｉ＋ｌ＋　・・・・・・を
シフトしてゲート群Ｇ３のゲートを逐次開き、第ｉ、第
ｉ＋１．・・・・・・番目の書込みデータをラッチＦＦ
　ｉ、ＦＦ、＋１　、・・・・・・に逐次取り込ませ、
こうして１ワ一ド線分の書込みデータをラッチＦ　Ｆ　
ｉ、　　Ｆ　Ｆ＋＋ｉ　、・・・・・・に取込ませたら
、ＲＡＭ書込みモードに入り、ゲートＧ２を開いてビッ
ト線ＢＬ　ｔ、ＢＬｔ＋ｔ　＋　　・・・・・・をラッ
チＦＦ　ｉ。

Ｆ　Ｆ　、＋　１　＋　・・・・・・のデータに従がう
Ｈ，Ｌレベルにし、か＼る状態で１ワード線を選択すれ
ば、当該ワード線に連なるメモリセル群に各々のビット
線電位が一斉に書込まれる。

〔発明の効果〕

以上説明したように本発明ではラッチとポインタからな
る高速読出し回路を備えるダイナミックＲＡＭの、読出
し開始番地−を指定するため該ポインタにロードするデ
ータを、ビット線とデータバスとの接続を制御するコラ
ムデコーダより得るようにしたので、該データを作成す
るための第２のコラムデコーダを必要とせず、メモリの
集積度向上、コスト低減、消費電力低減など、寄与する
所は大なるものがある。

【図面の簡単な説明】

第１図は本発明の実施例を示す説明図、第２図は従来例
の説明図、第３図はコラムデコーダの回路図、第４図〜
第７図は本発明の他の実施例の説明図である。 図面で、Ｂ　Ｌ　ｔ、　Ｂ　Ｌ＋＋１．・・・・・・は
ビット線、Ｆ　Ｆ　ｉ、　　Ｆ　Ｆ＋＋ｘ　＊・・・・
・・はラッチ、ＳＤＢは高速読出し用データバス、ＳＲ
ｉ、ＳＲｔ＋＋　、・・・・・・はポインタ、ＤＢ、Ｄ
Ｂは通常読出し用データバス、ＣＤＩはコラムデコーダ
である。

Claims (1)

1. 【特許請求の範囲】 　ビット線の各々に接続されるラッチ及び、該ラッチを
   高速読出し用データバスへ接続制御するポインタからな
   る高速読出し回路を備える半導体記憶装置において、 ビット線を通常読出し用データバスへ接続制御するコラ
   ムデコーダの各出力端と該ポインタの各段とを接続して
   、該ポインタへ与える高速読出し開始番地指定用データ
   を該コラムデコーダより与えるようにしてなることを特
   徴とする半導体記憶装置。