JPS62146490A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 くイ）産業上の利用分野 本発明は、半導体メモリに関し、特にコンデンサに蓄積
された電荷をセンスアップで読み出すダイナミックメモ
リに関する。

（ロ）従来の技術 従来のダイナミックメモリは第２図の如く構成されてい
る。第２図に於いて、センスアップ（１）の一対のセン
スノードにはビット線ＢＬ及びＢＬが設けられ、各々の
ビット線ＢＬ及びＢＬには、ローアドレスデコーダ（図
示せず）から出力される複数のワードＢｗによって選択
されるメモリセル（２）が複数接続されると共にローア
ドレスデコーダから出力されるダミーワード線ＤＷ及び
ＤＷ゛で選択されるダミーセル（３）か接続される。

また、カラムアドレスデコーダ（図示せず）のカラム線
φ、によって制御されるＭＯＳＦＥＴ＜４＞（５）が、
出力回路（図示せず）の入力に接続された出力ｌｌ１０
及び局とビット線ＢＬ及び１１の間に設けられている。

第２図に示された回路に於いて、ビット線ＢＬ及び１ｔ
のプリチャージ後、ワード線Ｗの一木、及び、ダミーワ
ード線ＤＷあるいはＤＷ’が出力されることにより、ビ
ット線ＢＬ及び１１にメモリセル（２）・とダミーセル
（３）が接続される。そこで、タイミング信号φｓ１が
“１゛′となるとセンスアップ（１）のセンス動作が開
始され、更に、タイミング信号φ、２が“１゛′となる
ことによりセンス動作が急速に進み、ビット線ＢＬ及び
肌に接続されたメモリセル（２）とダミーセル（３）に
蓄積された電荷の差によって発生する微弱な電位差がセ
ンスアップ（１〉によって増幅され、ビット線ＢＬ及び
１１の電位差が拡大する。そして、センス動作の終了し
たタイミングに於いて、カラムアドレスデコーダからカ
ラム線φアの一本が“１″となることにより、一対のＭ
　ＯＳ　Ｆ　Ｅ　Ｔ（４）（５）がオンとなり、このＭ
　ＯＳ　Ｆ　Ｅ　Ｔ（４）（５）を介してビット線ＢＬ
及び１１のデータが出力線Ｉ１０及び刀に送出きれ、出
力回路から出力される。

上述の如く構成されたＤ−ＲＡＭは、昭和５８年７月１
８日に発行された日経エレクトロニクスの第１６９頁か
ら第１９２頁に記載されている。

（ハ）発明が解決しようとする問題点 ところで、第２図に示されたＤ−ＲＡＭに於いて、ロー
アトし・スデータを印加した後、カラムアドレスデータ
を印加する読み出し方法が通常の方法であるが、読み出
しスピードを速くするために、ローアドレスデータを印
加した後、カラムアドレスデータを印加する毎に、ビッ
ト線ＢＬ及びＢＬを選択しデータを読み出すベージモー
ドがあるが、この場合、ワード線は電荷のチャージの型
で選択きれているため、ワード線が選択きれている期間
は一定時間（１０μｓ〉以内であり、カラムアドレスの
アクセスは一定時間以上はできないものである。そこで
、スタティックにカラムアドレスのアクセスが行えるス
タティックカラム方式が実現されている。

しかしながら、ベージモード及びスタティックカラム方
式のいずれにしても、リフレッシュタイミングに於いて
は、アクセスを止めてリフレッシュ動作を行わなければ
ならず、リフレッシュ後に再度ローアドレス及びカラム
アドレスを印加してアクセスを行わなければならない欠
点があった。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、複
数のセンスアップのセンスノードに接続されたビット線
と複゛数のワード線との間にダイナミックメモリセルを
配置し、前記ビット線に読み出されたデータをカラムア
ドレスデコーダからの選択信号で制御されるゲートを介
して複数の入出力線に伝達する半導体メモリに於いて、
前記複数の入出力線を延在し、該入出力線とカラムアド
レスデコーダからの選択信号線との交点に、その選択信
号線によって制御されるスタティックメモリセルを配置
して成るスタティックメモリを設けたものであり、Ｄ−
ＲＡＭと５−ＲＡＭとが半導体のワンチップ上に形成き
れたメモリを提供するものである。

（ホ）作用 上述の手段によれば、ローアドレスデータが先ず印加さ
れるとワード線Ｗによって選択されたダイナミックメモ
リセルの電荷量に応じた電位差がセンスアップのセンス
動作によってビット線ＢＬ及びＢＬに発生する。次に、
カラムアドレスデータを印加するとカラムアドレスデコ
ーダからの選択信号線Ｙの一本が励起され、その選択さ
れた一本に接続されたゲートを介してビット線ＢＬ及び
ＢＬに読み出されたデータが、複数ビット単位、例えば
４ビツトあるいは８ビツトで入出力信号線１１０に送出
され、外部のデータ端子に印加されると共に、入出力信
号線Ｉ１０に送出されたデータは、選択信号線Ｙの一本
によって選択されたスタティックメモリセルに記憶保持
される。その後、同一カラムアドレスデータを印加する
ことにより、スタティックメモリセルに記憶保持された
データが入出力信号線Ｉ１０に読み出きれ、外部のデー
タ端子から取り出される。

（へ）実施例 第１図は本発明の実施例を示すブロック図である。Ｄ−
ＲＡＭ部（６）は、複数のセンスアップ（７）と、セン
スアップ（７）のセンスノードに各々接続された複数の
ビット線ＢＬｉ及びＢ　Ｌｉ（ｉ＝　１〜ｍ）と、ロー
アドレスデコーダ（８）から出力される複数のワード線
Ｗｉ（ｉ＝１　、２　、・・・）と各々のピント線ＢＬ
ｉ及びＢＬｉとの交点に配置されたダイナミックメモリ
セル（９）とから構成される。センスアップ（７）は、
周知のゲーテイツトフリップフロップ型のセンスアップ
であり、タイミング信号φ、１及びφ、２が印加された
ＭＯＳ　Ｆ　ＥＴ＜１０）及び（１１）によって、セン
ス動作が制御される。即ち、ローアドレスデコーダ＜８
）にローアドレスデータが印加されると、そのデータに
従ったワード線Ｗｉ及びダミーワード線ＤＷあるいはＤ
Ｗ’が励起され、各々に接続されたダイナミックメモリ
セル（９）とダミーセル（１２）との蓄積電荷量の差に
応した微少電位差が各々のビット線ＢＬｉ及びＢＬｉ間
に生じ、その電位差は、タイミング信号必。

１及びφ、２によって制御されるセンスアップ（７）の
センス動作により拡大する。

また、Ｄ−ＲＡＭ部（６）の各々のビット線ＢＬｉ及び
「口と複数の入出力線ｌ１０ｉ、ｌ１０ｉ（ｉ　＝　１
〜８）との間には、タイミング信号≠、３で制御される
ＭＯＳ　Ｆ　ＥＴ（１３）と、カラムアドレスデコーダ
（１４）から出力される選択信号線Ｙｉ（ｉ　＝　ｌ〜
ｎ）で制御されるＭＯＳ　Ｆ　ＥＴ（１５）が設けられ
る。入出力信号線ｌ１０ｉ及びｌ１０ｉは、入出力／ス
ッファ（１６）を介して８個のデータ入出力端子＜１７
）と接続されると共に、５−ＲＡＭ部（１８）に延在き
れる。

５−ＲＡＭ部（１８）は、延在された入出力信号線ｌ１
０ｉ及び１１０ｉと、カラムアドレスデコーダ（１４）
から出力される選択信号線Ｙｉとの交点に各々配置きれ
たスタティックメモリセル（１９）が設けられて成る。

スタティックメモリセル（１９）は、Ｃ−ＭＯ８あるい
はシングルチャンネルＭＯ３から成る２個のインバータ
の入出力を互いにクロス接続し、その接続点と入出力信
号線ｌ１０ｉ及びｌ１０ｉとの間に選択信号線Ｙｉがゲ
ートに接続されたＭＯＳ　Ｆ　ＥＴが接続されて構成さ
れる。即ち、５−ＲＡＭ部（１８）の容量は、選択信号
線Ｙｉの数ｎと入出力信号線ｌ１０ｉ及びｌ１０ｉの数
ｒ８」との積、８ｎであり、この容量は、Ｄ−ＲＡＭ部
（６）に於いて、一本のワード線Ｗｉで選択され読み出
されるビット数１ｍ」と等しい。

前述の如く、ローアドレスデータを印加することによっ
てＤ−ＲＡＭ部（６）の各々のビット線ＢＬ１及びＢＬ
ｉにデータが読み出された状態に於いて、タイミング信
号φ３．が“１゛′となってＭＯＳＦＥＴ（１３）がオ
ンとなり、更に、カラムアドレスデータの印加によりカ
ラムアドレスデコーダ（１４）の選択信号Ｙｉが一本励
起されると、その選択信号線Ｙｉに接続ぴれた１６個の
ＭＯＳ　Ｆ　ＥＴ（１５）がオンとなるため、ビット線
ＢＬｉ及びＢＬｉに読み出されたデータが８ビット単位
でＭＯＳＦＥＴ（１３）及び（１５）を介して入出力信
号線ｌ１０ｉ及びｘ１ｃｙ＝に送出される。このとき、
励起された選択信号線Ｙ１に接読された８個のスタティ
ックメモリセル（１９）のＭＯＳ　Ｆ　ＥＴがオンとな
るため、入出力信号線ｌ１０ｉ及びσ市に伝達されたデ
ータは、８個のスタティックメモリセル（１９）に記憶
保持される。

その後、タイミング信号φ５３が“０“′となることに
よってＭＯＳＦＥＴ（１３）がオフとなると、Ｄ−ＲＡ
Ｍ部（６）は入出力信号線ｌ１０ｉ及びｌ１０ｉと切り
離される。従って、この状態ではＤ−ＲＡＭ部（６〉の
リフレッシュが自由に行え、また、リフレッシュ中に前
記と同じ力ラムアドレスブータラ印加するとすでにデー
タの記憶保持をしている８個のスタティックメモリセル
（１９）が選択信号線Ｙｉによって選択され、入出力信
号線ｌ１０ｉ及び四に記憶きれたデータが８ビット単位
で送出される。

一方、ワード線ＷｉによってＤ−ＲＡＭ部（６）のビッ
ト線ＢＬｉ及び「口にデータが読み出された状態に於い
て、選択信号Ｙ１、Ｙ２、・・・Ｙｎが順次励起される
ようにカラムアドレスを印加すれば、Ｄ−ＲＡＭ部（６
）で読み出きれたデータはすべて５−ＲＡＭ部（１８）
に記憶されることになり、その後、任意のカラムアドレ
スデータを印加することによっていつでもデータを取り
出すことができる。

（ト）発明の効果 上述の如く本発明によれば、Ｄ−ＲＡＭと５−ＲＡＭと
がワンチップ上に内蔵され、完全スタティックカラム方
式の半導体メモリが得られるものであり、カラムアドレ
スのアクセス時間がＤ−ＲＡＭの場合に比へ太幅に短く
なる利点を有している。また、５−ＲＡＭのカラムアド
レスデコーダとＤ−ＲＡＭＯカラムアドレスデコーダと
が同一であるため、デコーダ数を増加する必要がない。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図である。 （６）・・・Ｄ−ＲＡＭ部、　（７）・・・センスアッ
プ、（８）・・・ローアドレスデコーダ、（９）ダイナ
ミックメモリセル、（１２＞・・・ダミーセノ呟（１３
）・＝ＭＯ３ＦＥＴ、　　（１４）・・・カラムアドレ
スデコーダ、＜１５）・・・ＭＯＳ　Ｆ　ＥＴ、　（１
６）・・・入出力バッファ、（１７）・・・データ入出
力端子、　（１８）・・・５−ＲＡＭ部、（１９）・・
・スタティックメモリセル。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　夫 第１図　　　　　　　６

Claims (1)

【特許請求の範囲】
1. １、複数のセンスアップのセンスノードに接続されたビ
   ット線と複数のワード線との間にダイナミックメモリセ
   ルを配置し、前記ビット線に読み出されたデータを、カ
   ラムアドレスデコーダからの選択信号で制御されるゲー
   トを介して複数の入出力線に伝達する半導体メモリに於
   いて、前記複数の入出力線が延在され、該入出力線と前
   記カラムアドレスデコーダからの選択信号線との交点に
   スタティックメモリセルを配置し、前記複数のビット線
   に読み出されたデータを前記スタティックメモリセルに
   保持し、前記カラムアドレスデータに基いて前記スタテ
   ィックメモリセルに保持されたデータを複数ビット単位
   で読み出すことを特徴とする半導体メモリ。