JPS607690A - 半導体メモリ - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明は大容量で高速の半導体メモリに関するものであ
る。 〔発明の技術的背景とその問題点〕 ダイナミックメモリは記憶セルが転送ＦＥＴと記憶キャ
パシタの２素子により構成される点でビット密度が高い
。例えば記憶セルが６素子で構成されるスタティックメ
モリに比べ約３倍のビット密度を達成することができる
。この点で大容量の半導体メモリとしてはダイナミック
メモリが主に用いられている。これに対しスタティック
メモリは高速化、低消費電力化に適するので小容量の高
速メモリの分野や低電カメモリの分野に用いられている
。 従来の大容量のダイナミックメモリの具体例として特開
昭５７−１８６２８９号公報に記載されている回路を第
１図に示す。ビット線Ｂ、Ｈには、それぞれ転送用ＰＭ
Ｏ８ＦＥＴ ＱＭ と記憶キャパシタＣＳよりなるダイ
ナミックメモリセルが接続されている。それぞれの転送
用ＰＭＯ８ＦＥＴＱＭのゲートにはワード線ＷＮ、ＷＮ
＋、が接続され、このワード線ＷＮ ｌ ”Ｎ＋１は行
デコーダＲＤに接続される。ワード線ＷＮ ｒ ＷＮ＋
−１は行デコーダＲＤにより駆動される。ビット線Ｂ、
百には、寄生静電容量ＣＢが付随している。 ビット線Ｂ、Ｂにはさらにプリチャージ回路とセンスア
ンプ回路とが接続されている。プリチャージ回路は、Ｎ
ＭＯ８ＦＥＴ ＮＰＩ 、 ＮＦ２． ＮＦ２からなる
。センスアンプ回路は、交差結合されたＮＭＯ８ＦＥＴ
対Ｎｌ 、 Ｎ２とラッチ用ＮＭＯ８ＦＥＴ Ｎ３と、
交差結合されたｐＭｏｓ ＦＥＴ対Ｐｉ、Ｐ２と、ラッ
チ用ＰＭＯ８ＦＥＴ Ｐ３との６つのＦ’ＥＴにより構
成されている。ピット線対Ｂ、Ｂのそれぞれは、列選択
信号Ｙｍにより選択的に転送ゲート用ＮＭＯ８ＦＥＴ対
’ｒｍ１ 、 Ｔｍ２を介して行方向に配線されたデー
タ線対Ｉ１０ 、 Ｉｌｏにそれぞれ接続される。デー
タ線対Ｉ１０ 、 Ｉｌｏは、入カパツファＢ１を介し
てデータ入力端子ＤＩＨに、出力バッファＢＯを介して
データ出力端子り。ｕｔ に接続される。外部より与え
られたアＦレス信号ＡＲＣはアドレスバッファＡＤＳに
より行アｒレスローブ信号φＡＲに同期して行アドレス
ＡＲがストローブされ、行デコーダＲＤへ送られ、列ア
ドレスストローゾ信号φＡＣに同期して列アドレスＡ。 がストローブされ列デコーダＣＤへ送られる。 次にこのダイナミックメモリの動作を説明する。 行アドレスストローブ信号φＡ□が入力される以前にφ
ｐｏが入力されており、プリチャージ回路が動作してピ
ッＢｌ）ｎ、ｎは中間醒位■。までシリチャージされて
いる。行アドレスストローブ信号φＡＲがアクアイゾに
されると、プリチャージが終了し、行アドレスが同期し
てストローブされ、行デコーダＲＤにより選択された番
地の行ｗＮがＨレベルからＬレベルになり、行ＷＮに接
続されている転送用ＦＥＴ ＱＭが導通し、選択された
メモリセルの記憶キャパシタｃ ｓの↑ａ報がビット線
Ｂ上にあられれる。すなわち、記憶キャノξシタＣ８の
情報が１１」のときは、ビット線Ｂの電位はＶＤからＶ
Ｄ＋△Ｖと変化し、記憶キヤ・ξシタＣＳ の情報が「
０」のときは、ビット線Ｂの電位はＶＤ からｖＤ−Δ
ｙと変化する。ここで△ｖ−ｃｓＶＭ／２（ＣＢ＋０８
）である。その後センスアンプのラッチ用ＦＥＴＮ３
、 Ｐ３のゲートにラッチ用信号φＮ１四が入力して、
ラッチ用ＦＥＴ Ｎ３ 、 Ｐ３は導通状態になる。 これにより微小信号△Ｖが増幅され、記憶キャパシタＣ
ｓの情報が「１」ならばビット線Ｂは電位ｖｃｃとなり
、ビット線Ｂは電位Ｏとなる。記憶キヤ・クシタＣ８の
情報が１０」ならば逆にピッート線Ｂは電位Ｏとなり、
ビット線Ｂは電位Ｖ。Ｃとなる。 行アドレスストローブ信号φＡＲがアクティブにされた
後、列アドレスストローゾ信号φ□。がアクティブにさ
れ、列アドレスが列デコーダＣＤに入力される。選択さ
れた列アドレスに従って選択列のＹｍが選ばれ、選択列
の転送ゲート用Ｎｒｖ’ＩＯ８ＦＥＴ対Ｔｍ１．Ｔｍ２
を導通させ、データ線対Ｉ１０ 、 Ｉｌｏとピット線
対Ｂ、Ｂが接続される。リード制御信号φ８、ライト制
御信号φ７に従って、それぞれ出力ッ々ツファＢＯ１入
カパツ７ア′Ｂ１が活性化され、リード動作またはライ
ト動作が実現される。 行アドレスストローブ信号φＡＲがアクティブの状態で
列アドレスストローブ信号φＡＣを連続して変化させ、
列アドレスを次々に変えて、同一行内でリード動作また
はライト動作を連続的におこなう。 このようなり−ド／ライト動作をページモード動作とい
うが、このページモーＦの最大サイクル数は、一定間隔
でリフレッシュ動作をおこない必要があるため制限され
ていた。例えば２５６にピットメモリではリフレッシュ
サイクルは２５６サイクル／４ｍｇ であり、約１．６
Ｍｓ毎に１回の割合でリフレッシュが必要だが、ページ
モードサイクルが１６０ ｎｓ で約１００サイクル毎
にリフレッシュが必要なため、ページモーｒ数の最大値
は１００以下に制限されてしまう。 また例えば山田他［Ａ１１ｔｏ／５ｅｌｆ Ｒｅｆｌｅ
ｓｈ 機能内蔵６４ Ｋ ｂｉｔ ＭＯＳダイナミック
ＲＡＭＪ Ｃ電子通信学会論文誌、Ｖｏｌ Ｊ６６−Ｃ
（Ｎｏ １）、ｐ６２．１９８３年１月）には、タイマ
とリフレッシュカウンタを内蔵し、タイマでカウントマ
ツプされるリフレッシュカウンタ情報によりセルフリフ
レッシュを行うものが記載されている。しかしこの半導
体メモリではセルフリフレッシュ時にセンスアンプがリ
フレッシュ動作に利用されるため、セルフリフレッシュ
期間内は外部から行方向のみならず列方向にもアｒレス
を指定してリード／ライト動作をすることができなかっ
た。 このような従来の半導体メモリには次のような問題点が
ある。■ビ、ット線とデータ線の寄生容量は太きいため
、リード／ライト動作のアクセス時間やサイクル時間や
、ページモードのサイクル時間が長く必要であり、低速
である。０行アドレスを固定しての列アドレス変化に対
するページモードのリフレッシュサイクル数に最大値が
ある。 ■セルフリフレッシュ中はメモリに対するリード／ライ
ト動作のアクセスができない。■同一行をアクセスして
いるにもかかわらずページモードサイクルのある繰り返
し毎に行選択動作を繰り返す必要があるため消費電力が
太きい。 〔発明の目的〕 本発明の第１の目的は高速動作可能な大容量の半導体メ
モリを提供することにある。また本発明の第２の目的は
、行を固定して列アＰレスを変化させる高速のリード／
ライト動作を、列アＰレス変化のサイクル数や累積サイ
クル時間の制限なしにおこなえる大容量の半導体メモリ
を提供することにある。さらに、本発明の第３の目的は
、セルフリフレッシュ動作中にもメモリへのり−ド／ラ
イト動作のアクセスが可能な大容量の半導体メモリを提
供することにある。さらにまた本発明の第４の目的は、
消費′電力の小さフａｔ大容量の半導体メモリを提供す
ることにある。 ゛ 〔発明の概要〕 上記目的を達成するために本発明による半導体メモリは
、ダイナ定ツクメモリセルアレイ中の行方向のダイナミ
ックメモリセルに対応したスタティックメモリセルから
なるスタティックメモリセル行と、このスタティックメ
モリセル行中のスタティックメモリセルとその対応する
ビット線とを接続または遮断する転送ゲート手段と、所
望の行アドレスのダイナミックメモリセルかうなるダイ
ナミツクメモリセル行のワード線を選択する行選択手段
と、前記スタティックメモリセル行中の所望の列アドレ
スのスタティックメモリセルを選択してデータ線に接続
する列選択手段とを備え、前記行選択手段により選択さ
れたワード線に共通接続された前記ダイナミックメモリ
セル行の情報を、前記転送ゲート手段により前記ビット
線と前記スタティックメモリセルを接続することにより
、前記スタティックメモリセル行に転送し、前記列選択
手段で接続されたデータ線を介して、所望の列アドレス
のスタティックメモリセルに情報′のり−ｒ／ライト動
作をし、このリード／ライト動作した後の前記スタティ
ックメモリセル行の情報を、前記転送ゲート手段により
前記スタティックメモリセルと前記ビット線を接続する
ことにより、前記行選択手段により選択されたワード線
に共通接続された前記ダイナミックメモリセル行に転送
して再書込みするようにしたことを特徴とする。 〔発明の実施例］ 本発明の一実施例による半導体メモリを第２図から第４
図に示す。第２図は本実施例による半導体メモリのチッ
プ上のレイアウトを示したものである。この半導体メモ
リはＩＭ語×１ピッ）［（成であり、１０本のアドレス
信号端子Ａ。−Ａ９を有する。このアドレス信号端子Ａ
１〜Ａ９には行アドレスと列アドレスをマルチプレック
スしたアドレス信号を入力する。この他にこの半導体メ
モリは、チップイネーブル信号端子ＣＥ、入カデータ信
号端子ＤＩＮＮ出力データ信号端子り。、１５、リード
／ライト信号端子Ｗ１行アｒレスストローブ信号端子Ｒ
ＡＳ 、リフレッシュイネーブルおよびレディ信号端子
ＲＲＤＹを有する。また電源端子ＶＤＤ Ｎ接地端子Ｖ
８Ｂも有している。 本実施例は、２ｎ□行のスペア行、１２列のスペア列を
含む冗長構成をとっておりＮ （５１２Ｘｎ１）行（１
０２４＋ｎ２ ）列のダイナミックメモリセル４００よ
りなるダイナミックメモリセルアレイ４０を２個左右に
配置している。ダイナミックメモリセルアレイ４００ビ
ツト線対Ｂ、Ｈにはそれぞれ（１０２４＋ｎ２）個のセ
ンスアンプよりなるセンスアンプ回路銀が設けられてい
る。さらに本実施例では、（１０２４＋ｎ２）個のスタ
ティックメモリ６００よりなるスタティックメモリセル
行６θが、それぞれ左右のダイナミックメモリセルアレ
イ４０と転送ゲート手段５０を介して設けられている。 スタティックメモリセル行６０は中央に位置して列選択
手段である列デコーダ９０をはさんで、左右に配置され
たデータ線対１５１ 、１５２に隣接して配置される。 列デコーダ９０により選択した選択列のスタティックメ
モリセル６００がデータ線対１５１ 、１５２と接続さ
れる。 ダイナミックメモリセルアレイ４００行線を構成するワ
ード線ｔｘｔは、行選択手段である行選択回路１１０に
より選択的に駆動される。またワード線】１】のそれぞ
れには浮遊電位状態となるのを防止する目的でノイズキ
ラー１００が設けられている。 行選択回路１１０や列デコーダ９０に外部のアドレス信
号を供給するためにアＰレスバッファ回路１２０が設け
られている。また、行選択回路１１０にオートリフレッ
シュまたはセルフリフレッシュ用の内部アドレス信号を
供給するためのリフレッシュカウンタ１７０と、リフレ
ッシュカウンタ１７０ヘカウント入力を入力するタイマ
回路１６０とが設ゆられている。データ線対１５１ 、
１５２にはデータ入力回路１４１とデータ出力回路１４
２よりなるデータ回路１４０が設けられている。 さらに本実施例による半導体メモリにはこれらの回路全
体を同期してコントロールするコントロール回路１３０
を有する。フントロール回路１３０はクロックジェネレ
ータを有し、リード、ライト、リフレッシュ等の各種動
作の制御をおこなう。本実施例では、左右のダイナミッ
クメモリセルアレイ句を同時に活性化し動作させるが、
リフレッシュサイクルは左右のダイナミックメモリアレ
イ４０の各１行ずつを同期させてりフレッシュし、谷メ
モリセルを４ｍｓ毎にリフレッシュするので、半導体メ
モリ全体としては５１２リフレツシユサイク、／Ｌ／／
４ｍｓのリフレッシュサイクル数となる。 本実施例による半導体メモリを機能ブロック別に示した
ブロック図を第３図に示す。第２図でむま左右に分かれ
ているグイナミツクセルアレイ４０、センスアンプ回路
加、スタティックメモリセル行６０、データ線対１５１
、１５２、行選択回路１１０について、第３図ではひ
とつのブロックで示して（する。 またセンスアンプ回路２０、ダイナミックメモリセル４
００、転送ゲート回路５０．スタティックメモ１ノセル
６００とデータ線対１５１ 、１５２を含む第ｍ列の具
体的回路を第４図に示す。またビット線対Ｂ。 百をプリチャージするプリチャージ回路１０、ダミーセ
ル３０、スタティックメモリセル４００のプリチャージ
回路７０、スタティックメモリセル６００とデータ線対
１５１ 、１５２を列デコーダ出力信号Ｙｍにより選択
的に接続する列選択ゲート回路（資）を設ゆでいる。 ｆ％ｍ列の具体的回路は第４図に示すようであり、ビッ
ト線対Ｂ、百はそれぞれＮＭＯ８ＦＥＴ １１ 、１２
を介して接地線７に接続されＮＭＯ８Ｆ′ＦＪＴ １１
、１２のゲートは共通の信号線１３１に接続されてい
る。このＮＭＯ８ＦＥＴ １１ 、１２によりプリチャ
ージ回路１０カー構成される。ビット線対Ｂ、Ｂには、
互いにドレインとゲートとが交差結合されている、ＰＭ
Ｏ８ＦＥＴ羽、２７１よりなる交差結合回路と、ＮＭＯ
８ＦＥＴ ２１ 。 ｎよりなる交差結合回路とよりなるセンスアンプ回路頭
とが設けられている。ビット線ＢはＰＭＯ８ＦＥＴ ２
３とＮＭＯ８ＦＥＴ２１のドレインに接続されており、
ビット線ｉはＰＭＯ８ＦＥＴ ２４とＮＭＯ８ＦＥＴ
２２のドレインに接続されている。交差結合されたＰＭ
Ｏ８ＦＦ、Ｔ ０ 、２４のソースは正極性センス信号
線１３２ａに、交差接合されたＮＭＯ８ＦＥＴ ２１
、２２のソースは負極性センス信号線１３２ｂ に接続
されている。センス信号をこれらセンス信号線１３２ａ
、 １３２ｂに与えることによりセンス動作が制御さ
れる。また、ピット線Ｂ、百のそれぞれには、ダミーセ
ル３０を構成するダミーキャパシタ３１の一端が接続さ
れ、ダミーキャパシタ３１の他端はダミーワード線１０
１ 、１０２にそれぞれ接続される。これらのダミーセ
ル（２）はダイナミックメモリセル４００をセンスする
時に利用される。ビット線対Ｂ、Ｂにはダイナミックメ
モリセル４００が設けられており、転送ＦＦＪＴ ４１
のドレインがビット線Ｂ、Ｂに接続され、ゲートがワー
ド１１１ 、１１２に接続されている。 ビット線Ｂ、百は、転送ゲート用ＮＭＯ８ＦＥＴ５１
、５２を介してスタティックメモリビット線ＢＳ 。 ＢＳ に接続されている。スタティックメモリビット線
ＢＳ 、 ＢＳには、スタティックメモリセル６００が
設けられている。スタティックメモリセル６００は、ド
レインゲートが交差結合されたＮＭＯ８ＦＥＴ６１ 、
ｆｉ２とＰＭＯ８ＦＥＴ ６３ 、６４からなってい
る。 ＮＭＯ８ＦＥＥＴ ６１ｓ ＰＭＯ８ＦＥＴ ６３のド
レインはスタティックメモリビット線ＢＳに接続され、
ＮＭＯ８ＦＥＴ６２、ＰＭＯ８ＦＥＴ６４のドレインは
スタティックメモリピット線話に接続されている。ＰＭ
Ｏ８ＦＥＴ６３ 、６４のソースは共通接続され正極性
のスタティックメモリ制御線１３６ａに、ＮＭＯ８ＦＥ
Ｔ ６１ 。 ６２のソースは共通接続され負極性のスタティックメモ
リ制御線１３６ｂ に接続されている。スタティックメ
モリビット線ＢＳ 、 ＢＳのそれぞれはＰＭＯ８ＦＥ
Ｔ７１ 、７２を介して電源線８に接続される。さらに
スタティックメモリビット線ＢＳ、ＢＳは、ＮＭＯ８Ｆ
ＥＴ ８１． 、８２を介してそれぞれデータ線対１５
１ 、１５２に接続されている。１靖Ｏ８ＦＥＴ８１
、８２のゲートは共通接続されＹデコーダ出力線９Ｉに
接続される。 第４図に示す回路が列方向に、（１０２４＋ｎ２）列並
んで第３図に示す全体の半導体メモリが構成される。行
選択回路１１０は、外部からの行アドレス信号ＡＲＯ”
”−’ＡＲ８またはり７レツシユカウンタ１７０により
指定される内部リフレッシュアドレスＣＲＯ〜ＣＲ８の
いずれか一方をデコードして、デコード出力信号により
左右のダイナミックメモリセルアレイ４０のそれぞれ（
５１２＋ｎ ） 本のワード線１１１゜１１２、・・・
・−・の中の１本を選択して選択信号を出力する。列デ
コーダ９０は、列アドレス信号ＡＣＯ〜ＡＣ９とブロッ
ク選択用アｒレスＡＲ９により所定の列Ｙｍを選択して
、データ線対１５１ ’、 １５２と左右のスタティッ
クメモリセル行（７）の唯一のスタティックメモリセル
６００を列選択ゲート回路８０により選択的に接続する
。データ線対１５１ 、１５２は、データ人カパツファ
回路１４１を介してデータ入力端子Ｄ と接続され、ま
たデータ出力パラフッ回路１４２を介してデータ出力端
子り。Ｕ、と接続される。 タイマ回路１６０には、行アドレスストローブ信号ＲＡ
Ｓの入力線６が接続され、行アドレスストローブ信号Ｒ
ＡＳにより、タイマー回路１６０からの内部に設けられ
たリフレッシュカウンタ１７０へのカウント入力信号１
６１が制御される。リフレッシュカウンタ１７０はまた
コントロール回路１３０と信号のやりとりをおこなう。 例えばコントロール回路１３０はり７レツシユ力ウンタ
１７００カウント動作を信号１３１７によりコントロー
ルする。逆にリフレッシュカウンタ１７０はその動作状
態をステータス信号１７２によりコントロール回路１３
０に知らせる。アドレスバッファ回路１２０は、コント
ロール回路１３０からの信号１３１２により、外部アド
レスＡｏ−Ａ、を、行アドレスＡＲＯ〜ＡＲ８と列アド
レスＡｃｏ ％ ＡＣ９とブロック選択用アドレスＡＲ
９に分けて、行選択回路１１０と列デコーダ９０にそれ
ぞれ出力スル。コントロール回路１３０はアドレス信号
Ａｏ−Ａ、を受げて、アドレス信号の変化に同期したり
四ツクパルスを発生するとともに、行アドレスストロー
ブ信号刀体、チッゾイネーブル信号面、 リード／ライ
ト信号Ｗ１ リフレッシュイネ−ゾルおよびレディ信号
ＲＲＤＹを受けて、各種コントロール信号を発生する。 これらコントロール信号には、ノイズキラー１００をコ
ントロールする信号１３１０、タイマー回路１６０をコ
ントロールする信号１３１７、ピット線Ｂ、百のプリチ
ャージコントロール信号１３１、センスアンプ回路λ）
へのセンス信号１３２ｇ 、 １３２ｂ 、行選択回路
１１０への信号１３１１、転送ゲート回路５０への転送
ゲート信号１３５、スタティックメモリセル６００への
制御信号１３６ａ 、 １３６ｂ 、スタティックメモ
リビット線ＢＳ。 ＢＳ のプリチャージコントロール信号１３７、アドレ
スバッファ回路１２０のコントロール信号、データ人カ
バツファ１４１のコントロール信号１３１４、データ出
力ハツファ１４２のコントロール信号１３１５等がある
。 次に本実施例の動作について第５図から第７図を用いて
説明する。 第５図、第６図は本実施例の動作のタイミングを示すも
のである。行アドレスストローブ信号ＲＡＳがＨ１イ４
ルとなって後一定期間Ｔ３経過した後の期間Ｔ４ の間
、リフレッシュ期間Ｔ６以外はビット線Ｂ、Ｂはプリチ
ャージ状態にある。行アドレスストローブ信号ＲＡＳの
Ｈレベルｆ）ｚ ｌ、、ｌ、 レベルへの立ち下がりに
同期してアドレス信号Ａ。〜Ａ９ が外部の行アドレス
信号ＡＲｏ〜ＡＲ８とブロック選択相アドレス外、とし
てアドレスバッファ回路１２０にとり込まれる。外部の
行アドレス信号ａ１ｔ。〜ＡＲ８を入力すると、行選択
回路１１０は、コントロール回路１３０によりクロック
コントロールされつつ、行アドレス信号ＡＲＯ〜ＡＲ８
をデコードして所定のワーＰ線を選択する。選択行のダ
イナミックメモリセル４００に記憶された情報は、セン
スアンプ回路側によって行アドレスストローブ信号ＲＡ
Ｓに同期して増幅される。こうして左右で合計２Ｘ（１
０２４＋ｎ２ ）個のメモリセル４００の情報が、２Ｘ
（１０２４＋ｎ２） ｊＶＡのセンスアンプ回路側によ
って増幅されることになる。その後行アドレスストロー
ブ信号ＲＡＳに同期して転送ゲート回路５ｏのゲートを
開き、左右の２ｘ（１０２４＋ｎ２）個のスタティック
メモリセル行６０にセンスアンプ回路側により増幅され
た信号が一度に転送される。このように行アドレススト
ローブ信号ＲＡＳがＨレベルからＬレベルへ遭移した後
、行選択、センスアンプ動作、転送動作が終了するまで
の期間をＴ１ とする。 Ｔ１は約４０ ｎ５ｅｃである。 期間Ｔ１ 後、行アドレスストローブ信号ＲＡＳがＬレ
ベルの期間、すなわち期間Ｔ２ は、この半導体メモリ
は２ｘ（１０２４＋ｎ２）個のスタティックメモリセル
６００よりなるスタティックメモルとして動作する。こ
のスタティックメモリは、外部アドレス信号Ａ。−Ａ、
を列アドレスＡＣＯ” ＡＣ９として動作し、ブロック
選択用アドレスＡＲ９と列アドレスＡｃｏ−Ａｃ９の指
定による列のスタティックメモリセル６００とデータ線
対１５１ 、１５２間で情報をやりとりして、リード／
ライト動作をおこなう。この期間Ｔ２の間、転送ゲート
回路５０は、全く閉じられたままであり、このスタティ
ックメモリセル行α）は、ダイナミックメモリセル４０
やセンスアンプ回路銀とは全く独立にリード／ライト動
作をおこなう。すなわち、チップイネーブル信号面がＨ
レベルでこのチップが選択され、リードライト信号免が
Ｈレベルのときは、リーＰ動作を行いスタティックメモ
リセル６００の情報をデータ出力端ＤｏＵＴ に出力し
、リードライト信号ＷがＨレベルのときは、データ入力
端ＤＩＮの情報をスタティックメモリセ／Ｉ／６００に
ライト動作をおこなう。このｂ’１ 間’Ｉ’ ２０間
、タイマ回路１６０はセルフリフレッシュ期間Ｔ５ の
設定とリフレッシュカウンタ１７０のカウントアツブ動
作を指示する。タイマ回路１６０は例えば６１１．８ｅ
ｃ毎に１回ずつリフレッシュ動作をおこなう。すなわち
、リフレッシュカウンタ１７０の内部リフレッシュアｒ
レス信号Ｃ３ｏ−ＣＲ８をデコードして、左右のダイナ
ミックメモリセルアレイ４０の（５１２＋ｎ１ ）本の
ワード線のうちの１本ずつを選択し、選択されたダイナ
ミックメモリセル行の情報を読み出してセンスアンプ回
路銀でセンスし増幅してリフレッシュする。リフレッシ
ュ動作が終了するとワード線を閉じ、リフレッシュカウ
ンタ１７０を１つカウントアツプしてビット線対Ｂ、Ｂ
をプリチャージする。このようにして１行目がリフレッ
シュされた後の約６．□ｓｅｃ後には（ｌ＋１）行目カ
リフレッシュされるが、このリフレッシュ期間中もこの
半導体メモリはスタティックメモリセル行６０とデータ
線対１５１ 、１５２間で情−報のやりとりをしており
、半導体メモリとしてのり−ド／ライト動作はリフレッ
シュ動作と独立におこなわれている。このリフレッシュ
期間Ｔ５の間、この半導体メモリはＨレベルのリフレッ
シュ用レディ信号ＲＲＤＹ ′ｆＮ：信号端信号端方す
る。このレディ信号ＲＥＬＤＹは、この半導体メモリが
リフレッシュ状態にあるか否かを外部に知らせるための
もので、Ｈレベルのときはリフレッシュ状態であること
を示し、行アドレスストローブ信号ＲＡＳを変化させて
はいけない状態にあることを知らせる。 なお、す７レツシユイネ一ブル信号を設け、外部から強
制的にこの信号を低レベルとして、タイマ回路１６０に
よらないオートリフレッシュを開始させることも、回路
設計のわずかな変更により可能である。 次に行アドレスストローブ信号ＲＡＳをＬレーミルから
Ｈレベルに遷移すると、スタティックメモリセル行印の
情報が、行アドレススト２０一ブ信号ＲＡＳの遷移に同
期し、転送ゲート回路間を介してセンスアンプ回路銀に
同時に転送される。行アドレスストローブ信号ＲＡＳが
ＨしＲルのときに最後にストロークされた外部行アドレ
ス信号Ａｌ’ＬＯ〜ＡＲＢをデコードして、スタティッ
クメモリセル行６０の内容であるダイナミックメモリセ
ルアレイ４０のうちのひとつのワード線が選択される。 こうしてスタティックメモリセル行６０の情報がそのま
まこの選択されたダイナミックメモリセル行に書込まれ
その後ワード線は閉じられる。期間Ｔ３では、スタティ
ックメモリセル行６０の情報をセンスアンプ回路銀へ転
送しダイナミックメモリセルアレイ４０へその情報を書
込みワード線が閉じるまでの動作がおこ１
る。 〔発明の技術的背景とその問題点〕 ダイナミックメモリは記憶セルが転送ＦＥＴと記憶キャ
パシタの２素子により構成される点でビット密度が高い
。例えば記憶セルが６素子で構成されるスタティックメ
モリに比べ約３倍のビット密度を達成することができる
。この点で大容量の半導体メモリとしてはダイナミック
メモリが主に用いられている。これに対しスタティック
メモリは高速化、低消費電力化に適するので小容量の高
速メモリの分野や低電カメモリの分野に用いられている
。 従来の大容量のダイナミックメモリの具体例として特開
昭５７−１８６２８９号公報に記載されている回路を第
１図に示す。ビット線Ｂ、Ｈには、それぞれ転送用ＰＭ
Ｏ８ＦＥＴ ＱＭ と記憶キャパシタＣＳよりなるダイ
ナミックメモリセルが接続されている。それぞれの転送
用ＰＭＯ８ＦＥＴＱＭのゲートにはワード線ＷＮ、ＷＮ
＋、が接続され、このワード線ＷＮ ｌ ”Ｎ＋１は行
デコーダＲＤに接続される。ワード線ＷＮ ｒ ＷＮ＋
−１は行デコーダＲＤにより駆動される。ビット線Ｂ、
百には、寄生静電容量ＣＢが付随している。 ビット線Ｂ、Ｂにはさらにプリチャージ回路とセンスア
ンプ回路とが接続されている。プリチャージ回路は、Ｎ
ＭＯ８ＦＥＴ ＮＰＩ 、 ＮＦ２． ＮＦ２からなる
。センスアンプ回路は、交差結合されたＮＭＯ８ＦＥＴ
対Ｎｌ 、 Ｎ２とラッチ用ＮＭＯ８ＦＥＴ Ｎ３と、
交差結合されたｐＭｏｓ ＦＥＴ対Ｐｉ、Ｐ２と、ラッ
チ用ＰＭＯ８ＦＥＴ Ｐ３との６つのＦ’ＥＴにより構
成されている。ピット線対Ｂ、Ｂのそれぞれは、列選択
信号Ｙｍにより選択的に転送ゲート用ＮＭＯ８ＦＥＴ対
’ｒｍ１ 、 Ｔｍ２を介して行方向に配線されたデー
タ線対Ｉ１０ 、 Ｉｌｏにそれぞれ接続される。デー
タ線対Ｉ１０ 、 Ｉｌｏは、入カパツファＢ１を介し
てデータ入力端子ＤＩＨに、出力バッファＢＯを介して
データ出力端子り。ｕｔ に接続される。外部より与え
られたアＦレス信号ＡＲＣはアドレスバッファＡＤＳに
より行アｒレスローブ信号φＡＲに同期して行アドレス
ＡＲがストローブされ、行デコーダＲＤへ送られ、列ア
ドレスストローゾ信号φＡＣに同期して列アドレスＡ。 がストローブされ列デコーダＣＤへ送られる。 次にこのダイナミックメモリの動作を説明する。 行アドレスストローブ信号φＡ□が入力される以前にφ
ｐｏが入力されており、プリチャージ回路が動作してピ
ッＢｌ）ｎ、ｎは中間醒位■。までシリチャージされて
いる。行アドレスストローブ信号φＡＲがアクアイゾに
されると、プリチャージが終了し、行アドレスが同期し
てストローブされ、行デコーダＲＤにより選択された番
地の行ｗＮがＨレベルからＬレベルになり、行ＷＮに接
続されている転送用ＦＥＴ ＱＭが導通し、選択された
メモリセルの記憶キャパシタｃ ｓの↑ａ報がビット線
Ｂ上にあられれる。すなわち、記憶キャノξシタＣ８の
情報が１１」のときは、ビット線Ｂの電位はＶＤからＶ
Ｄ＋△Ｖと変化し、記憶キヤ・ξシタＣＳ の情報が「
０」のときは、ビット線Ｂの電位はＶＤ からｖＤ−Δ
ｙと変化する。ここで△ｖ−ｃｓＶＭ／２（ＣＢ＋０８
）である。その後センスアンプのラッチ用ＦＥＴＮ３
、 Ｐ３のゲートにラッチ用信号φＮ１四が入力して、
ラッチ用ＦＥＴ Ｎ３ 、 Ｐ３は導通状態になる。 これにより微小信号△Ｖが増幅され、記憶キャパシタＣ
ｓの情報が「１」ならばビット線Ｂは電位ｖｃｃとなり
、ビット線Ｂは電位Ｏとなる。記憶キヤ・クシタＣ８の
情報が１０」ならば逆にピッート線Ｂは電位Ｏとなり、
ビット線Ｂは電位Ｖ。Ｃとなる。 行アドレスストローブ信号φＡＲがアクティブにされた
後、列アドレスストローゾ信号φ□。がアクティブにさ
れ、列アドレスが列デコーダＣＤに入力される。選択さ
れた列アドレスに従って選択列のＹｍが選ばれ、選択列
の転送ゲート用Ｎｒｖ’ＩＯ８ＦＥＴ対Ｔｍ１．Ｔｍ２
を導通させ、データ線対Ｉ１０ 、 Ｉｌｏとピット線
対Ｂ、Ｂが接続される。リード制御信号φ８、ライト制
御信号φ７に従って、それぞれ出力ッ々ツファＢＯ１入
カパツ７ア′Ｂ１が活性化され、リード動作またはライ
ト動作が実現される。 行アドレスストローブ信号φＡＲがアクティブの状態で
列アドレスストローブ信号φＡＣを連続して変化させ、
列アドレスを次々に変えて、同一行内でリード動作また
はライト動作を連続的におこなう。 このようなり−ド／ライト動作をページモード動作とい
うが、このページモーＦの最大サイクル数は、一定間隔
でリフレッシュ動作をおこない必要があるため制限され
ていた。例えば２５６にピットメモリではリフレッシュ
サイクルは２５６サイクル／４ｍｇ であり、約１．６
Ｍｓ毎に１回の割合でリフレッシュが必要だが、ページ
モードサイクルが１６０ ｎｓ で約１００サイクル毎
にリフレッシュが必要なため、ページモーｒ数の最大値
は１００以下に制限されてしまう。 また例えば山田他［Ａ１１ｔｏ／５ｅｌｆ Ｒｅｆｌｅ
ｓｈ 機能内蔵６４ Ｋ ｂｉｔ ＭＯＳダイナミック
ＲＡＭＪ Ｃ電子通信学会論文誌、Ｖｏｌ Ｊ６６−Ｃ
（Ｎｏ １）、ｐ６２．１９８３年１月）には、タイマ
とリフレッシュカウンタを内蔵し、タイマでカウントマ
ツプされるリフレッシュカウンタ情報によりセルフリフ
レッシュを行うものが記載されている。しかしこの半導
体メモリではセルフリフレッシュ時にセンスアンプがリ
フレッシュ動作に利用されるため、セルフリフレッシュ
期間内は外部から行方向のみならず列方向にもアｒレス
を指定してリード／ライト動作をすることができなかっ
た。 このような従来の半導体メモリには次のような問題点が
ある。■ビ、ット線とデータ線の寄生容量は太きいため
、リード／ライト動作のアクセス時間やサイクル時間や
、ページモードのサイクル時間が長く必要であり、低速
である。０行アドレスを固定しての列アドレス変化に対
するページモードのリフレッシュサイクル数に最大値が
ある。 ■セルフリフレッシュ中はメモリに対するリード／ライ
ト動作のアクセスができない。■同一行をアクセスして
いるにもかかわらずページモードサイクルのある繰り返
し毎に行選択動作を繰り返す必要があるため消費電力が
太きい。 〔発明の目的〕 本発明の第１の目的は高速動作可能な大容量の半導体メ
モリを提供することにある。また本発明の第２の目的は
、行を固定して列アＰレスを変化させる高速のリード／
ライト動作を、列アＰレス変化のサイクル数や累積サイ
クル時間の制限なしにおこなえる大容量の半導体メモリ
を提供することにある。さらに、本発明の第３の目的は
、セルフリフレッシュ動作中にもメモリへのり−ド／ラ
イト動作のアクセスが可能な大容量の半導体メモリを提
供することにある。さらにまた本発明の第４の目的は、
消費′電力の小さフａｔ大容量の半導体メモリを提供す
ることにある。 ゛ 〔発明の概要〕 上記目的を達成するために本発明による半導体メモリは
、ダイナ定ツクメモリセルアレイ中の行方向のダイナミ
ックメモリセルに対応したスタティックメモリセルから
なるスタティックメモリセル行と、このスタティックメ
モリセル行中のスタティックメモリセルとその対応する
ビット線とを接続または遮断する転送ゲート手段と、所
望の行アドレスのダイナミックメモリセルかうなるダイ
ナミツクメモリセル行のワード線を選択する行選択手段
と、前記スタティックメモリセル行中の所望の列アドレ
スのスタティックメモリセルを選択してデータ線に接続
する列選択手段とを備え、前記行選択手段により選択さ
れたワード線に共通接続された前記ダイナミックメモリ
セル行の情報を、前記転送ゲート手段により前記ビット
線と前記スタティックメモリセルを接続することにより
、前記スタティックメモリセル行に転送し、前記列選択
手段で接続されたデータ線を介して、所望の列アドレス
のスタティックメモリセルに情報′のり−ｒ／ライト動
作をし、このリード／ライト動作した後の前記スタティ
ックメモリセル行の情報を、前記転送ゲート手段により
前記スタティックメモリセルと前記ビット線を接続する
ことにより、前記行選択手段により選択されたワード線
に共通接続された前記ダイナミックメモリセル行に転送
して再書込みするようにしたことを特徴とする。 〔発明の実施例］ 本発明の一実施例による半導体メモリを第２図から第４
図に示す。第２図は本実施例による半導体メモリのチッ
プ上のレイアウトを示したものである。この半導体メモ
リはＩＭ語×１ピッ）［（成であり、１０本のアドレス
信号端子Ａ。−Ａ９を有する。このアドレス信号端子Ａ
１〜Ａ９には行アドレスと列アドレスをマルチプレック
スしたアドレス信号を入力する。この他にこの半導体メ
モリは、チップイネーブル信号端子ＣＥ、入カデータ信
号端子ＤＩＮＮ出力データ信号端子り。、１５、リード
／ライト信号端子Ｗ１行アｒレスストローブ信号端子Ｒ
ＡＳ 、リフレッシュイネーブルおよびレディ信号端子
ＲＲＤＹを有する。また電源端子ＶＤＤ Ｎ接地端子Ｖ
８Ｂも有している。 本実施例は、２ｎ□行のスペア行、１２列のスペア列を
含む冗長構成をとっておりＮ （５１２Ｘｎ１）行（１
０２４＋ｎ２ ）列のダイナミックメモリセル４００よ
りなるダイナミックメモリセルアレイ４０を２個左右に
配置している。ダイナミックメモリセルアレイ４００ビ
ツト線対Ｂ、Ｈにはそれぞれ（１０２４＋ｎ２）個のセ
ンスアンプよりなるセンスアンプ回路銀が設けられてい
る。さらに本実施例では、（１０２４＋ｎ２）個のスタ
ティックメモリ６００よりなるスタティックメモリセル
行６θが、それぞれ左右のダイナミックメモリセルアレ
イ４０と転送ゲート手段５０を介して設けられている。 スタティックメモリセル行６０は中央に位置して列選択
手段である列デコーダ９０をはさんで、左右に配置され
たデータ線対１５１ 、１５２に隣接して配置される。 列デコーダ９０により選択した選択列のスタティックメ
モリセル６００がデータ線対１５１ 、１５２と接続さ
れる。 ダイナミックメモリセルアレイ４００行線を構成するワ
ード線ｔｘｔは、行選択手段である行選択回路１１０に
より選択的に駆動される。またワード線】１】のそれぞ
れには浮遊電位状態となるのを防止する目的でノイズキ
ラー１００が設けられている。 行選択回路１１０や列デコーダ９０に外部のアドレス信
号を供給するためにアＰレスバッファ回路１２０が設け
られている。また、行選択回路１１０にオートリフレッ
シュまたはセルフリフレッシュ用の内部アドレス信号を
供給するためのリフレッシュカウンタ１７０と、リフレ
ッシュカウンタ１７０ヘカウント入力を入力するタイマ
回路１６０とが設ゆられている。データ線対１５１ 、
１５２にはデータ入力回路１４１とデータ出力回路１４
２よりなるデータ回路１４０が設けられている。 さらに本実施例による半導体メモリにはこれらの回路全
体を同期してコントロールするコントロール回路１３０
を有する。フントロール回路１３０はクロックジェネレ
ータを有し、リード、ライト、リフレッシュ等の各種動
作の制御をおこなう。本実施例では、左右のダイナミッ
クメモリセルアレイ句を同時に活性化し動作させるが、
リフレッシュサイクルは左右のダイナミックメモリアレ
イ４０の各１行ずつを同期させてりフレッシュし、谷メ
モリセルを４ｍｓ毎にリフレッシュするので、半導体メ
モリ全体としては５１２リフレツシユサイク、／Ｌ／／
４ｍｓのリフレッシュサイクル数となる。 本実施例による半導体メモリを機能ブロック別に示した
ブロック図を第３図に示す。第２図でむま左右に分かれ
ているグイナミツクセルアレイ４０、センスアンプ回路
加、スタティックメモリセル行６０、データ線対１５１
、１５２、行選択回路１１０について、第３図ではひ
とつのブロックで示して（する。 またセンスアンプ回路２０、ダイナミックメモリセル４
００、転送ゲート回路５０．スタティックメモ１ノセル
６００とデータ線対１５１ 、１５２を含む第ｍ列の具
体的回路を第４図に示す。またビット線対Ｂ。 百をプリチャージするプリチャージ回路１０、ダミーセ
ル３０、スタティックメモリセル４００のプリチャージ
回路７０、スタティックメモリセル６００とデータ線対
１５１ 、１５２を列デコーダ出力信号Ｙｍにより選択
的に接続する列選択ゲート回路（資）を設ゆでいる。 ｆ％ｍ列の具体的回路は第４図に示すようであり、ビッ
ト線対Ｂ、百はそれぞれＮＭＯ８ＦＥＴ １１ 、１２
を介して接地線７に接続されＮＭＯ８Ｆ′ＦＪＴ １１
、１２のゲートは共通の信号線１３１に接続されてい
る。このＮＭＯ８ＦＥＴ １１ 、１２によりプリチャ
ージ回路１０カー構成される。ビット線対Ｂ、Ｂには、
互いにドレインとゲートとが交差結合されている、ＰＭ
Ｏ８ＦＥＴ羽、２７１よりなる交差結合回路と、ＮＭＯ
８ＦＥＴ ２１ 。 ｎよりなる交差結合回路とよりなるセンスアンプ回路頭
とが設けられている。ビット線ＢはＰＭＯ８ＦＥＴ ２
３とＮＭＯ８ＦＥＴ２１のドレインに接続されており、
ビット線ｉはＰＭＯ８ＦＥＴ ２４とＮＭＯ８ＦＥＴ
２２のドレインに接続されている。交差結合されたＰＭ
Ｏ８ＦＦ、Ｔ ０ 、２４のソースは正極性センス信号
線１３２ａに、交差接合されたＮＭＯ８ＦＥＴ ２１
、２２のソースは負極性センス信号線１３２ｂ に接続
されている。センス信号をこれらセンス信号線１３２ａ
、 １３２ｂに与えることによりセンス動作が制御さ
れる。また、ピット線Ｂ、百のそれぞれには、ダミーセ
ル３０を構成するダミーキャパシタ３１の一端が接続さ
れ、ダミーキャパシタ３１の他端はダミーワード線１０
１ 、１０２にそれぞれ接続される。これらのダミーセ
ル（２）はダイナミックメモリセル４００をセンスする
時に利用される。ビット線対Ｂ、Ｂにはダイナミックメ
モリセル４００が設けられており、転送ＦＦＪＴ ４１
のドレインがビット線Ｂ、Ｂに接続され、ゲートがワー
ド１１１ 、１１２に接続されている。 ビット線Ｂ、百は、転送ゲート用ＮＭＯ８ＦＥＴ５１
、５２を介してスタティックメモリビット線ＢＳ 。 ＢＳ に接続されている。スタティックメモリビット線
ＢＳ 、 ＢＳには、スタティックメモリセル６００が
設けられている。スタティックメモリセル６００は、ド
レインゲートが交差結合されたＮＭＯ８ＦＥＴ６１ 、
ｆｉ２とＰＭＯ８ＦＥＴ ６３ 、６４からなってい
る。 ＮＭＯ８ＦＥＥＴ ６１ｓ ＰＭＯ８ＦＥＴ ６３のド
レインはスタティックメモリビット線ＢＳに接続され、
ＮＭＯ８ＦＥＴ６２、ＰＭＯ８ＦＥＴ６４のドレインは
スタティックメモリピット線話に接続されている。ＰＭ
Ｏ８ＦＥＴ６３ 、６４のソースは共通接続され正極性
のスタティックメモリ制御線１３６ａに、ＮＭＯ８ＦＥ
Ｔ ６１ 。 ６２のソースは共通接続され負極性のスタティックメモ
リ制御線１３６ｂ に接続されている。スタティックメ
モリビット線ＢＳ 、 ＢＳのそれぞれはＰＭＯ８ＦＥ
Ｔ７１ 、７２を介して電源線８に接続される。さらに
スタティックメモリビット線ＢＳ、ＢＳは、ＮＭＯ８Ｆ
ＥＴ ８１． 、８２を介してそれぞれデータ線対１５
１ 、１５２に接続されている。１靖Ｏ８ＦＥＴ８１
、８２のゲートは共通接続されＹデコーダ出力線９Ｉに
接続される。 第４図に示す回路が列方向に、（１０２４＋ｎ２）列並
んで第３図に示す全体の半導体メモリが構成される。行
選択回路１１０は、外部からの行アドレス信号ＡＲＯ”
”−’ＡＲ８またはり７レツシユカウンタ１７０により
指定される内部リフレッシュアドレスＣＲＯ〜ＣＲ８の
いずれか一方をデコードして、デコード出力信号により
左右のダイナミックメモリセルアレイ４０のそれぞれ（
５１２＋ｎ ） 本のワード線１１１゜１１２、・・・
・−・の中の１本を選択して選択信号を出力する。列デ
コーダ９０は、列アドレス信号ＡＣＯ〜ＡＣ９とブロッ
ク選択用アｒレスＡＲ９により所定の列Ｙｍを選択して
、データ線対１５１ ’、 １５２と左右のスタティッ
クメモリセル行（７）の唯一のスタティックメモリセル
６００を列選択ゲート回路８０により選択的に接続する
。データ線対１５１ 、１５２は、データ人カパツファ
回路１４１を介してデータ入力端子Ｄ と接続され、ま
たデータ出力パラフッ回路１４２を介してデータ出力端
子り。Ｕ、と接続される。 タイマ回路１６０には、行アドレスストローブ信号ＲＡ
Ｓの入力線６が接続され、行アドレスストローブ信号Ｒ
ＡＳにより、タイマー回路１６０からの内部に設けられ
たリフレッシュカウンタ１７０へのカウント入力信号１
６１が制御される。リフレッシュカウンタ１７０はまた
コントロール回路１３０と信号のやりとりをおこなう。 例えばコントロール回路１３０はり７レツシユ力ウンタ
１７００カウント動作を信号１３１７によりコントロー
ルする。逆にリフレッシュカウンタ１７０はその動作状
態をステータス信号１７２によりコントロール回路１３
０に知らせる。アドレスバッファ回路１２０は、コント
ロール回路１３０からの信号１３１２により、外部アド
レスＡｏ−Ａ、を、行アドレスＡＲＯ〜ＡＲ８と列アド
レスＡｃｏ ％ ＡＣ９とブロック選択用アドレスＡＲ
９に分けて、行選択回路１１０と列デコーダ９０にそれ
ぞれ出力スル。コントロール回路１３０はアドレス信号
Ａｏ−Ａ、を受げて、アドレス信号の変化に同期したり
四ツクパルスを発生するとともに、行アドレスストロー
ブ信号刀体、チッゾイネーブル信号面、 リード／ライ
ト信号Ｗ１ リフレッシュイネ−ゾルおよびレディ信号
ＲＲＤＹを受けて、各種コントロール信号を発生する。 これらコントロール信号には、ノイズキラー１００をコ
ントロールする信号１３１０、タイマー回路１６０をコ
ントロールする信号１３１７、ピット線Ｂ、百のプリチ
ャージコントロール信号１３１、センスアンプ回路λ）
へのセンス信号１３２ｇ 、 １３２ｂ 、行選択回路
１１０への信号１３１１、転送ゲート回路５０への転送
ゲート信号１３５、スタティックメモリセル６００への
制御信号１３６ａ 、 １３６ｂ 、スタティックメモ
リビット線ＢＳ。 ＢＳ のプリチャージコントロール信号１３７、アドレ
スバッファ回路１２０のコントロール信号、データ人カ
バツファ１４１のコントロール信号１３１４、データ出
力ハツファ１４２のコントロール信号１３１５等がある
。 次に本実施例の動作について第５図から第７図を用いて
説明する。 第５図、第６図は本実施例の動作のタイミングを示すも
のである。行アドレスストローブ信号ＲＡＳがＨ１イ４
ルとなって後一定期間Ｔ３経過した後の期間Ｔ４ の間
、リフレッシュ期間Ｔ６以外はビット線Ｂ、Ｂはプリチ
ャージ状態にある。行アドレスストローブ信号ＲＡＳの
Ｈレベルｆ）ｚ ｌ、、ｌ、 レベルへの立ち下がりに
同期してアドレス信号Ａ。〜Ａ９ が外部の行アドレス
信号ＡＲｏ〜ＡＲ８とブロック選択相アドレス外、とし
てアドレスバッファ回路１２０にとり込まれる。外部の
行アドレス信号ａ１ｔ。〜ＡＲ８を入力すると、行選択
回路１１０は、コントロール回路１３０によりクロック
コントロールされつつ、行アドレス信号ＡＲＯ〜ＡＲ８
をデコードして所定のワーＰ線を選択する。選択行のダ
イナミックメモリセル４００に記憶された情報は、セン
スアンプ回路側によって行アドレスストローブ信号ＲＡ
Ｓに同期して増幅される。こうして左右で合計２Ｘ（１
０２４＋ｎ２ ）個のメモリセル４００の情報が、２Ｘ
（１０２４＋ｎ２） ｊＶＡのセンスアンプ回路側によ
って増幅されることになる。その後行アドレスストロー
ブ信号ＲＡＳに同期して転送ゲート回路５ｏのゲートを
開き、左右の２ｘ（１０２４＋ｎ２）個のスタティック
メモリセル行６０にセンスアンプ回路側により増幅され
た信号が一度に転送される。このように行アドレススト
ローブ信号ＲＡＳがＨレベルからＬレベルへ遭移した後
、行選択、センスアンプ動作、転送動作が終了するまで
の期間をＴ１ とする。 Ｔ１は約４０ ｎ５ｅｃである。 期間Ｔ１ 後、行アドレスストローブ信号ＲＡＳがＬレ
ベルの期間、すなわち期間Ｔ２ は、この半導体メモリ
は２ｘ（１０２４＋ｎ２）個のスタティックメモリセル
６００よりなるスタティックメモルとして動作する。こ
のスタティックメモリは、外部アドレス信号Ａ。−Ａ、
を列アドレスＡＣＯ” ＡＣ９として動作し、ブロック
選択用アドレスＡＲ９と列アドレスＡｃｏ−Ａｃ９の指
定による列のスタティックメモリセル６００とデータ線
対１５１ 、１５２間で情報をやりとりして、リード／
ライト動作をおこなう。この期間Ｔ２の間、転送ゲート
回路５０は、全く閉じられたままであり、このスタティ
ックメモリセル行α）は、ダイナミックメモリセル４０
やセンスアンプ回路銀とは全く独立にリード／ライト動
作をおこなう。すなわち、チップイネーブル信号面がＨ
レベルでこのチップが選択され、リードライト信号免が
Ｈレベルのときは、リーＰ動作を行いスタティックメモ
リセル６００の情報をデータ出力端ＤｏＵＴ に出力し
、リードライト信号ＷがＨレベルのときは、データ入力
端ＤＩＮの情報をスタティックメモリセ／Ｉ／６００に
ライト動作をおこなう。このｂ’１ 間’Ｉ’ ２０間
、タイマ回路１６０はセルフリフレッシュ期間Ｔ５ の
設定とリフレッシュカウンタ１７０のカウントアツブ動
作を指示する。タイマ回路１６０は例えば６１１．８ｅ
ｃ毎に１回ずつリフレッシュ動作をおこなう。すなわち
、リフレッシュカウンタ１７０の内部リフレッシュアｒ
レス信号Ｃ３ｏ−ＣＲ８をデコードして、左右のダイナ
ミックメモリセルアレイ４０の（５１２＋ｎ１ ）本の
ワード線のうちの１本ずつを選択し、選択されたダイナ
ミックメモリセル行の情報を読み出してセンスアンプ回
路銀でセンスし増幅してリフレッシュする。リフレッシ
ュ動作が終了するとワード線を閉じ、リフレッシュカウ
ンタ１７０を１つカウントアツプしてビット線対Ｂ、Ｂ
をプリチャージする。このようにして１行目がリフレッ
シュされた後の約６．□ｓｅｃ後には（ｌ＋１）行目カ
リフレッシュされるが、このリフレッシュ期間中もこの
半導体メモリはスタティックメモリセル行６０とデータ
線対１５１ 、１５２間で情−報のやりとりをしており
、半導体メモリとしてのり−ド／ライト動作はリフレッ
シュ動作と独立におこなわれている。このリフレッシュ
期間Ｔ５の間、この半導体メモリはＨレベルのリフレッ
シュ用レディ信号ＲＲＤＹ ′ｆＮ：信号端信号端方す
る。このレディ信号ＲＥＬＤＹは、この半導体メモリが
リフレッシュ状態にあるか否かを外部に知らせるための
もので、Ｈレベルのときはリフレッシュ状態であること
を示し、行アドレスストローブ信号ＲＡＳを変化させて
はいけない状態にあることを知らせる。 なお、す７レツシユイネ一ブル信号を設け、外部から強
制的にこの信号を低レベルとして、タイマ回路１６０に
よらないオートリフレッシュを開始させることも、回路
設計のわずかな変更により可能である。 次に行アドレスストローブ信号ＲＡＳをＬレーミルから
Ｈレベルに遷移すると、スタティックメモリセル行印の
情報が、行アドレススト２０一ブ信号ＲＡＳの遷移に同
期し、転送ゲート回路間を介してセンスアンプ回路銀に
同時に転送される。行アドレスストローブ信号ＲＡＳが
ＨしＲルのときに最後にストロークされた外部行アドレ
ス信号Ａｌ’ＬＯ〜ＡＲＢをデコードして、スタティッ
クメモリセル行６０の内容であるダイナミックメモリセ
ルアレイ４０のうちのひとつのワード線が選択される。 こうしてスタティックメモリセル行６０の情報がそのま
まこの選択されたダイナミックメモリセル行に書込まれ
その後ワード線は閉じられる。期間Ｔ３では、スタティ
ックメモリセル行６０の情報をセンスアンプ回路銀へ転
送しダイナミックメモリセルアレイ４０へその情報を書
込みワード線が閉じるまでの動作がおこ１
【われる。そ
の後、行アドレスストローブ信号ＲＡＳがＨレベルであ
る期間Ｔ４の間をセルフリフレッシュ動作が約６１１Ｂ
ｅｅ毎におこなわれる。 このように本実施例による半導体メモリは、行アＰレス
ストローブした行に関してはスタティックメモリと同様
の動作をおこなうことができ、かつこのスタティックメ
モリへのり−ｌ′″／ライト動作を独立にダイナミック
メモリセルへのセルフリフレッシュ動作をおこなうこと
ができる。したがってこの半導体メモリは、スタティッ
クメモリの高速性、低消費電力性能という利点と、ダイ
ナミックメモリの高ビツト密度実装と（・う利点をあわ
せもつことになる。 次に第４図に示す回路の動作を第７図（、）、（ｂ）を
用いて説明する。最初、プリチャージ信号線１３１がＨ
レベル、スタティックメモリセル６００ノフリチヤージ
信号線１３７がＬし４ルであり、プリチャージ回路１０
のＮＭＯ８ＦｇＴ １１ 、１２が導通してピット線Ｂ
、ＢがＨレベルにノリチャージされ、スタティックメモ
リセル６００のプリチャージ回路′７０のＰＭ０８ Ｆ
ＥＴ７１ 、７２が導通してスタティックメモ１）ビッ
ト線ＢＳ 、 ＢＳがＨレベルにシリチャー、ジされて
いる。次に行アＰレスストローブ信号ＲＡＳが時刻ｔ、
） にてＨレベルからＬレベルへ遷移するとそれに同期
して外部行アドレス信号ＡＲＯ”ＡＲ８とブロック選択
用アドレスＡＲ９が読み込まれ、時刻ｔ１にシリチャー
ジ信号１３１がＬレベルに、スタティックメモリのプリ
チャージ信号１３７がＨレベルになり、ＮＭＯ８ＦＥＴ
Ｉｌ、 、 ｉ２、ＰＭＯ８ＦＥＴ７１ 、７２が非
導通状態になりプリチャージは終了する。 次に時刻ｔ２ でダミーワード線１１ｉ’ （ｉ’＝１
、２）がＬレベルからＨレベルへ遷移し、外部行アＰ
レスＡＲＯ〜ＡＴｔ８によって選ばれたワード線１１１
’（１＝１．２．・・・・・・、５１２）カＨレベルか
らＬレベルへ遷移する。今ｉ′は、ｉが奇数のときは１
．１が偶数のときは２である。これにより第１行目のダ
イナミックメモリセル４００の転送用ＦＥＴ ４１を導
通させ記憶キヤ・ぞシタ４２の情報をビット線Ｂまたは
ｉに読み出す。ここでダミーワード線１０１’に接続さ
れているダミーキャノぐシタ３１の容量は、記憶キャノ
ξシタ４２の容量の約１７２に設定されており、ビット
線Ｂまたは百にはダイナミックメモリセ／Ｉ／４００の
情報がこれらビット線対間の電位差として読み出される
ことになる。今、例えばワード線１１１が選択されたと
すると、ダミーワード線１０１が選ばれる。記憶キャパ
シタ４２の容量を０ＭＮダミーキャパシタ３１の容量を
ＣＤ１ ビット線Ｂ、Ｂの容量をＣＢとする。選択した
ダイナミックメモリセル４００の情報が「１」のとき、
すなわち転送用ＦＥＴ４１と記憶キャパシタ４２との接
続点４３の電位がＶであるとすると、ビットａＢ、Ｂの
電位Ｖ（Ｂ）■（百）は、 となる。ここでＣＤ＝１７２ＣＭである。ＣＭ（ＣＢと
すると、 Ｖ（Ｂ） 、−Ｖ（Ｈ） １″：″′可ｖ。 とブよる。逆にダイナミックメモリセル４００の情報が
「０」のとき、すなわち接続点・１３の電位がＯのとき
は、 Ｖ（Ｈ）。＝０ となる。 次に時刻ｔ３ でセンスアンプ回路側のセンス信号線１
３２ａ 、 １３２ｂがそれぞれＬレベルからＨレベル
と、ＨレベルからＬレベルへ変化シ、センス動作が開始
されると、ビット線対Ｂ、Ｂの微小電位差はセンス増幅
されて、ダイナミックメモリセル４００の情報が「１」
のときはビット線対Ｂ、百の電位は（Ｖ（Ｂ） 、Ｖ（
Ｂ） ） ＝ （ＶＣ，０）となり、「０」のときは（
Ｖ（Ｂ） 、Ｖ（Ｂ）） ＝ （ｏ 、ｖｃ） トなり
、ダイナミックメモリセル４００に再書込みされる。そ
の後時刻ｔ３ でダミーワード線１旧′がＬレベルにも
どり、ワード線１１１がＨレベルにもどる。 次に時刻ｔ５ で転送ゲート回路刃の転送ゲート信号１
３５がＬレベルからＨレベルに遷移し、転送ゲート用Ｆ
ＥＴ５１ 、５２が導通し、スタティックメモリビット
線ＢＳ 、 ＢＳへビット線対Ｂ、百の電位信号が転送
される。その後時刻Ｌ６でスタティックメモリ制御線１
３６ａ 、 １３６ｂがそれぞれＬレベルからＨレベル
へ、ＨレベルからＬレベルヘト変化シ、ダイナミックメ
モリセル４００の情報はセンスアンプ回路側、ビット線
Ｂ、Ｂを通じてスタティックメモリセル６００に読込ま
れることになる。次に時刻ｔ７ で転送ゲート回路５０
が非尋通になり、その後時刻ｔ８でセンス信号線１３２
ａ 、 １３２ｂがそれぞれＨレベルかｆ−＋ＬＨレベ
ル、ＬレベルからＨレベルへ変化し、センスアンプ回路
側が不能状態となる。さらに時刻ｔ、でプリチャージ信
号１３１がＬレベルからＨレベルへ変化し、プリチャー
ジ回路ｌＯによりビット線対Ｂ、Ｂは共にＯ■にプリチ
ャ−・りされる。このようにして時刻ｔ。から時刻ｔ１
゜までの期間Ｔ１ の動作が実現する。 次に期間Ｔ５ のリフレッシュ動作について説明する。 タイマ回路１６００指令で約６１１ｓｅｃに１回セルフ
１Ｊフレツシユ命令がでると、レディ信号ＲＲＤＹが
時刻ｔ１１でＨレベルからＬレベルへ変化する。これに
同期して時刻ｔ１２でプリチャー、り信号１３１がＨレ
ベルからＬレベルへ変化してプリチャージ動作が停止さ
れ、時刻ｔ１３でリフレッシュｌフタ１７０の発生する
内部リフレッシュアドレス信号ＣＲＯ〜ＣＲ８によって
選択された行のワード線１１ｊ（ｊ＝１．２．・・・・
・・、 ５１２ ）とダミーワード線１０ｊ’（ｊ’は
ｊが奇数のときは１、偶数のときは２なる数）が選択さ
れ、ｊ行目のダイナミックメモリセル４００の情報が微
小電位差としてビット線対Ｂ、Ｂに読出される。時刻ｔ
１４にセンス信号線１３２ａ 、 １３２ｂがアクティ
ブにされ、センスアンプ回路銀がラッチされて、ビット
線対Ｂ、Ｂはセンス増幅され、ｊ行目のダイナミックメ
モリセル４００に再書込される。すなわちｊ行目のダイ
ナミックメモリセル４００の情報はリフレッシュされる
。 次に時刻ｔ１５でワード線１】ｊ１ダミーワード線１０
ｊ′が非選択にされ、時刻ｔ１６でセンス信号線１３２
ｍ 、 １３２ｂをそれぞれＬレベル、Ｈレベルとして
センスアンプ回路かのラッチをはずし、時刻ｔ１７でプ
リチャージ信号１３１がＨレベルとなってビット線対Ｂ
、Ｂが０■にプリチャージされる。時刻ｔ１８でレディ
信号ＲＲＤＹはＬレベルからＨレベルに変化する。時刻
ｔ１１からプリチャージ再開までの時刻ｔ１８までをリ
フレッシュ動作のための期間Ｔ５と定義している。 次に行アドレスストローブ信号ＲＡＳがＬレベルからＨ
レベルに遷移すると、本実施例による半導体メモリは次
の如く動作する。時刻ｔ１９で行アドレスストローブ信
号■がＨレベルに変化すると、時刻ｔ２０でプリチャー
ジ信号１３１がＬレベルに変化して、ビット線Ｂ、Ｂの
プリチャージ回路１０がプリチャージ動作を停止する。 次に時刻ｔ２１で転送ゲート信号１３５がＬレベルから
Ｈレベルに変化し、スタティックメモリセル６００の情
報がプリチャージ状態のビット線Ｂ、Ｈに転送される。 そのチされ、スタティックメモリセル６００の情報はセ
ンスアンプ回路側で増幅されラッチされることになる。 次に時刻ｔ２５で転送ゲート信号１３５がＬレスルヘ変
化して転送動作が終了するとともに、時刻１．）でとり
こまれた外部行アドレス信号ＡＲＯ〜ＡＲ８で選択され
たｊ行目のワード線１１ｊ１ダミーワード線１０１′が
選択される。こうして、スタティックメモリセル６００
の情報がビット線Ｂ 、 Ｂ、センスアンプ回路側を通
じて、選択された行ｊのダイナミックメモリセル４００
に書込まれることになる。次に時刻ｔ２５でワード線１
１ｉ１ダミーワーＰ線１０ｉ’かもとの状態にもどり、
時刻ｔ２６でセンス信号線１３２ａ、、 １３２ｂがそ
れぞれＬレベル、Ｈレベルとなりセンスアンプ回路２０
のラッチがはずされる。これとともにスタティックメモ
リ制御線１３６ａ 、 １３６ｂがそれぞれＬレベル、
Ｉレベルとすることにより、スタティックメモリセ＋６
００への書込みが禁止される。次に時刻ｔ２７でビット
線Ｂ、Ｂのプリチャージ信号線１３１がＨレベルとなり
、スタティックメモリビット線ＢＳ 、 ＢＳのプリチ
ャージ信号線１３７がＬレベルになり、スタティックメ
モリビット線ＢＳ 、 ＢＳのプリチャージ信号線１３
７がＬレベルになり、ビット線対Ｂ、ＢがＨレベルへ、
スタティックメモリピッ、） ４１ ＢＳ 、 ＢＳが
Ｈし４ルヘプリチヤージを開始する。時刻ｔ１９から時
刻ｔ２７に続く時刻ｔ２８までの期間Ｔ３の間に、以上
の通りスタティックメモリセル行（ｊ（）からダイナミ
ックメモリセル行への情報の転送が実現する。 期間Ｔ３の後、行アドレスストローブ信号ＲＡＳがＨレ
ベルの期間Ｔ４の間に第７図（ｂ）に示す様に期間Ｔ５
と全く同様なセルフリフレッシュ動作が、期間Ｔ４ 中
のリフレッシュ動作のＪυ４間Ｔ６ の時刻ｔ１１′か
らｔ１８′までの間におこなわれる。このセルフリフレ
ッシュ動作も内部のタイマ回路１６００指令により約６
／１ｓｅｃ毎に内部リフレッシュアドレスＣＲＯ””’
ＣＲ９をカウントアツプしておこなう。 本実施例による半導体メモリに用いられるアドレスバッ
ファ回路１２０と行選択回路１１０の具体的構成例を第
８図（、）に示す。外部アドレス信号約３ａ〜３ｋには
外部アドレス信号Ａ。−Ａ９が入力される。このうち外
部アドレス１６号Ａｏ−Ａｅは行アドレスラッチ回路１
２００に入力され、行アドレスストローブ信号ＲＡＳに
同期したラッチ信号１３１２ａによりラッチされる。外
部アＰレス信号Ａｏ−Ａ９はアドレスバッファ回路１２
０にも入力され、コントロール信号１３１２ｂによりア
ドレスバッファ回路１２０はコントロールされ、列アド
レスＡ１．旧〜ＡＣ９が得られる。ブロック選択用アド
レス信号Ａ、Ｒ９は外部アドレス信号粍、を行アドレス
ストローブ信号ＲＡＳに同期したラッチ信号１３１２ａ
によりラッチされて得られる。 行選択回路１１０は、マルチプレクサ回路１１００と行
デコーダおよびワード線の駆動回路１１１０よりなる。 マルチプレクサ回路１１００は行アドレスラッチ回路１
２００の出力信号１２１と、リフレッシュカウンタ１７
０の出力信号１７１をマルチプレクサ用コントロール信
号１３１１ａ 、 １３１１ｂにより一方を選択して行
デコーダおよびワード線の駆動回路１１１０へ出力する
。行デコーダおよびワード線の駆動回路１１１０はコン
トロール信号１３１１ｃの制御下で行デコーダおよびワ
ード線の駆動をおこなう。 その動作は、第８図（ｂ）に示すように、ラッチ信号１
３１２ａのＬレベルからＨレベルへの立ち上がりで、外
部アドレス信号ＡＱ−Ａ８は行アドレスラッチ回路１２
００ヘラツチされる。同様に列アドレスラッチ回路１２
１０は、ラッチ信号１３１２ｂの立ち上がりで外部アド
レス信号ＡＤ −Ａ９をラッチする。ラッチ信号１３１
２ｂは行アドレスストローブ信号ＲＡＳの立ち下がりや
外部アドレス信号Ａ、−Ａ９の変化に同期して出力され
る。信号１３１１ａは行アドレスストローブ信号ＲＡＳ
の立ち下がりとレディ信号ＲＲＤＹの立ち上がりに同期
して出力され、この信号１３１１ａの立ち上がりに同期
してマルチプレクサ回路１１００は外部アドレス信号１
２１を出力し続ける。信号１３１１ｂはタイマ回路１６
０の出力に、したがってレディ信号ＲＲＤＹの立ち下が
りに同期して出力に同期して出力される。この信号１３
１１ｂの立ち上がりに同期してマルチプレクサ回路１１
００は内部リフレッシュアドレス信号１７１を出力し続
ける。行デコーダおよびワード線の駆動回路１１１０は
、コントロール信号１３１１ｃにより、行アドレススト
ローブ信号ＵＳの立ち下がり、立ち上がり、レディ信号
ＲＲＤＹの立ち下がりに同期して制御される。 このように本実施例によ・れば、行アドレスストローブ
信号ＲＡＳで選んだ外部アドレス信号ＡＲＯ〜ＡＲ８に
より選択されたダイナミックメモリセル行からスタティ
ックメモリセル行に情報を転送した後は、列アドレス変
化に対してスタティックメモリとして動作させることが
できる。またこのとき同時にダイナミックメモリセルア
レイ４０とセンスアンプ回路側によりリフレッシュ動作
を独立におこなうことができる。 〔発明の効果〕 以上の通り、本発明によればリード／ライト動作につい
てはスタティックメモリとして動作させることができる
とともに、リード／ライト動作中に独立にダイナミック
メモリセルアレイのリフレッシュ動作をおこなうことが
できるので次のような効果がある。第１に本発明による
半導体メモリは、スタティックメモリとしての高速性と
、ダイナミックメモリとしての高ビット密度による利点
を併せもつことができる。第２に、行アドレス変化に対
する高速のり一ド／ライト動作を列アドレス変化のリフ
レッシュサイクル数や累積サイクル時間の制限なしにお
こなうことができる。第３に、リード／ライト動作をセ
ルフリフレッシュ動作中に独立におこなえる大容量の半
導体メモリを提供できる。第４に同一アドレス行でアク
セスする場合、行選択動作を繰り返しする必要はなく、
高速性と低消費電力化が実現できる。
の後、行アドレスストローブ信号ＲＡＳがＨレベルであ
る期間Ｔ４の間をセルフリフレッシュ動作が約６１１Ｂ
ｅｅ毎におこなわれる。 このように本実施例による半導体メモリは、行アＰレス
ストローブした行に関してはスタティックメモリと同様
の動作をおこなうことができ、かつこのスタティックメ
モリへのり−ｌ′″／ライト動作を独立にダイナミック
メモリセルへのセルフリフレッシュ動作をおこなうこと
ができる。したがってこの半導体メモリは、スタティッ
クメモリの高速性、低消費電力性能という利点と、ダイ
ナミックメモリの高ビツト密度実装と（・う利点をあわ
せもつことになる。 次に第４図に示す回路の動作を第７図（、）、（ｂ）を
用いて説明する。最初、プリチャージ信号線１３１がＨ
レベル、スタティックメモリセル６００ノフリチヤージ
信号線１３７がＬし４ルであり、プリチャージ回路１０
のＮＭＯ８ＦｇＴ １１ 、１２が導通してピット線Ｂ
、ＢがＨレベルにノリチャージされ、スタティックメモ
リセル６００のプリチャージ回路′７０のＰＭ０８ Ｆ
ＥＴ７１ 、７２が導通してスタティックメモ１）ビッ
ト線ＢＳ 、 ＢＳがＨレベルにシリチャー、ジされて
いる。次に行アＰレスストローブ信号ＲＡＳが時刻ｔ、
） にてＨレベルからＬレベルへ遷移するとそれに同期
して外部行アドレス信号ＡＲＯ”ＡＲ８とブロック選択
用アドレスＡＲ９が読み込まれ、時刻ｔ１にシリチャー
ジ信号１３１がＬレベルに、スタティックメモリのプリ
チャージ信号１３７がＨレベルになり、ＮＭＯ８ＦＥＴ
Ｉｌ、 、 ｉ２、ＰＭＯ８ＦＥＴ７１ 、７２が非
導通状態になりプリチャージは終了する。 次に時刻ｔ２ でダミーワード線１１ｉ’ （ｉ’＝１
、２）がＬレベルからＨレベルへ遷移し、外部行アＰ
レスＡＲＯ〜ＡＴｔ８によって選ばれたワード線１１１
’（１＝１．２．・・・・・・、５１２）カＨレベルか
らＬレベルへ遷移する。今ｉ′は、ｉが奇数のときは１
．１が偶数のときは２である。これにより第１行目のダ
イナミックメモリセル４００の転送用ＦＥＴ ４１を導
通させ記憶キヤ・ぞシタ４２の情報をビット線Ｂまたは
ｉに読み出す。ここでダミーワード線１０１’に接続さ
れているダミーキャノぐシタ３１の容量は、記憶キャノ
ξシタ４２の容量の約１７２に設定されており、ビット
線Ｂまたは百にはダイナミックメモリセ／Ｉ／４００の
情報がこれらビット線対間の電位差として読み出される
ことになる。今、例えばワード線１１１が選択されたと
すると、ダミーワード線１０１が選ばれる。記憶キャパ
シタ４２の容量を０ＭＮダミーキャパシタ３１の容量を
ＣＤ１ ビット線Ｂ、Ｂの容量をＣＢとする。選択した
ダイナミックメモリセル４００の情報が「１」のとき、
すなわち転送用ＦＥＴ４１と記憶キャパシタ４２との接
続点４３の電位がＶであるとすると、ビットａＢ、Ｂの
電位Ｖ（Ｂ）■（百）は、 となる。ここでＣＤ＝１７２ＣＭである。ＣＭ（ＣＢと
すると、 Ｖ（Ｂ） 、−Ｖ（Ｈ） １″：″′可ｖ。 とブよる。逆にダイナミックメモリセル４００の情報が
「０」のとき、すなわち接続点・１３の電位がＯのとき
は、 Ｖ（Ｈ）。＝０ となる。 次に時刻ｔ３ でセンスアンプ回路側のセンス信号線１
３２ａ 、 １３２ｂがそれぞれＬレベルからＨレベル
と、ＨレベルからＬレベルへ変化シ、センス動作が開始
されると、ビット線対Ｂ、Ｂの微小電位差はセンス増幅
されて、ダイナミックメモリセル４００の情報が「１」
のときはビット線対Ｂ、百の電位は（Ｖ（Ｂ） 、Ｖ（
Ｂ） ） ＝ （ＶＣ，０）となり、「０」のときは（
Ｖ（Ｂ） 、Ｖ（Ｂ）） ＝ （ｏ 、ｖｃ） トなり
、ダイナミックメモリセル４００に再書込みされる。そ
の後時刻ｔ３ でダミーワード線１旧′がＬレベルにも
どり、ワード線１１１がＨレベルにもどる。 次に時刻ｔ５ で転送ゲート回路刃の転送ゲート信号１
３５がＬレベルからＨレベルに遷移し、転送ゲート用Ｆ
ＥＴ５１ 、５２が導通し、スタティックメモリビット
線ＢＳ 、 ＢＳへビット線対Ｂ、百の電位信号が転送
される。その後時刻Ｌ６でスタティックメモリ制御線１
３６ａ 、 １３６ｂがそれぞれＬレベルからＨレベル
へ、ＨレベルからＬレベルヘト変化シ、ダイナミックメ
モリセル４００の情報はセンスアンプ回路側、ビット線
Ｂ、Ｂを通じてスタティックメモリセル６００に読込ま
れることになる。次に時刻ｔ７ で転送ゲート回路５０
が非尋通になり、その後時刻ｔ８でセンス信号線１３２
ａ 、 １３２ｂがそれぞれＨレベルかｆ−＋ＬＨレベ
ル、ＬレベルからＨレベルへ変化し、センスアンプ回路
側が不能状態となる。さらに時刻ｔ、でプリチャージ信
号１３１がＬレベルからＨレベルへ変化し、プリチャー
ジ回路ｌＯによりビット線対Ｂ、Ｂは共にＯ■にプリチ
ャ−・りされる。このようにして時刻ｔ。から時刻ｔ１
゜までの期間Ｔ１ の動作が実現する。 次に期間Ｔ５ のリフレッシュ動作について説明する。 タイマ回路１６００指令で約６１１ｓｅｃに１回セルフ
１Ｊフレツシユ命令がでると、レディ信号ＲＲＤＹが
時刻ｔ１１でＨレベルからＬレベルへ変化する。これに
同期して時刻ｔ１２でプリチャー、り信号１３１がＨレ
ベルからＬレベルへ変化してプリチャージ動作が停止さ
れ、時刻ｔ１３でリフレッシュｌフタ１７０の発生する
内部リフレッシュアドレス信号ＣＲＯ〜ＣＲ８によって
選択された行のワード線１１ｊ（ｊ＝１．２．・・・・
・・、 ５１２ ）とダミーワード線１０ｊ’（ｊ’は
ｊが奇数のときは１、偶数のときは２なる数）が選択さ
れ、ｊ行目のダイナミックメモリセル４００の情報が微
小電位差としてビット線対Ｂ、Ｂに読出される。時刻ｔ
１４にセンス信号線１３２ａ 、 １３２ｂがアクティ
ブにされ、センスアンプ回路銀がラッチされて、ビット
線対Ｂ、Ｂはセンス増幅され、ｊ行目のダイナミックメ
モリセル４００に再書込される。すなわちｊ行目のダイ
ナミックメモリセル４００の情報はリフレッシュされる
。 次に時刻ｔ１５でワード線１】ｊ１ダミーワード線１０
ｊ′が非選択にされ、時刻ｔ１６でセンス信号線１３２
ｍ 、 １３２ｂをそれぞれＬレベル、Ｈレベルとして
センスアンプ回路かのラッチをはずし、時刻ｔ１７でプ
リチャージ信号１３１がＨレベルとなってビット線対Ｂ
、Ｂが０■にプリチャージされる。時刻ｔ１８でレディ
信号ＲＲＤＹはＬレベルからＨレベルに変化する。時刻
ｔ１１からプリチャージ再開までの時刻ｔ１８までをリ
フレッシュ動作のための期間Ｔ５と定義している。 次に行アドレスストローブ信号ＲＡＳがＬレベルからＨ
レベルに遷移すると、本実施例による半導体メモリは次
の如く動作する。時刻ｔ１９で行アドレスストローブ信
号■がＨレベルに変化すると、時刻ｔ２０でプリチャー
ジ信号１３１がＬレベルに変化して、ビット線Ｂ、Ｂの
プリチャージ回路１０がプリチャージ動作を停止する。 次に時刻ｔ２１で転送ゲート信号１３５がＬレベルから
Ｈレベルに変化し、スタティックメモリセル６００の情
報がプリチャージ状態のビット線Ｂ、Ｈに転送される。 そのチされ、スタティックメモリセル６００の情報はセ
ンスアンプ回路側で増幅されラッチされることになる。 次に時刻ｔ２５で転送ゲート信号１３５がＬレスルヘ変
化して転送動作が終了するとともに、時刻１．）でとり
こまれた外部行アドレス信号ＡＲＯ〜ＡＲ８で選択され
たｊ行目のワード線１１ｊ１ダミーワード線１０１′が
選択される。こうして、スタティックメモリセル６００
の情報がビット線Ｂ 、 Ｂ、センスアンプ回路側を通
じて、選択された行ｊのダイナミックメモリセル４００
に書込まれることになる。次に時刻ｔ２５でワード線１
１ｉ１ダミーワーＰ線１０ｉ’かもとの状態にもどり、
時刻ｔ２６でセンス信号線１３２ａ、、 １３２ｂがそ
れぞれＬレベル、Ｈレベルとなりセンスアンプ回路２０
のラッチがはずされる。これとともにスタティックメモ
リ制御線１３６ａ 、 １３６ｂがそれぞれＬレベル、
Ｉレベルとすることにより、スタティックメモリセ＋６
００への書込みが禁止される。次に時刻ｔ２７でビット
線Ｂ、Ｂのプリチャージ信号線１３１がＨレベルとなり
、スタティックメモリビット線ＢＳ 、 ＢＳのプリチ
ャージ信号線１３７がＬレベルになり、スタティックメ
モリビット線ＢＳ 、 ＢＳのプリチャージ信号線１３
７がＬレベルになり、ビット線対Ｂ、ＢがＨレベルへ、
スタティックメモリピッ、） ４１ ＢＳ 、 ＢＳが
Ｈし４ルヘプリチヤージを開始する。時刻ｔ１９から時
刻ｔ２７に続く時刻ｔ２８までの期間Ｔ３の間に、以上
の通りスタティックメモリセル行（ｊ（）からダイナミ
ックメモリセル行への情報の転送が実現する。 期間Ｔ３の後、行アドレスストローブ信号ＲＡＳがＨレ
ベルの期間Ｔ４の間に第７図（ｂ）に示す様に期間Ｔ５
と全く同様なセルフリフレッシュ動作が、期間Ｔ４ 中
のリフレッシュ動作のＪυ４間Ｔ６ の時刻ｔ１１′か
らｔ１８′までの間におこなわれる。このセルフリフレ
ッシュ動作も内部のタイマ回路１６００指令により約６
／１ｓｅｃ毎に内部リフレッシュアドレスＣＲＯ””’
ＣＲ９をカウントアツプしておこなう。 本実施例による半導体メモリに用いられるアドレスバッ
ファ回路１２０と行選択回路１１０の具体的構成例を第
８図（、）に示す。外部アドレス信号約３ａ〜３ｋには
外部アドレス信号Ａ。−Ａ９が入力される。このうち外
部アドレス１６号Ａｏ−Ａｅは行アドレスラッチ回路１
２００に入力され、行アドレスストローブ信号ＲＡＳに
同期したラッチ信号１３１２ａによりラッチされる。外
部アＰレス信号Ａｏ−Ａ９はアドレスバッファ回路１２
０にも入力され、コントロール信号１３１２ｂによりア
ドレスバッファ回路１２０はコントロールされ、列アド
レスＡ１．旧〜ＡＣ９が得られる。ブロック選択用アド
レス信号Ａ、Ｒ９は外部アドレス信号粍、を行アドレス
ストローブ信号ＲＡＳに同期したラッチ信号１３１２ａ
によりラッチされて得られる。 行選択回路１１０は、マルチプレクサ回路１１００と行
デコーダおよびワード線の駆動回路１１１０よりなる。 マルチプレクサ回路１１００は行アドレスラッチ回路１
２００の出力信号１２１と、リフレッシュカウンタ１７
０の出力信号１７１をマルチプレクサ用コントロール信
号１３１１ａ 、 １３１１ｂにより一方を選択して行
デコーダおよびワード線の駆動回路１１１０へ出力する
。行デコーダおよびワード線の駆動回路１１１０はコン
トロール信号１３１１ｃの制御下で行デコーダおよびワ
ード線の駆動をおこなう。 その動作は、第８図（ｂ）に示すように、ラッチ信号１
３１２ａのＬレベルからＨレベルへの立ち上がりで、外
部アドレス信号ＡＱ−Ａ８は行アドレスラッチ回路１２
００ヘラツチされる。同様に列アドレスラッチ回路１２
１０は、ラッチ信号１３１２ｂの立ち上がりで外部アド
レス信号ＡＤ −Ａ９をラッチする。ラッチ信号１３１
２ｂは行アドレスストローブ信号ＲＡＳの立ち下がりや
外部アドレス信号Ａ、−Ａ９の変化に同期して出力され
る。信号１３１１ａは行アドレスストローブ信号ＲＡＳ
の立ち下がりとレディ信号ＲＲＤＹの立ち上がりに同期
して出力され、この信号１３１１ａの立ち上がりに同期
してマルチプレクサ回路１１００は外部アドレス信号１
２１を出力し続ける。信号１３１１ｂはタイマ回路１６
０の出力に、したがってレディ信号ＲＲＤＹの立ち下が
りに同期して出力に同期して出力される。この信号１３
１１ｂの立ち上がりに同期してマルチプレクサ回路１１
００は内部リフレッシュアドレス信号１７１を出力し続
ける。行デコーダおよびワード線の駆動回路１１１０は
、コントロール信号１３１１ｃにより、行アドレススト
ローブ信号ＵＳの立ち下がり、立ち上がり、レディ信号
ＲＲＤＹの立ち下がりに同期して制御される。 このように本実施例によ・れば、行アドレスストローブ
信号ＲＡＳで選んだ外部アドレス信号ＡＲＯ〜ＡＲ８に
より選択されたダイナミックメモリセル行からスタティ
ックメモリセル行に情報を転送した後は、列アドレス変
化に対してスタティックメモリとして動作させることが
できる。またこのとき同時にダイナミックメモリセルア
レイ４０とセンスアンプ回路側によりリフレッシュ動作
を独立におこなうことができる。 〔発明の効果〕 以上の通り、本発明によればリード／ライト動作につい
てはスタティックメモリとして動作させることができる
とともに、リード／ライト動作中に独立にダイナミック
メモリセルアレイのリフレッシュ動作をおこなうことが
できるので次のような効果がある。第１に本発明による
半導体メモリは、スタティックメモリとしての高速性と
、ダイナミックメモリとしての高ビット密度による利点
を併せもつことができる。第２に、行アドレス変化に対
する高速のり一ド／ライト動作を列アドレス変化のリフ
レッシュサイクル数や累積サイクル時間の制限なしにお
こなうことができる。第３に、リード／ライト動作をセ
ルフリフレッシュ動作中に独立におこなえる大容量の半
導体メモリを提供できる。第４に同一アドレス行でアク
セスする場合、行選択動作を繰り返しする必要はなく、
高速性と低消費電力化が実現できる。
第１図は従来の半導体メモリの回路図、第２図は本発明
の一実施例による半導体メモリの半導体チップ上のレイ
アウト図、第３図は同半導体メモリのブロック図、第４
図は同半導体メモリの要部の回路図、第５図、第６図、
第７図（８）、（ｂ）はそれぞれ同半導体メモリの動作
を示すタイムチャート、第８図（ａｌは同半導体メモリ
のアドレスバッファ回路と行選択回路の具体例を示す回
路図、第８図（ｂ）は同具体例の動作を示すタイムチャ
ートである。 １．０・・・プリチャージ回路、茄・・・センスアンプ
回路、３０・・・ダミーセル、４０・・・ダイナミック
メモリセルアレイ、関・・・転送ゲート回路、印・・・
スタティックメモリセル行、７０・・・プリチャージ回
路、８０・・・列選択ゲート回路、９０・・・列デコー
ダ、１００・・・ノイズキラ＋、１１０・・・行選択回
路、１２０・・・アドレスバッファ回路、１０・・・コ
ントロール回路、１．５１ 、１５２・・・データ線、
１６０・・・タイマ回１％、１７０・・・リフレッシュ
カウンタ、４００・・・ダイナミックメモリセル、６０
０・・・スタティックメモリセＡ／、１ｉｏｏ・・・マ
ルチゾレクサ回路、１１１０・・・枢動回路、１２００
・・・行アＰレスラッチ回路、１２１０・・・列アドレ
スラッチ回路。 出願人代理人 猪 股 清
の一実施例による半導体メモリの半導体チップ上のレイ
アウト図、第３図は同半導体メモリのブロック図、第４
図は同半導体メモリの要部の回路図、第５図、第６図、
第７図（８）、（ｂ）はそれぞれ同半導体メモリの動作
を示すタイムチャート、第８図（ａｌは同半導体メモリ
のアドレスバッファ回路と行選択回路の具体例を示す回
路図、第８図（ｂ）は同具体例の動作を示すタイムチャ
ートである。 １．０・・・プリチャージ回路、茄・・・センスアンプ
回路、３０・・・ダミーセル、４０・・・ダイナミック
メモリセルアレイ、関・・・転送ゲート回路、印・・・
スタティックメモリセル行、７０・・・プリチャージ回
路、８０・・・列選択ゲート回路、９０・・・列デコー
ダ、１００・・・ノイズキラ＋、１１０・・・行選択回
路、１２０・・・アドレスバッファ回路、１０・・・コ
ントロール回路、１．５１ 、１５２・・・データ線、
１６０・・・タイマ回１％、１７０・・・リフレッシュ
カウンタ、４００・・・ダイナミックメモリセル、６０
０・・・スタティックメモリセＡ／、１ｉｏｏ・・・マ
ルチゾレクサ回路、１１１０・・・枢動回路、１２００
・・・行アＰレスラッチ回路、１２１０・・・列アドレ
スラッチ回路。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 １、情報を記憶するダイナミックメモリセルを行方向と
列方向にマトリクス配列したダイナミックメモリセルア
レイと、前記ダイナミックメモリセルアレイ中のダイナ
ミックメモリセルを行列方向に共通接続したビット緋と
、前記ビット線を対にして、この対にしたビット線間の
電位差をセンス増幅するセンスアンプ回路からなるセン
スアンプ回路行とを備えた半導体メモリにおいて、 前記ダイナミックメモリセルアレイ中の行方向のダイナ
ミックメモリセルに対応したスタティックメモリセルか
らなるスタティックメモリセル行と、このスタティック
メモリセル行中のスタティックメモリセルとその対応す
る前記ビット線とを接続または遮断する転送ゲート手段
と、所望の行アドレスのダイナミックメモリセルからな
るダイナミックメモリセル行のワード線を選択する行選
択手段と、前記スタティックメそリセル行中の所望の列
アドレスのスタティックメモリセルを選択してデータ線
に接続する列選択手段とを備え、 前記行選択手段により選択されたワード線に共通接続さ
れた前記ダイナミックメモリセル行の情報を、前記転送
ゲート手段により前記ビット線と前記スタティックメモ
リセルを接続することにより、前記スタティックメモリ
セル行に転送し、前記列選択手段で接続されたデータ線
を介して、所望の列アＰレスのスタティックメモリセル
に情報のり−ｒ／ライト動作をし、このリーｒ／ライト
動作した後の前記スタティックメモリセル行の情報を、
前記転送ゲート手段により前記スタティックメモリセル
と前記ビット線を接続することにより、前記行選択手段
により選択されたワード線に共通接続された前記ダイナ
ミックメモリセル行に転送して再書込みするようにした
ことを特徴とする半導体メモリ。 ２、特許請求の範囲第１項記載の半導体メモリにおいて
、前記行選択手段は、所定の時間ごとにカウントアツプ
されるセルフリフレッシユ用の内部行アドレス信号を発
生するりフレッシュカウンタを有し、このリフレッシュ
カウンタにより発生する内部行アドレス信号により指定
された行アドレスのダイナミックメモリセル行の情報を
前記センスアンプ回路行によりセルフリフレッシュする
ようにしたことを特徴とする半導体メモリ。 ３、特許請求の範囲第１項または第２項に記載の半導体
メモリにおいて、前記スタティックメモリセルに情報の
り一ド／ライト動作をおこなっている間は、前記転送ゲ
ート手段で前記スタティックメモリセルと前記ビット線
を遮断していることを特徴とする半導体メモリ。
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|---|---|---|---|
| JP58113924A JPH069114B2 (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリ |
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|---|---|---|---|
| JP58113924A JPH069114B2 (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Publication Number | Publication Date |
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| JPS607690A true JPS607690A (ja) | 1985-01-16 |
| JPH069114B2 JPH069114B2 (ja) | 1994-02-02 |
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|---|---|---|---|
| JP58113924A Expired - Lifetime JPH069114B2 (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリ |
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Also Published As
| Publication number | Publication date |
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