JPS62146491A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体メモリに関し、特にコンデンサに蓄積
された電荷をセンスアンプで読み出すダイナミックメモ
リに関する。

（ロ）従来の技術 従来のダイナミックメモリは第３図の如く構成されてい
る。第３図に於いて、センスアンプ（１）の一対のセン
スノードにはビット線ＢＬ及び１１が設けられ、各々の
ビット線ＢＬ及びＢ　Ｌ、には、ローアドレスデコーダ
（図示せず）から出力される複数のワード線Ｗによって
選択されるメモリセル（２）が複数接続されると共にロ
ーアドレスデコーダから出力きれるダミーワード線ＤＷ
及びＤＷｏで選択されるダミーセル（３）が接続される
。

また、カラムアドレスデコーダ（図示せず）のカラム線
φアによって制御されるＭＯＳＦＥＴ（４）（５）が、
出力回路（図示せず）の入力に接続された出力線Ｉ１０
及び況とビット線ＢＬ及び口の間に設けられている。

第３図に示された回路に於いて、ビット線ＢＬ及びＢＬ
のプリチャージ後、ワード線Ｗの一本、及びダミーワー
ド線ＤＷあるいはＤＷ’が出力されることにより、ビッ
ト線ＢＬ及びＢＬにメモリセル（２）とダミーセル（３
）が接続される。そこで、タイミング信号φ、Ｉが“１
゛となるとセンスアンプ（１）のセンス動作が開始され
、更に、タイミング信号φｓ２が“１゛となることによ
りセンス動作が急速に進み、ビット線ＢＬ及びＢＬに接
続されたメモリセル（２）とダミーセル（３）に蓄積さ
れた電荷の差によって発生する微弱な電位差がセンスア
ンプ（１）によって増幅され、ビット線ＢＬ及び百りの
電位差が拡大する。そして、センス動作の終了したタイ
ミングに於いて、カラムアドレスデコーダからカラム線
φ、の一本が“１゛となることにより、一対のＭＯＳ　
Ｆ　ＥＴ（４）（５）がオンとなり、このＭ　ＯＳ　Ｆ
　Ｅ　Ｔ（４＞（５）を介してビット線ＢＬ及びＷｌの
データが出力線Ｉ１０及び玩に送出され、出力回路から
出力される。

上述の如く構成されたＤ−ＲＡＭは、昭和５８年７月１
８日に発行された日経エレクトロニクスの第１６９頁か
ら第１９２頁に記載されている。

（ハ）発明かが決しようとする問題点 ところで、第３図に示されたＤ−ＲＡＭに於いて、ロー
アドレスデータを印加した後、カラムアドレスデータを
印加する読み出し方法が通常の方法であるが、読み出し
スピードを速くするために、ローアドレスデータを印加
した後、カラムアドレスデータを印加する毎に、ビット
線ＢＬ及びＢＬを選択しデータを読み出すベージモード
があるが、この場合、ワード線は電荷のチャージの型で
選択されているため、ワード線が選択されている期間は
一定時間（１ＯＮＳ）以内であり、カラムアドレスのア
クセスは一定期間以上はできないものである。そこで、
スタティックにカラムアドレスのアクセスを行えるスタ
ティックカラム方式が実現されている。

しかしながら、ページモード及びスタティックカラム方
式のいずれにしても、リフレッシュタイミングに於いて
は、アクセスを止めてリフレッシュ動作を行わなければ
ならず、リフレッシュ後に再度ローア・ドレス及びカラ
ムアドレスを印加してアクセスを行わなければならない
欠点があった。

（ニ）問題点を解決するための手段 本発明は上述した点に鑑みて為されたものであり、セン
スアンプのセンスノードに接読されたビット線ＢＬ及び
ＢＬ上に発生する信号を伝達する第１のゲート（ＭＯＳ
ＦＥＴ）と、該第１のゲートによって伝達された信号を
更に増幅し保持するためにセンスアンプと同一構成で形
成された保持回路と、カラムアドレスデコーダの出力に
よって制御きれ、前記保持回路に保持された信号を選択
的に出力線に送出する第２のゲートとを備えることによ
り、ワード線で選択されたメモリセルによってビット線
ＢＬ及び１１に発生する電位差のセンス動作を高速化す
ると共にリフレッシュ動作中でもセンス動作によって読
み出されたデータを保持することにより、リフレッシュ
動作中及びそれ以後もカラムアドレスのアクセスを可能
としたものである。

（ネ）作用 上述の手段によれば、ローアドレスデータが先ず印加さ
れるとワード線Ｗによって選択されたメモリセル及びダ
ミーセルの１荷量に応じた電位差がピント線ＢＬ及びＢ
Ｌに発生すると共に第１のゲートを介して保持回路の入
力に印加される。タイミング信号によってセンスアンプ
のセンス動作を開始させ、ビット線ＢＬ及び１１の１位
差が徐々に増幅された後、その差が所定レベルとなるタ
イミングに於いて保持回路の動作を開始させる。このと
き、保持回路はセンスアンプによって増幅された電位差
を更に急速に増幅し、その状態を保持する。次に、第１
のゲートを遮断状態とするがビット線ＢＬ及び１１に読
み出されたデータは保持回路に保持されているため、カ
ラムアドレスデータを印加すると選択された第２のゲー
トを介して保持回路に保持されたデータが出力される。

従って、リフレッシュタイミングに於いてセンスアンプ
が動作してもこれと無関係にカラムアドレスのアクセス
が可能となる。

くへ）実施例 第１図は本発明の実施例を示す回路図である。

センスアンプ（６）はＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　ｐｌとＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　Ｎ　ｌから成る２個のＣ−ＭＯ３で構成され、Ｃ−Ｍ
Ｏ３の互いの入力と出力とがクロス接続される。また、
各々のセンスアンプ（６）のＰチャンネルＭＯＳ　Ｆ　
ＥＴＱｐ＋のソースとｔｌｖＤｏ間には、タイミング信
号バ、で制御されるＰチャンネルＭＯ８ＦＥＴ（７）が
接続され、ＮチャンネルＭＯ５ＦＥＴＱ、、のソースと
接地ＶＳＳ間には、タイミング信号φ、ｌで制御される
ＮチャンネルＭＯ３ＦＥＴ（８）が接続される。更に。

、センスアンプ（６）のセンスノードＮ。

及びＮｌには、ビット線ＢＬ及び１１が接続される。こ
のビット線ＢＬ及び肌には、ローアドレスデコーダ（図
示せず）から出力される複数のワード線Ｗ、〜。で選択
きれるメモリセル（９）と、ダミーワード線ＤＷ及びＤ
Ｗ’で選択されるダミーセル（１０）が接続される。メ
モリセル（９）は、１個のコンデンサと１個のＭＯＳＦ
ＥＴとから成るセルである。また、ビット線ＢＬ及び丁
１の各々には、タイミング信号φ、で制御される第１の
ゲートであるＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（１
１）（１２）が接続され、ＮチャンネルＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　（１１）＜１２）の他端は、保持回路（１３）
の入出力ノードＮ２及び已に接続される。更に入出力ノ
ードＮ２及び河と入出力信号線Ｉ１０及び「眞の間には
、カラムアドレスデコーダ（図示せず）から出力される
カラム選択信号φ７によって制御される第２のゲートで
あるＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（１４）（１
５）が接続される。

保持回路（１３）は、センスアンプ（６）と同様に、Ｐ
チャンネルＭＯＳ　Ｆ　ＥＴＱＰ２とＮチャンネルＭＯ
３ＦＥＴＱＮ、から成る２個のＣ−ＭＯ３で構成され、
Ｃ−ＭＯ３の互いの入力及び出力がクロス接続されてい
る。また、保持回路（１３）のＰチャンネルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｒ＊　ト電源Ｖｏｏ（７）間には、タ
イミング信号Ｃ−で制御されるＰチャンネルＭＯ３ＦＥ
Ｔ（１６）が接続され、ＮチャンネルＭＯ３ＦＥＴ　Ｑ
　Ｎｔと接地ｖ、ｓの間には、タイミング信号φＳ！で
制御されるＮチャンネルＭＯ３ＦＥＴ（１７）が接続さ
れる。

ところで、センスアンプ（６〉は、選択されたメモリセ
ル（９）とダミーセル（１０）に蓄積された電荷の差に
よってビット線ＢＬ及び１ｔに発生する微少電位差を、
タイミング信号φ、Ｉ及び１階が印加されたときオンす
るＭ　ＯＳ　Ｆ　Ｅ　Ｔ（８）（７）により徐々に増幅
するものであり、一方、保持回路（１３）は、センスア
ンプ（６）によって増幅されたビット線ＢＬ及びＩの電
位差を、タイミング信号φ、２及び［２が印加されたと
きオンするＭＯＳ　Ｆ　ＥＴ（１７）（１６）により急
速に増幅するものである。そこで、センスアンプ（６）
を構成するＰチャンネルＭＯ３Ｆ　Ｅ　Ｔ　Ｑ　Ｐ＋及
びＮチャンネルＭＯ３ＦＥＴＱＮＩの特性パラメータβ
１と、保持回路（１３）を構成するＰチャンネルＭＯ３
ＦＥＴＱ、、及びＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　Ｎｌの特性パラメータβ２の比は、β２／β、）２
．５となるように設計する。一方、センスアンプ（６）
を動作させるＰチャンネルＭＯ３ＦＥＴ（７）及びＮチ
ャンネルＭＯＳ　Ｆ　ＥＴ（８）の特性パラメータβ、
と、保持回路（１３〉を動作させるＰチャンネルＭＯＳ
　Ｆ　ＥＴ＜１６＞及びＮチャンネルＭＯＳ　Ｆ　Ｅ　
Ｔ（１７）の特性パラメータβ４の比は、β４／β、　
〉４となるように設計する。尚、特性パラメータβは、
β＝に−Ｔ−（Ｋは半導体基体によって定まる係数、Ｗ
はチャンネル幅、Ｌはチャンネル長である。）で表わさ
れる。

次に、第２図に示されたタイミング図を参照して、第１
図の動作を説明する。

先ず、ローアドレスデータを印加した状態でローアドレ
ス制御信号ＲＡＳを“０゛にすると、タイミング信号必
、２が“０″、タイミング信号７石が１″となって、Ｍ
ＯＳ　Ｆ　ＥＴ＜１７）及び（１６）がオフとなる。こ
のタイミングと同期して入出力ノードＮ、及びＷ２に、
ビット線ＢＬ及びＢＬにプリチャージされた電圧と同じ
電圧がプリチャージされる。次に、タイミング信号φ、
が１“′となってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（１１）（１
２）がオンとなり、ビット線ＢＬ及び１１と入出力ノー
ドＮよ及び頴、が各々接続される。この状態で、ローア
ドレスデータによって選択されたワード線Ｗｉ及びダミ
ーワード線ＤＷ又はＤＷ’が１゛′となると、選択され
たメモリセル（９）とダミーセル（１０〉が各々ビット
線ＢＬ及び１主に接続され、蓄積電荷量の差に応じた微
少電位差がビット線ＢＬ及び入出力ノードＮ２と「Ｌ及
び層に発生する。モして、タイミング信号φ５□が“１
”′、タイミング信号Ｔ−が“０゛′になると、ＭＯＳ
ＦＥＴ（８）及び（７）がオンとなり、ＭＯ３ＦＥＴＱ
ＮＩのソース電位が徐々に接地Ｖ　ｓｓに引き下げられ
、また、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｐ、のソース電位が電
源■。０に徐々に引き上げられる。

これによって、センスアンプ（６）の動作が開始され、
ビット線ＢＬ及び入出力ノードＮよと１１及び甑の微少
電位差が徐々に拡大する。この電位差が所定の太ききに
なったタイミングに於いて、タイミング信号４，２が１
”、φ３．が“０″になると、ＭＯＳ　Ｆ　ＥＴ（１７
）及び（１６）がオンするため、保持回路（１３）のＭ
ＯＳ　Ｆ　ＥＴＱＮ！のソース電位が接地ＶＳＳに引き
下げられ、また、ＭＯＳＦＥＴ　Ｑ　ｐ　２のソース電
位が電ｆＡｖＤｆ、に引き上げられる。従って、保持回
路（１３）は、ビット線ＢＬ及び入出力ノードＮ、とＩ
及び［の拡大された電位差を更に急速に拡大すると共に
その状態を保持する。その後、タイミング信号φ８がＯ
Ｉ＋となると、ビット線ＢＬ及び１と入出力ノードＮ２
及び肌は、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　（１１）（１２）が
オフとなることによって分離されるが、入出力ノードＮ
、、！：　Ｎ。

の電位差は、保持回路（１３）によって保持されている
。従って、センスアンプクロ）やワード線Ｗの状態が変
化し、また、ビット線ＢＬ及び肌に読み出されたデータ
の内容が変化しても、それと無関係に、カラムアドレス
データを印加することによってカラムアドレスデコーダ
（図示せず）から選択きれて出力されるカラム選択信号
φ７が“１″となると、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ（１４）
及び（１５）がオンとなり、入出力ノードＮ２及び暦の
電位差が入出力信号線Ｉ１０及び口に伝達される。

このように、保持回路（１３）がセンスアンプ（６）に
よって読み出されたデータを増幅保持することにより、
リフレッシュタイミング等と無関係にカラムアドレスを
アクセスすることが可能となる。また、ビット線ＢＬ及
び１１に発生する微少電位差を先ずセンスアンプ（６）
で徐々に増幅した後、保持回路（１３）で急速に増幅す
るため、前述した如く、β２／β、＞２．５、β４／β
、〉４と設計できるので、センスアンプ（６）は高感度
のものが得られ、更に保持回路（１３）によって高速動
作となるものである。

（ト〉発明の効果 上述の如く本発明によれば、高感度及び高速のアクセス
が可能なり−ＲＡＭが得られると共に、リフレッシュタ
イミングによってカラムアドレスのアクセスが禁止され
ることのない完全スタティックカラム方式のＤ−ＲＡＭ
が得られ、アクセス時間が大幅に短縮されるものである
。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は第１図
に示された回路の動作を示すタイミング図、第３図は従
来例を示す回路図である。 （６）・・・センスアンプ、（９）・・・メモリセル、
（１０〉・・・ダミーセル、　（１１）（１２）・・・
Ｎチャンネル間Ｏ８ＦＥＴ、　　（１３）・・・保持回
路、　（１４）（１５）・・・ＮチャンネルＭＯ３ＦＥ
Ｔ。 出願人　　三洋電機株式会社　外１名 代理人　　弁理士　　佐　野　静　夫 ハ 第２図 砦

Claims (1)

1. 【特許請求の範囲】 １、フリップフロップ型のセンスアンプと、該センスア
   ンプの一対のセンスノードに各々接続されたビット線と
   、該ビット線の各々に接続された複数のメモリセル及び
   ダミーセルと、前記メモリセルを選択する複数のワード
   線と、前記センスアンプのセンス動作後前記センスノー
   ドに生じる信号を伝達する第１のゲートと、該第１のゲ
   ートによって伝達された信号を増幅及び保持するために
   前記センスアンプと同一構成で形成された保持回路と、
   カラムアドレスデコーダの出力によって制御され前記保
   持回路に保持された信号を選択的に出力線に送出する第
   ２のゲートとを備えた半導体メモリ。 ２、特許請求の範囲第１項に於いて、前記センスアンプ
   及び保持回路は互いの入出力がクロス接続された一対の
   Ｃ−ＭＯＳから構成された半導体メモリ。