JPS59198594A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS59198594A JPS59198594A JP58074257A JP7425783A JPS59198594A JP S59198594 A JPS59198594 A JP S59198594A JP 58074257 A JP58074257 A JP 58074257A JP 7425783 A JP7425783 A JP 7425783A JP S59198594 A JPS59198594 A JP S59198594A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- level
- bit line
- node
- cell capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ装置に関し、特にノイズマージン
が容易に測定できるダイナミックＲＡＭに関する。
が容易に測定できるダイナミックＲＡＭに関する。
従来のダイナミックＲＡＭの構成について１２８リフレ
ッシュ方式の６４キロビットダイナミックＲＡＭを例に
とシ、その中の１個のセンスアンプ周辺の等価回路図で
ある第１図によシ説明する。
ッシュ方式の６４キロビットダイナミックＲＡＭを例に
とシ、その中の１個のセンスアンプ周辺の等価回路図で
ある第１図によシ説明する。
図中の絶縁ゲート電界効果トランジスタはすべてＮチャ
ンネルエンノｈンスメント形とする（以下ＦＥＴと称す
）。
ンネルエンノｈンスメント形とする（以下ＦＥＴと称す
）。
図において、メモリセル（１）はメモリセルキャノくシ
タ（１ａ）とＦＥＴ（ｌｂ）とによって構成され、メモ
リセルキャパシタ（ｌａ）の一方の電極は電源電圧（ｖ
ａｃ）に接続され、もう一方の電極は接続点（ＩＣ）（
以下ノードと称す）に接続され、ノード（ＩＣ）はさら
にＦＥＴ（ｌｂ）のソースが接続されている。
タ（１ａ）とＦＥＴ（ｌｂ）とによって構成され、メモ
リセルキャパシタ（ｌａ）の一方の電極は電源電圧（ｖ
ａｃ）に接続され、もう一方の電極は接続点（ＩＣ）（
以下ノードと称す）に接続され、ノード（ＩＣ）はさら
にＦＥＴ（ｌｂ）のソースが接続されている。
ＰＥＴ（ｌｂ）のドレインはビット線（ＢＬＩ）に、ゲ
ートはワード線（ＷＬ＋ ）に接続されている。他のメ
モリセルも同様に構成され、メモリセル（１）〜（６４
）がビット線（ＢＬＩ）に、メモリセル（へ）〜（１２
８）がビット線（ＢＬ、）に接続され、ワード線（ｗｒ
、、 ） ＝ （ｗｉ、、、、 ）は各々のメモリセル
に１本ずつ接続されている。
ートはワード線（ＷＬ＋ ）に接続されている。他のメ
モリセルも同様に構成され、メモリセル（１）〜（６４
）がビット線（ＢＬＩ）に、メモリセル（へ）〜（１２
８）がビット線（ＢＬ、）に接続され、ワード線（ｗｒ
、、 ） ＝ （ｗｉ、、、、 ）は各々のメモリセル
に１本ずつ接続されている。
ダミーセル（１２９）はダミーセルキャパシタ（１２９
ａ）とＦ Ｅ Ｔ （１２９ｂ）とによって構成され、
ダミーセルキャパシタ（１２９ａ）の一方の電極は、メ
モリセルキャパシタ（１ａ）〜（１２８ｍ）の一方の電
極および他のダミーセルキャパシタ（１３０ｍ）の一方
の電極と共に電源電圧（Ｖ ｅ ｅ ）に接続されてい
る。ダミーセルキャパシタ（１２９ａ）の他方の電極は
ノード（１２９ｃ）に接続され、ノード（１２９ｅ）は
さらにＦ ｇ Ｔ （１２９ｂ）のソースが接続されて
いる。ＦＥＴ（１２９ｂ）のドレインはビット線（ＢＬ
Ｉ ）に、ゲートはダミーワード線（ＤＷＬ、）に接続
されている。
ａ）とＦ Ｅ Ｔ （１２９ｂ）とによって構成され、
ダミーセルキャパシタ（１２９ａ）の一方の電極は、メ
モリセルキャパシタ（１ａ）〜（１２８ｍ）の一方の電
極および他のダミーセルキャパシタ（１３０ｍ）の一方
の電極と共に電源電圧（Ｖ ｅ ｅ ）に接続されてい
る。ダミーセルキャパシタ（１２９ａ）の他方の電極は
ノード（１２９ｃ）に接続され、ノード（１２９ｅ）は
さらにＦ ｇ Ｔ （１２９ｂ）のソースが接続されて
いる。ＦＥＴ（１２９ｂ）のドレインはビット線（ＢＬ
Ｉ ）に、ゲートはダミーワード線（ＤＷＬ、）に接続
されている。
ダミーセル（１３０）もダミーセル（１２９）と同様に
構成され、ビット線（ＢＬ２）とダミーワード線（ＤＷ
Ｌ、）に接続されている。
構成され、ビット線（ＢＬ２）とダミーワード線（ＤＷ
Ｌ、）に接続されている。
なお、ダミーセルキャパシタの面積はメモリセルキャパ
シタの約半分であるのが一般的である。
シタの約半分であるのが一般的である。
Ｆ Ｅ Ｔ （１３１） 、 （１３２）のドレインは
ノード（１２９ｅ）およびノード（１３０ｅ）に接続さ
れ、ゲートは共通のり四ツク（φ、）が印加され、ソー
スは共通になってノード（１４０）に接続され、ノード
（１４０）は接地電位（Ｖｓｓ）に接続されている。（
１３３）はセンスアン ブであり、フリップフロ
ップを構成するＦＥＴ（１３４）および（１３５）のド
レインが各々ノード（１３６）およびノード（１３７）
に接続され、ノード（１３６）はさらにＦＥＴ（１３５
）のゲート、ビット線（Ｂ Ｌ、）、 ＦＥＴ （１３
８）のソースに接続され、ノード（１３７）はＦ Ｅ
Ｔ （１３４）のゲート、ビット線（ＢＬ之）、ＦＥＴ
（１３９）のソースに接続されている。Ｆ Ｅ Ｔ （
１３４） 。
ノード（１２９ｅ）およびノード（１３０ｅ）に接続さ
れ、ゲートは共通のり四ツク（φ、）が印加され、ソー
スは共通になってノード（１４０）に接続され、ノード
（１４０）は接地電位（Ｖｓｓ）に接続されている。（
１３３）はセンスアン ブであり、フリップフロ
ップを構成するＦＥＴ（１３４）および（１３５）のド
レインが各々ノード（１３６）およびノード（１３７）
に接続され、ノード（１３６）はさらにＦＥＴ（１３５
）のゲート、ビット線（Ｂ Ｌ、）、 ＦＥＴ （１３
８）のソースに接続され、ノード（１３７）はＦ Ｅ
Ｔ （１３４）のゲート、ビット線（ＢＬ之）、ＦＥＴ
（１３９）のソースに接続されている。Ｆ Ｅ Ｔ （
１３４） 。
（１３５）のソースは共通になシノード（１４１）に接
続されている。Ｆ ＥＴ （１３８）および（１３９）
のゲートは共通になシクロツク電圧（φ、）が印加され
、ドレインも共通になシクロツク電圧（φ３）が印加さ
れている。又、ノード（１４１）にはＦ Ｅ Ｔ （１
４２）のドレインが接続され、Ｆ Ｅ Ｔ （１４２）
のゲートにはクロック電圧（φ４）が印加され、ソース
は接地電位（Ｖｓｓ）に接続されている。Ｆ Ｅ Ｔ
（１４３）はドレインにビット線（ＢＬＩ）が、ソース
に入出力線（Ｉｌｏ）線が接続され。
続されている。Ｆ ＥＴ （１３８）および（１３９）
のゲートは共通になシクロツク電圧（φ、）が印加され
、ドレインも共通になシクロツク電圧（φ３）が印加さ
れている。又、ノード（１４１）にはＦ Ｅ Ｔ （１
４２）のドレインが接続され、Ｆ Ｅ Ｔ （１４２）
のゲートにはクロック電圧（φ４）が印加され、ソース
は接地電位（Ｖｓｓ）に接続されている。Ｆ Ｅ Ｔ
（１４３）はドレインにビット線（ＢＬＩ）が、ソース
に入出力線（Ｉｌｏ）線が接続され。
ゲートにはクロック電圧が印加されて、ビット線（ＢＬ
Ｉ）と入出力線（Ｉｌｏ）をオン、オフするようになっ
ている。
Ｉ）と入出力線（Ｉｌｏ）をオン、オフするようになっ
ている。
同様にＦ Ｅ Ｔ （１４４）はビット線（ｕｒ’ｔ）
と入出力線（Ｉｌｏ）をオン、オフするようになってい
る。
と入出力線（Ｉｌｏ）をオン、オフするようになってい
る。
次に第１図の回路について、読み出し時の動作を第２図
及び第３図を用いて説明する。
及び第３図を用いて説明する。
第２図の時刻（１，）において第２図（Ｃ）で示すφ３
以外のクロック電圧は全てｒＬＪレベル（Ｖｓｓと同じ
）である。ここでφ３は常に電源電圧（Ｖｃｅ）にほぼ
等しい電位を保つクロック電圧である。
以外のクロック電圧は全てｒＬＪレベル（Ｖｓｓと同じ
）である。ここでφ３は常に電源電圧（Ｖｃｅ）にほぼ
等しい電位を保つクロック電圧である。
次に時刻（１，）で第２図（、）および（ｂ）で示すφ
１およびφ、がｒＨＪレベルになると、φ、がＩＩ（Ｊ
レベルになることによシＦＥＴ（１３８） 、 （１３
９）が共にオンする。φ、はＶ ｃｃ ＋ ＶＴＨＩ以
上に昇圧されているので第２図（ｇ）に示すビット線（
ＢＬＩ ’） ｌ （ＢＬ２）はφ３に等しい電位、す
なわち、はぼ電源電圧（ｖｅｅ）にプリチャージされる
。ここでＶＴＨＩはＦＥＴ （１３８）。
１およびφ、がｒＨＪレベルになると、φ、がＩＩ（Ｊ
レベルになることによシＦＥＴ（１３８） 、 （１３
９）が共にオンする。φ、はＶ ｃｃ ＋ ＶＴＨＩ以
上に昇圧されているので第２図（ｇ）に示すビット線（
ＢＬＩ ’） ｌ （ＢＬ２）はφ３に等しい電位、す
なわち、はぼ電源電圧（ｖｅｅ）にプリチャージされる
。ここでＶＴＨＩはＦＥＴ （１３８）。
（１３９）のしきい値電圧である。又、φ、がｒＨＪレ
ベルになったことによすＦＥＴ （１３１） 、 （１
３２）がオンしてノード（１２９ｃ） 、 （１３０ｅ
）は放電され、ダミーセルキャパシタ（１２９ａ） 、
（１３０ａ）は接地電位（Ｖｓ８）にプリチャージさ
れる。時刻（ｔ、）でφ１およびφ。
ベルになったことによすＦＥＴ （１３１） 、 （１
３２）がオンしてノード（１２９ｃ） 、 （１３０ｅ
）は放電され、ダミーセルキャパシタ（１２９ａ） 、
（１３０ａ）は接地電位（Ｖｓ８）にプリチャージさ
れる。時刻（ｔ、）でφ１およびφ。
がｒＬＪレベルになるとプリチャージ期間が終了する。
今、メモリセルキャパシタ（１ａ）にｒＨＪレベルが書
き込まれていて、これを読み出す場合を考える。時刻（
ｔ３）において、１２８本のワード線（ＷＬＩ）〜（Ｗ
Ｌ、２．）のうちから図示しないデコーダによって選択
された１本のワード線（ＷＬＩ）が第２図（ｄ）に示す
ようにｒＨＪレベルになシ、同時に反対側のダミーワー
ド線（ＤＷＬ、）が第２図（、）に示ｔ、ｔうにｒＨＪ
レベルになる。ここで、ワード線（ＷＬＩ）とダミーワ
ード線（ＤＷＬ、）は共にＶｅｅ ＋Ｖ’１２以上に昇
圧されているので、ノード（ｌｅ）とビット線（ＢＬＩ
）およびノード（１３０ｅ ）とビット線（ＢＬ、）の
電位は平均化される。また、ＶＴＴ（２はＦＥＴ （ｌ
ｂ） 、 （１３０ｂ）のしきい値電圧である。ビット
線（ＢＬＩ）のプリチャージ電位はほぼ電源電圧（Ｖｅ
ｃ）で１）、メモリセルキャパシタ（１ａ）に電源電圧
（Ｖｅｃ）でｒＨＪレベルが書き込まれているので、時
刻（ｔ、）において第３図（＆）および（ｂ）に示すよ
うにビット線（ＢＬＩ）の電位変化はない。一方ビント
線（ＢＬ２）もほぼ電源電圧（Ｖｅｃ）にプリチャージ
され、ダミーセルキャパシタ（１３０ａ）は接地電位（
Ｖｓｓ）にプリチャージされているので、ダミーワード
線（ＤＷＬｚ）が「Ｈ」レベルになると第３図（ｂ）に
示すようにビット線（ＢＬ、）Ｏ電位はΔＶＤだけ下が
る。
き込まれていて、これを読み出す場合を考える。時刻（
ｔ３）において、１２８本のワード線（ＷＬＩ）〜（Ｗ
Ｌ、２．）のうちから図示しないデコーダによって選択
された１本のワード線（ＷＬＩ）が第２図（ｄ）に示す
ようにｒＨＪレベルになシ、同時に反対側のダミーワー
ド線（ＤＷＬ、）が第２図（、）に示ｔ、ｔうにｒＨＪ
レベルになる。ここで、ワード線（ＷＬＩ）とダミーワ
ード線（ＤＷＬ、）は共にＶｅｅ ＋Ｖ’１２以上に昇
圧されているので、ノード（ｌｅ）とビット線（ＢＬＩ
）およびノード（１３０ｅ ）とビット線（ＢＬ、）の
電位は平均化される。また、ＶＴＴ（２はＦＥＴ （ｌ
ｂ） 、 （１３０ｂ）のしきい値電圧である。ビット
線（ＢＬＩ）のプリチャージ電位はほぼ電源電圧（Ｖｅ
ｃ）で１）、メモリセルキャパシタ（１ａ）に電源電圧
（Ｖｅｃ）でｒＨＪレベルが書き込まれているので、時
刻（ｔ、）において第３図（＆）および（ｂ）に示すよ
うにビット線（ＢＬＩ）の電位変化はない。一方ビント
線（ＢＬ２）もほぼ電源電圧（Ｖｅｃ）にプリチャージ
され、ダミーセルキャパシタ（１３０ａ）は接地電位（
Ｖｓｓ）にプリチャージされているので、ダミーワード
線（ＤＷＬｚ）が「Ｈ」レベルになると第３図（ｂ）に
示すようにビット線（ＢＬ、）Ｏ電位はΔＶＤだけ下が
る。
このときのビット線（ＢＬＩ）とビット線（ＢＬ２）の
電位差（△ＶＨ）がセンスアンプ（１３３）の入力とな
る。
電位差（△ＶＨ）がセンスアンプ（１３３）の入力とな
る。
時刻（ｔ、）でφ４が第２図（ｆ）で示すようにｒＨＪ
レベルになるとＦ Ｅ Ｔ （１４２）がオンしてセン
スアンプ（１３３）が動作する。Ｆ Ｅ Ｔ （１３４
） 、 （１３５）は特性を等しく形成されているので
、ビット線（Ｂ Ｌ、 ）のノード（１３７）に比ベビ
ット線（ＢＬＩ）のノード（１３６）の電位が△ｖＨだ
け高い場合、Ｆ Ｅ Ｔ （１３４）に比べＦ Ｅ Ｔ
（１３５）’の方が強くオンする。この結果、ノード
（１３７）の電位は放電されて第２図（ｇ）の点線で示
すように接地電位（Ｖｓｓ）になる。すなわちビット線
（ＢＬＩ）がｒＨＪレベルとなシビット線（Ｂ ｔ’ｔ
）がｒＬＪレベルとなる。次に、時刻（ｔ、）にφ、が
第２図（ｈ）に示すようにｒＨＪレベルになシ、ビット
線（ＢＬＩ）が入出力！（Ｉｌｏ）に、ビット線（ＢＬ
２ ）が入出力線（Ｉｌｏ）に導通されて入出力線（Ｉ
ｌｏ）にｒＨＪレベルが、入出力線（Ｉｌｏ）にｒＬＪ
レベルが読み出される。時刻（ｔ、）にφ、以外のすべ
てのクロック電圧がｒＬＪレベルになシ読み出し動作が
終了する。
レベルになるとＦ Ｅ Ｔ （１４２）がオンしてセン
スアンプ（１３３）が動作する。Ｆ Ｅ Ｔ （１３４
） 、 （１３５）は特性を等しく形成されているので
、ビット線（Ｂ Ｌ、 ）のノード（１３７）に比ベビ
ット線（ＢＬＩ）のノード（１３６）の電位が△ｖＨだ
け高い場合、Ｆ Ｅ Ｔ （１３４）に比べＦ Ｅ Ｔ
（１３５）’の方が強くオンする。この結果、ノード
（１３７）の電位は放電されて第２図（ｇ）の点線で示
すように接地電位（Ｖｓｓ）になる。すなわちビット線
（ＢＬＩ）がｒＨＪレベルとなシビット線（Ｂ ｔ’ｔ
）がｒＬＪレベルとなる。次に、時刻（ｔ、）にφ、が
第２図（ｈ）に示すようにｒＨＪレベルになシ、ビット
線（ＢＬＩ）が入出力！（Ｉｌｏ）に、ビット線（ＢＬ
２ ）が入出力線（Ｉｌｏ）に導通されて入出力線（Ｉ
ｌｏ）にｒＨＪレベルが、入出力線（Ｉｌｏ）にｒＬＪ
レベルが読み出される。時刻（ｔ、）にφ、以外のすべ
てのクロック電圧がｒＬＪレベルになシ読み出し動作が
終了する。
次に、メモリセル（りに書き込まれたデータがｒＬＪレ
ベルの場合には、時刻（１，）におけるノード（ｌｃ）
の電位が接地電位（Ｖｓｓ）であるので、時刻（ｔ３）
でワード線（ＷＬＩ ＞がｒＨＪレベルになシノード（
１ｃ）とビット線（ＢＬＩ）の電位が平均化されると、
第３図（Ｃ）に示すようにビット線ＣＢＬＩ ’）の電
位がΔＶＭだけ下がる。ビット線（Ｂｒ−２）の電圧低
下はメモリセル（１）のデータがｒＨＪレベルの場合と
変らすΔＶｎであシ、このときのビット線（ＢＬＩ）と
ビット線（ＢＬ２）の電位差（ΔＶＬ）がセンスアンプ
（１３３）の入力になる。ダミーセルキャパシタの面積
はメモリセルキャパシタの約半分に作られているので６
７ＭはΔＶＤよりも大きい。しだがって、この場合には
ピント線（ＢＬＩ）がｒＬＪレベルニ、ピント線（ＢＬ
２）がｒＨＪレベルとなる。
ベルの場合には、時刻（１，）におけるノード（ｌｃ）
の電位が接地電位（Ｖｓｓ）であるので、時刻（ｔ３）
でワード線（ＷＬＩ ＞がｒＨＪレベルになシノード（
１ｃ）とビット線（ＢＬＩ）の電位が平均化されると、
第３図（Ｃ）に示すようにビット線ＣＢＬＩ ’）の電
位がΔＶＭだけ下がる。ビット線（Ｂｒ−２）の電圧低
下はメモリセル（１）のデータがｒＨＪレベルの場合と
変らすΔＶｎであシ、このときのビット線（ＢＬＩ）と
ビット線（ＢＬ２）の電位差（ΔＶＬ）がセンスアンプ
（１３３）の入力になる。ダミーセルキャパシタの面積
はメモリセルキャパシタの約半分に作られているので６
７ＭはΔＶＤよりも大きい。しだがって、この場合には
ピント線（ＢＬＩ）がｒＬＪレベルニ、ピント線（ＢＬ
２）がｒＨＪレベルとなる。
このような読み出し動作において、メモリセルに書き込
まれたデータがｒＨＪおよび「Ｌ」レベルであるときの
ピント線（ＢＬＩ）と（ＢＬｔ）の電位差（△ＶＨ）お
よび（Δｖ１、）が大きいほど読み出し動作は確実にな
る。従来、ΔＶＬのノイズマージンは電圧バンプテスト
などによル比較的簡単に測定することができた。なお、
電圧バンプテストとは、書き込み時に通常の電源電圧（
Ｖｃｃ）で書き込み、読み出し時には電源電圧をＶｃｃ
よりも上げて読み出すことによシΔｖＬのノイズマージ
ンが測定できるテストである。
まれたデータがｒＨＪおよび「Ｌ」レベルであるときの
ピント線（ＢＬＩ）と（ＢＬｔ）の電位差（△ＶＨ）お
よび（Δｖ１、）が大きいほど読み出し動作は確実にな
る。従来、ΔＶＬのノイズマージンは電圧バンプテスト
などによル比較的簡単に測定することができた。なお、
電圧バンプテストとは、書き込み時に通常の電源電圧（
Ｖｃｃ）で書き込み、読み出し時には電源電圧をＶｃｃ
よりも上げて読み出すことによシΔｖＬのノイズマージ
ンが測定できるテストである。
一方、ΔＶＨのノイズマージンはリフレッシュテストに
よ力測定できるが、これは手間のかかるテストであシ、
簡単なテスト方法は現在見当らない。なお、リフレッシ
ュテストとは、メモリセルにｒＨＪレベルを書き込んで
一定時間ポーズした後に読み出してこのときのポーズ時
間を測定するテストであシ、ポーズ時間中に熱励起され
た電子がメモリセルに保護され「Ｈ」→ｒＬＪレベルと
なる工２−が起る。この過程から明らかなように、リフ
レッシュテストは高温で行うほど電子が熱励起され易く
、テスト時間が短くなシ、室温では長時間かかつてしま
う。
よ力測定できるが、これは手間のかかるテストであシ、
簡単なテスト方法は現在見当らない。なお、リフレッシ
ュテストとは、メモリセルにｒＨＪレベルを書き込んで
一定時間ポーズした後に読み出してこのときのポーズ時
間を測定するテストであシ、ポーズ時間中に熱励起され
た電子がメモリセルに保護され「Ｈ」→ｒＬＪレベルと
なる工２−が起る。この過程から明らかなように、リフ
レッシュテストは高温で行うほど電子が熱励起され易く
、テスト時間が短くなシ、室温では長時間かかつてしま
う。
以上述べてきたように、従来の半導体メモリ装置では△
ｖＨのノイズマージンを簡単にテストできないという欠
点があった。
ｖＨのノイズマージンを簡単にテストできないという欠
点があった。
本発明はこのような従来の欠点に鑑みてなされたもので
、ダミーセルキャパシタのプリチャージ電位を制御する
手段を設けることによシΔｖＨのノイズマージン測定を
容易にすることにある。
、ダミーセルキャパシタのプリチャージ電位を制御する
手段を設けることによシΔｖＨのノイズマージン測定を
容易にすることにある。
次に本発明の一実施例について、第２図、第４図、第５
図を用いて説明する。なお第４図において、第１図と同
一部分には同符号を付してあシ、その説明は省略する。
図を用いて説明する。なお第４図において、第１図と同
一部分には同符号を付してあシ、その説明は省略する。
第４図において、（１４６）はノード、（１４７）はＮ
＋拡拡散上よって形成された抵抗、（１４８）はノード
であって、ノード（１４８）は図示しない配線によって
図示しないパッドに接続されておシ、このパッドを介し
てノード（１４８）に正の電圧（ＶＤＩ）が印加されて
いる。
＋拡拡散上よって形成された抵抗、（１４８）はノード
であって、ノード（１４８）は図示しない配線によって
図示しないパッドに接続されておシ、このパッドを介し
てノード（１４８）に正の電圧（ＶＤＩ）が印加されて
いる。
先ず、第２図に示す時刻（ｔ、）において、φ、がｒＨ
ＪレベルになるとＦＥＴ（１３１） 、 （１３２）が
オンする。このときノード（１４８）にはパッドを介し
て正の電位（ＶＤＩ）が印加されているので、との電位
がノード（１２９ｅ） 、 （１３０ｅ）に伝達されダ
ミーセルキャパシタ（１２９ａ） 、 （１３０ａ）は
正の電位（ＶＤりにプリチャージされる。次に読み出し
動作に入るが、ダミーセル（１２９） 、 （１３０）
のプリチャージ電位が接地電位（Ｖｓｓ）ではなく正の
電位（ＶＤＩ）であるために、時刻（ｔ３）でダミーワ
ード線（ＤＷＬ、）が高レベルになシ、ノード（１３０
ｃ）とビット線（ＢＩＱ ）の電位が平均化されたとき
のビット線（Ｂ Ｌ、 ）の電位変化（ΔｖＤ＋）は第
５図（ｂ）に示すように、プリチャージ電位が接地電位
（Ｖｓ＋＋）である場合のΔＶＤに比べて小さくなる。
ＪレベルになるとＦＥＴ（１３１） 、 （１３２）が
オンする。このときノード（１４８）にはパッドを介し
て正の電位（ＶＤＩ）が印加されているので、との電位
がノード（１２９ｅ） 、 （１３０ｅ）に伝達されダ
ミーセルキャパシタ（１２９ａ） 、 （１３０ａ）は
正の電位（ＶＤりにプリチャージされる。次に読み出し
動作に入るが、ダミーセル（１２９） 、 （１３０）
のプリチャージ電位が接地電位（Ｖｓｓ）ではなく正の
電位（ＶＤＩ）であるために、時刻（ｔ３）でダミーワ
ード線（ＤＷＬ、）が高レベルになシ、ノード（１３０
ｃ）とビット線（ＢＩＱ ）の電位が平均化されたとき
のビット線（Ｂ Ｌ、 ）の電位変化（ΔｖＤ＋）は第
５図（ｂ）に示すように、プリチャージ電位が接地電位
（Ｖｓ＋＋）である場合のΔＶＤに比べて小さくなる。
したがって、このときのビット線（Ｂ Ｌｌ ）、（Ｂ
ＬＪの電位差（ΔＶＨＩ）は、ダミーセルキャパシタの
プリチャージ電位が接地電位（Ｖｓ＋＋）である場合の
電位差（ΔＶＨ）よりも小さくなる。読み出し動作時に
雑音によってメモリセル側のピント線（ＢＬＩ）の電位
が下がったシ、あるいはダミーセル側のビット線（Ｂｔ
’ｔ）の電位が上がったシしてビット線（ＢＬＩ）＋（
ＢＬｔ）の電位が逆転すると、センスアンプ（１３３）
によってビット線（ＢＬＩ）、（ＢＬｔ）の電位が反転
して決定されｒＨＪ→ｒＬＪレベルのエラーが発生する
。このように、図示しないパッドに印加する正の電位（
ＶＤＩ）を変化させることによってΔ■Ｈ。
ＬＪの電位差（ΔＶＨＩ）は、ダミーセルキャパシタの
プリチャージ電位が接地電位（Ｖｓ＋＋）である場合の
電位差（ΔＶＨ）よりも小さくなる。読み出し動作時に
雑音によってメモリセル側のピント線（ＢＬＩ）の電位
が下がったシ、あるいはダミーセル側のビット線（Ｂｔ
’ｔ）の電位が上がったシしてビット線（ＢＬＩ）＋（
ＢＬｔ）の電位が逆転すると、センスアンプ（１３３）
によってビット線（ＢＬＩ）、（ＢＬｔ）の電位が反転
して決定されｒＨＪ→ｒＬＪレベルのエラーが発生する
。このように、図示しないパッドに印加する正の電位（
ＶＤＩ）を変化させることによってΔ■Ｈ。
を変化させ、ビット線（ＢＬＩ）、（ＢＬｔ）の電位を
逆転しやすくすることによって、ｒＨＪ→ｒＬＪレベル
のエラーに対するノイズマージンを測定することができ
る。
逆転しやすくすることによって、ｒＨＪ→ｒＬＪレベル
のエラーに対するノイズマージンを測定することができ
る。
なお、上記実施例ではノード（１４６）と（１４８）間
に接続される抵抗（１４７）をＮ十拡散層によって形成
しだがこれをポリシリコンで形成してもよい。
に接続される抵抗（１４７）をＮ十拡散層によって形成
しだがこれをポリシリコンで形成してもよい。
又、上記実施例ではノード（１４６）から抵抗（１４７
）を介してノード（１４８）をパッドに接続したが、抵
抗（１４７）を介さすノード（１４６）を直接パッドに
接続してもよい。
）を介してノード（１４８）をパッドに接続したが、抵
抗（１４７）を介さすノード（１４６）を直接パッドに
接続してもよい。
又、上記実施例では１、ノード（１４６）は抵抗（１４
７）を介してパッドにのみ接続したが、第６図に変更部
分を示したように、ノード（１４０）を接地電位（Ｖｓ
ｓ）に接続し、ノード（１４６）を抵抗（１４７） 、
ノード（１４８）を介してパッドに接続してもよい。こ
の場合には、ノード（１４０）に接続される接地電位（
Ｖｓｉ）は細い枝配線によシ接続し、パッドによる電位
制御の効果が及ぶようにした方がよい。
７）を介してパッドにのみ接続したが、第６図に変更部
分を示したように、ノード（１４０）を接地電位（Ｖｓ
ｓ）に接続し、ノード（１４６）を抵抗（１４７） 、
ノード（１４８）を介してパッドに接続してもよい。こ
の場合には、ノード（１４０）に接続される接地電位（
Ｖｓｉ）は細い枝配線によシ接続し、パッドによる電位
制御の効果が及ぶようにした方がよい。
又、上記実施例では、メモリセルキャパシタおよびダミ
ーセルキャパシタの共通になった電極を電源電圧（Ｖｃ
ｃ）に接続したが、他の電位に接続してもよい。
ーセルキャパシタの共通になった電極を電源電圧（Ｖｃ
ｃ）に接続したが、他の電位に接続してもよい。
又、上記実施例ではＦＥＴ １ｌ−１，Ｎチャンネルエ
ンハンスメント形としたが、いくつかのＦＥＴはデプレ
ッション形であってもよく、またＰチャンネルやコンプ
リメンタリＭＩＳ（ＣＭＩＳ）であってもよい。
ンハンスメント形としたが、いくつかのＦＥＴはデプレ
ッション形であってもよく、またＰチャンネルやコンプ
リメンタリＭＩＳ（ＣＭＩＳ）であってもよい。
以上述べたように本発明では、ダミーセルキャパシタの
プリチャージ電位を外部から制御できるようにしたので
、ｒＨＪ→「Ｌ」レベルとなるエラーに対してのノイズ
マージン測定を容易にするととができ、テスト時間の短
縮およびテスト内容の簡略化が可能となる効果がある。
プリチャージ電位を外部から制御できるようにしたので
、ｒＨＪ→「Ｌ」レベルとなるエラーに対してのノイズ
マージン測定を容易にするととができ、テスト時間の短
縮およびテスト内容の簡略化が可能となる効果がある。
第１図は従来の半導体メモリ装置の構成を示す等価回路
図、第２図は第１図における読み出し時の各部の電圧波
形図、第３図は各ピント線の電位変化を示す図、第４図
は本発明の一実施例を示す半導体メモリ装置の等価回路
図、第５図は本発明の一実施例による各ビット線の電位
変化を示す図、第６図は本発明の他の実施例を示す半導
体メモリ装置の等価回路図の一部を示す図である。 なお、図中、同一符号は同一、又は相当部分を示す。 （１） 〜（１２８） −−−−メモリセル、（ｌａ）
〜（１２８ａ）・・・・メモリセルキャパシタ、（ｌ
ｂ）〜（１３０ｂ）。 （１３１） 、 （１３２） 、 （１３４） 、 （
１３５） 、（１３８） 、 （１３９） 、 （１４
２）、 （１４３） 、 （１４４） ・・・・ＦＥＴ
、 （ｌｅ） 〜（１３０ｃ） 。 （１３６） 、 （１３７） 、 （１４０） 、 （
１４１） 、 （１４６） 、 （１４８）・・・・ノ
ード、（１２９） 、 （１３０）・・・・ダミーセル
、（１２９ａ） 、 （１３０ａ）・・・・ダミーセル
キャパシタ、（１３３）・・・・センスアンプ、 （１
４７）・晦・命抵抗。 第５図 ＢＬ＋ ＢＬ２ 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５８−７４２５７号２、発
明の名称 半導体メモリ装置３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 （１）明細書の特許請求の範囲の欄 ＼之＝ − ６、補正の内容 １１１ 明細書の特許請求の範囲を別紙の通シ補正す
る。 （２）同書第９頁第８行の「電圧低下」を「電位低下」
と補正する。 （３）同書第１０頁第１５行の「保議」を「保護」と補
正する。 以上 別 紙 ｒ （１１６数のメモリセルキャパシタと、このメモリ
セルキャパシタにデータを入出力できる第１のビット線
と、ダミーセルキャパシタと、このダミーセルキャパシ
タにデータを入出力できる第２のビット線と、これら第
１および第２のビット線の電位を入出力とするセンスア
ンプと、前記ダミーセルキャパシタをプリチャージする
絶縁ゲート電界効果トランジスタとを有する半導体メモ
リ装置において、前記プリチャージ電位を制御する手段
を有することを特徴とする半導体メモリ装置。 （２）プリチャージ電位を制御する手段は、ドレインが
ダミーセルキャパシタの一方の電極に接続され、ゲート
はクロック電圧が印加される絶縁ゲート電界効果トラン
ジスタのソースに制御電圧が印加されることを特徴とす
る特許請求の範囲第１項記載の半導体メモリ装置。 （３）絶縁ゲート電界効果トランジスタのソースに接続
されたパッドから制御電圧が印加されることを特徴とす
る特許請求の範囲第２項記載の半導体メモリ装置。 （４）絶縁ゲート電界効果トランジスタのソースに抵抗
を介して接続されたパッドから制御電圧が印加されるこ
とを特徴とする特許請求の範囲第２項記載の半導体メモ
リ装置。 （５）絶縁ゲート電界効果トランジスタのソースは接地
電位に接続されると共にパッドから制御電圧が印加され
ることを特徴とする特許請求の範囲第２項記載の半導体
メモリ装置。」 以上
図、第２図は第１図における読み出し時の各部の電圧波
形図、第３図は各ピント線の電位変化を示す図、第４図
は本発明の一実施例を示す半導体メモリ装置の等価回路
図、第５図は本発明の一実施例による各ビット線の電位
変化を示す図、第６図は本発明の他の実施例を示す半導
体メモリ装置の等価回路図の一部を示す図である。 なお、図中、同一符号は同一、又は相当部分を示す。 （１） 〜（１２８） −−−−メモリセル、（ｌａ）
〜（１２８ａ）・・・・メモリセルキャパシタ、（ｌ
ｂ）〜（１３０ｂ）。 （１３１） 、 （１３２） 、 （１３４） 、 （
１３５） 、（１３８） 、 （１３９） 、 （１４
２）、 （１４３） 、 （１４４） ・・・・ＦＥＴ
、 （ｌｅ） 〜（１３０ｃ） 。 （１３６） 、 （１３７） 、 （１４０） 、 （
１４１） 、 （１４６） 、 （１４８）・・・・ノ
ード、（１２９） 、 （１３０）・・・・ダミーセル
、（１２９ａ） 、 （１３０ａ）・・・・ダミーセル
キャパシタ、（１３３）・・・・センスアンプ、 （１
４７）・晦・命抵抗。 第５図 ＢＬ＋ ＢＬ２ 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５８−７４２５７号２、発
明の名称 半導体メモリ装置３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 （１）明細書の特許請求の範囲の欄 ＼之＝ − ６、補正の内容 １１１ 明細書の特許請求の範囲を別紙の通シ補正す
る。 （２）同書第９頁第８行の「電圧低下」を「電位低下」
と補正する。 （３）同書第１０頁第１５行の「保議」を「保護」と補
正する。 以上 別 紙 ｒ （１１６数のメモリセルキャパシタと、このメモリ
セルキャパシタにデータを入出力できる第１のビット線
と、ダミーセルキャパシタと、このダミーセルキャパシ
タにデータを入出力できる第２のビット線と、これら第
１および第２のビット線の電位を入出力とするセンスア
ンプと、前記ダミーセルキャパシタをプリチャージする
絶縁ゲート電界効果トランジスタとを有する半導体メモ
リ装置において、前記プリチャージ電位を制御する手段
を有することを特徴とする半導体メモリ装置。 （２）プリチャージ電位を制御する手段は、ドレインが
ダミーセルキャパシタの一方の電極に接続され、ゲート
はクロック電圧が印加される絶縁ゲート電界効果トラン
ジスタのソースに制御電圧が印加されることを特徴とす
る特許請求の範囲第１項記載の半導体メモリ装置。 （３）絶縁ゲート電界効果トランジスタのソースに接続
されたパッドから制御電圧が印加されることを特徴とす
る特許請求の範囲第２項記載の半導体メモリ装置。 （４）絶縁ゲート電界効果トランジスタのソースに抵抗
を介して接続されたパッドから制御電圧が印加されるこ
とを特徴とする特許請求の範囲第２項記載の半導体メモ
リ装置。 （５）絶縁ゲート電界効果トランジスタのソースは接地
電位に接続されると共にパッドから制御電圧が印加され
ることを特徴とする特許請求の範囲第２項記載の半導体
メモリ装置。」 以上
Claims (5)
- （１）複数のメモリセルキャパシタと、このメモリセル
キャパシタに入出力できる第１のビット線と、ダミーセ
ルキャパシタと、このダミーセルキャパシタに入出力で
きる第２のビット線と、これら第１および第２のビット
線を入出力とするセンスアンプと、前記ダミーセルキャ
パシタをプリチャージする絶縁ゲート電界効果トランジ
スタとを有する半導体メモリ装置において、前記プリチ
ャージ電位を制御する手段を有するととを特徴とする半
導体メモリ装置。 - （２）プリチャージ電位を制御する手段は、ドレインが
ダミーセルキャパシタの出力側に接続され、ゲートはク
ロンク電圧が印加される絶縁ゲート電界効果トランジス
タのソースに制御電圧が印加されることを特徴とする特
許請求の範囲第１項記載の半導体メモリ装置。 - （３）絶縁ゲート電界効果トランジスタのソースに接続
されたパッドから制御電圧が印加されることを特徴とす
る特許請求の範囲第２項記載の半導体メモリ装置。 - （４）絶縁ゲート電界効果トランジスタのソースに抵抗
を介して接続されたパッドから制御電圧が印加されるこ
とを特徴とする特許請求の範囲第２項記載の半導体メモ
リ装置。 - （５）絶縁ゲート電界効果トランジスタのソースは接地
電位に接続されると共にパッドから制御電圧が印加され
ることを特徴とする特許請求の範囲第２項記載の半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074257A JPS59198594A (ja) | 1983-04-25 | 1983-04-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074257A JPS59198594A (ja) | 1983-04-25 | 1983-04-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59198594A true JPS59198594A (ja) | 1984-11-10 |
Family
ID=13541911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074257A Pending JPS59198594A (ja) | 1983-04-25 | 1983-04-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198594A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04202778A (ja) * | 1990-11-30 | 1992-07-23 | Mitsubishi Electric Corp | イオン注入装置 |
| JPH05144296A (ja) * | 1991-11-20 | 1993-06-11 | Toshiba Corp | 半導体記憶装置の検査方法 |
| USRE37184E1 (en) | 1991-11-20 | 2001-05-22 | Kabushiki Kaisha Toshiba | Semiconductor memory and screening test method thereof |
| US6563760B2 (en) | 2001-05-04 | 2003-05-13 | Hynix Semiconductor Inc. | Circuit and method for generating internal command signals in a semiconductor memory device |
| US6922799B2 (en) | 2000-04-05 | 2005-07-26 | Nec Corporation | Semiconductor memory device and testing system and testing method |
| JP2009158040A (ja) * | 2007-12-27 | 2009-07-16 | Renesas Technology Corp | 半導体記憶装置 |
-
1983
- 1983-04-25 JP JP58074257A patent/JPS59198594A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04202778A (ja) * | 1990-11-30 | 1992-07-23 | Mitsubishi Electric Corp | イオン注入装置 |
| JPH05144296A (ja) * | 1991-11-20 | 1993-06-11 | Toshiba Corp | 半導体記憶装置の検査方法 |
| USRE37184E1 (en) | 1991-11-20 | 2001-05-22 | Kabushiki Kaisha Toshiba | Semiconductor memory and screening test method thereof |
| US6922799B2 (en) | 2000-04-05 | 2005-07-26 | Nec Corporation | Semiconductor memory device and testing system and testing method |
| US6563760B2 (en) | 2001-05-04 | 2003-05-13 | Hynix Semiconductor Inc. | Circuit and method for generating internal command signals in a semiconductor memory device |
| JP2009158040A (ja) * | 2007-12-27 | 2009-07-16 | Renesas Technology Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3723599B2 (ja) | 半導体記憶装置 | |
| US6201378B1 (en) | Semiconductor integrated circuit | |
| JPH0512866A (ja) | ダイナミツク型半導体記憶装置 | |
| JPS59198594A (ja) | 半導体メモリ装置 | |
| EP0187246A2 (en) | Precharge circuit for bit lines of semiconductor memory | |
| JPS6037620B2 (ja) | 半導体記憶装置 | |
| JP2004206787A (ja) | 強誘電体メモリ及びそのデータ読み出し方法 | |
| JPH04501631A (ja) | センシング及びリフレッシングを改善したダイナミックランダムアクセスメモリ | |
| JPH08221996A (ja) | 半導体記憶装置 | |
| JP2002197854A (ja) | 強誘電体メモリ装置 | |
| US5177708A (en) | Dynamic random access memory and method for equalizing sense amplifier drive signal lines | |
| KR960006880B1 (ko) | 반도체 기억장치 | |
| JPH0935476A (ja) | 可変プレート電圧発生回路を具備する半導体メモリ装置 | |
| JPH06326272A (ja) | 半導体記憶装置 | |
| JPS63168896A (ja) | 半導体集積回路装置 | |
| JPS60258793A (ja) | ダイナミック型半導体記憶装置 | |
| JP2840321B2 (ja) | 半導体装置 | |
| JP2001229671A (ja) | 半導体記憶装置 | |
| JPS62146491A (ja) | 半導体メモリ | |
| KR19990015345A (ko) | 긴 리프레쉬간격을 갖는 메모리셀 제어방법 | |
| JPH11195300A (ja) | 不揮発性半導体記憶装置 | |
| JPH11176153A (ja) | 半導体集積回路 | |
| JPS60154393A (ja) | 半導体記憶装置 | |
| JPH0357558B2 (ja) | ||
| KR100280458B1 (ko) | 반도체메모리셀 |