KR19990015345A - 긴 리프레쉬간격을 갖는 메모리셀 제어방법 - Google Patents

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Abstract

본 발명은 메모리셀의 제어방법에 관한 것으로서, 메모리셀의 셀캐폐시터에 저장되는 하이레벨의 데이타를 Vdd 이상으로 승압시킴으로써, 데이터의 보존시간을 연장시켜 리프레쉬간격을 길게 할 수 있는 긴 리프레쉬간격을 갖는 메모리셀 제어방법에 관한 것이다.
따라서, 본 발명은 리프레쉬간격을 길게 하여 소비전력을 감소시킬 수 있는 효과가 있다.

Description

긴 리프레쉬간격을 갖는 메모리셀 제어방법
본 발명은 반도체 메모리의 셀구조에 관한 것으로서, 특히, 셀캐폐시터에 저장된 셀데이타의 보존시간을 길게 함으로써 리프레쉬간격(Refresh interval)을 연장시킬 수 있는 메모리셀의 제어방법에 관한 것이다.
도 1은 종래 메모리셀 구조의 개략도로서, 워드라인(WL)과 비트라인(B/L)의 교차점에 위치되어, 각각 엔모스트랜지스터(N0),(N1)와 셀캐폐시터(C0),(C1)를 갖는 메모리 셀(1),(2)과, 각 비트라인(Bl/BL)쌍들에 접속되어 데이터를 센싱하는 센스앰프(3)로 구성된다.
이때, 상기 메모리 셀(1),(2)에서 각 엔모스트랜지스터(N0),(N1)의 게이트단자는 워드라인(WL), 드레인단자는 비트라인(B/L)에 접속되고, 각 셀캐폐시터(C0),(C1)의 일측 전극은 상기 엔모스트랜지스터(N0),(N1)의 소스단자, 타측전극은 셀플레이트 전압(Vcp)의 입력단자에 접속된다.
이와 같이 구성된 종래 메모리셀 구조를 설명하면 다음과 같다.
먼저, 셀캐폐시터(C0)에 하이데이타, 셀캐폐시터(C1)에 로우데이타가 저장되어 있고, 리프레쉬동작에 의해 같은 데이터를 계속해서 라이트한다고 가정한다.
이때, 비트라인쌍(BL0,/BL0),(BL1,/BL1)들은 Vdd/2레벨로 프리차지되어 있고, Vdd/2레벨의 셀플레이트전압(Vcp)이 입력되고 있다.
도 2A와 같이 워드라인(WL)이 인에이블되어 메모리셀(1),(2)의 엔모스트랜지스터(NM0),(NM1)가 턴온되면, 전하공유(Charge Sharing)에 의해 비트라인(BL0,BL1)과 상대 비트라인(/BL0,/BL1)사이에는 전압차가 형성되고, 그 전압차는 센스앰프(3)에 의해 증폭되어 하이데이타는 Vdd, 로우데이타는 Vss가 된다.
따라서, 센스앰프(3)의 센싱동작에 의해, 비트라인(BL0),(BL1)은 도 2B,2C에 도시된 바와 같이, 각각 Vdd, Vss가 된다.
이때, 메모리셀(1),(2)의 엔모스트랜지스터(NM0),(NM1)가 턴온상태에 있기 때문에, 셀캐폐시터(C0),(C1)의 일측전극(d0),(d1)도 도 2E,2F에 도시된 바와 같이 각각 Vdd, Vss가 된다.
이후, 워드라인(W/L)이 디스에이블되면, 셀캐폐시터(C0),(C1)는 각각 Vdd전압과 Vss전압되어, 셀캐폐시터(C0)에 하이데이타, 셀캐폐시터(C1)에 로우데이타가 다시 저장된다.
그러나, 셀캐폐시터(C0),(C1)에 저장된 데이터는 누설전류(Leakage Current)형태로 외부로 소멸된다. 따라서, DRAM에서는 일반적으로 상기 데이터가 완전히 소멸되기 전에 셀캐폐시터(C0),(C1)로부터 데이터를 리드한 후 다시 라이트하는 리프레쉬동작을 수행하게 된다.
따라서, 종래의 메모리셀 구조는 셀캐폐시터(C0),(C1)에 저장된 데이터가 누설전류(Leakage Current)형태로 외부로 소멸되기 때문에, 일반적으로 리프레쉬간격이 짧고, 그로인해 소비전력이 증가되는 단점이 있었다.
따라서, 본 발명의 목적은 셀개폐시터에 저장되는 하이레벨의 데이타를 Vdd 이상으로 승압시켜 데이터의 보존시간을 연장시킴으로써, 리프레쉬간격을 길게 하고, 소비전력을 감소시킬 수 있는 긴 리프레쉬간격을 갖는 메모리셀 제어방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 게이트단자는 워드라인, 드레인단자는 비트라인에 접속된 엔모스트랜지스터와, 일측 전극은 엔모스트랜지스터의 소스단자, 타측전극은 셀플레이트전압 입력단자에 접속된 셀캐폐시터를 갖는 복수의 메모리셀과, 비트라인쌍에 연결되어 데이터를 증폭하는 센스앰프로 구성된 메모리셀 구조에 있어서, Vpp레벨의 워드라인신호와 V1의 셀플레이트전압에 의해, 셀캐폐시터의 전압을 비트라인과 동일하게 Vdd레벨로 유지시킨 후, Vss레벨의 셀플레이트 전압과 Vdd레벨의 워드라인신호에 의해 셀캐폐시터의 전압을 Vdd로 유지시키고, Vdd레벨의 워드라인신호와 V1의 셀플레이트전압에 의해 셀캐폐시터의 전압레벨을 Vdd+ΔV로 승압시키는 것을 특징으로 한다.
도 1은 종래 메모리셀 구조의 개략도.
도 2는 도 1에 있어서 각 부의 입출력 타이밍도.
도 3은 도 1에 있어서 본 발명에 적용되는 각 부의 입출력 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
1,2 : 메모리 셀3 : 센스앰프
Vcp : 셀플레이트전압
본 발명의 기술에 적용되는 메모리셀 구조는 도 1에 도시된 종래의 메모리셀 구조와 동일하다.
먼저, 셀캐폐시터(C0)에 하이데이타, 셀캐폐시터(C1)에 로우데이타가 저장되어 있고, 초기에 샐플레이트전압(Vcp)은 특정한 전압 V1으로 입력된다.
이후, 시간(t1)에서, 3A와 같이 워드라인(WL)이 인에이블되어 메모리셀(1),(2)의 엔모스트랜지스터(NM0),(NM1)가 턴온되면, 비트라인(BL0,BL1)과 비트라인(/BL0,/BL1)사이에는 전압차가 형성되고, 그 전압차는 센스앰프(3)에 의해 증폭되어 하이데이타는 Vdd, 로우데이타는 Vss가 된다.
따라서, 센스앰프(3)의 센싱동작에 의해, 비트라인(BL0),(BL1)은 도 3B,3C에 도시된 바와 같이, 각각 Vdd, Vss가 되며, 셀캐폐시터(C0),(C1)의 일측전극(d0),(d1)도 턴온된 엔모스트랜지스터(NM0),(NM1)를 통하여 도 2E,2F에 도시된 바와 같이 각각 Vdd, Vss가 된다.
이후, 비트라인(BL0),(BL1)이 완전한 Vdd, Vss가 되면, 도 3D와 같이, 시간(t2)에서 셀플레이트전압(Vcp)은 Vss가 되고, 시간(t2')에서 워드라인의 전압은 VPP(Vdd+Vth)에서 Vdd로 된다. 이때, 비트라인(BL0),(BL1)의 전압레벨은 셀플레이트전압(Vcp)의 영향을 받은 셀캐폐시터(C0),(C1)에 의해 잠시 떨어진 후 곧 원래의 전압레벨을 유지한다.
따라서, 셀캐폐시터(C0)의 일측전극(d0)이 Vdd이기 때문에 엔모스트랜지스터(NM0)는 턴오프되고, 엔모스트랜지스터(NM1)는 턴온상태를 유지한다.
이후, 시간(t3)에서, 셀플레이트전압(Vcp)을 다시 V1으로 승압시키면, 도 3E에 도시된 바와 같이, 셀캐폐시터(C0)의 일측전극(d0)은 Vdd+ΔV가 되고, 비트라인(BL0),(BL1)의 전압레벨은 잠시 상승되었다가 곧 원래의 전압레벨을 유지한다.
그리고, 워드라인(W/L)이 디스에이블되면, 엔모스트랜지스터(NM0),(NM1)는 모두 턴오프되어, 셀캐폐시터(C0)의 전극(d0)은 Vdd+ΔV, 셀캐폐시터(C1)의 전극(d1)은 Vss가 된다.
따라서, 셀캐폐시터(C0)의 하이데이타는 기존의 Vdd에서 ΔV만큼 상승한 Vdd+ΔV를 유지함으로써, 누설(Leakage)에 오래 견딜 수 있고 데이타의 보존시간도 길어지게 된다.
상기에서 상세히 설명한 바와 같이, 본 발명은 셀캐폐시터에 저장되는 하이레벨의 데이타를 Vdd 이상으로 승압시킴으로써, 데이터의 보존시간을 연장시켜 리프레쉬간격을 길게 하고, 그로 인해 소비전력을 감소시킬 수 있는 효과가 있다.

Claims (2)

  1. 게이트단자는 워드라인, 드레인단자는 비트라인에 접속된 엔모스트랜지스터와, 일측 전극은 엔모스트랜지스터의 소스단자, 타측전극은 셀플레이트전압 입력단자에 접속된 셀캐폐시터를 갖는 복수의 메모리셀과, 비트라인쌍에 연결되어 데이터를 증폭하는 센스앰프로 구성된 메모리셀 구조에 있어서, Vpp레벨의 워드라인신호와 V1의 셀플레이트전압에 의해, 셀캐폐시터의 전압을 비트라인과 동일하게 Vdd레벨로 유지시킨 후, Vss레벨의 셀플레이트전압과 Vdd레벨의 워드라인신호에 의해 셀캐폐시터의 전압을 Vdd로 유지시키고, Vdd레벨의 워드라인신호와 V1의 셀플레이트전압에 의해 셀캐폐시터의 전압레벨을 Vdd+ΔV로 승압시키는 것을 특징으로 하는 긴 리프레쉬간격을 갖는 메모리셀 제어방법.
  2. 제1항에 있어서, 상기 셀플레이트전압은 워드라인신호가 VPP에서 Vdd로 떨어지기전에 V1에서 Vss로 떨어지는 것을 특징으로 하는 긴 리프레쉬간격을 갖는 메모리셀 제어방법.
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