JPH06215564A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06215564A JPH06215564A JP5003718A JP371893A JPH06215564A JP H06215564 A JPH06215564 A JP H06215564A JP 5003718 A JP5003718 A JP 5003718A JP 371893 A JP371893 A JP 371893A JP H06215564 A JPH06215564 A JP H06215564A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 238000009825 accumulation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【目的】低電圧動作に対応し、センスアンプ入力レベル
を十分に確保できる半導体記憶装置を提供する。 【構成】本発明の半導体記憶装置は、ＮＭＯＳトランジ
スタ３とメモリ容量４とにより形成されるメモリセル２
が、他のメモリセル５および６等を含めて複数個接続さ
れるビット線２０１および２０２を含むビット線対と、
当該ビット線対の線間に接続されるセンスアンプ１とを
有する半導体記憶装置において、前記複数個のメモリセ
ルの内、センスアンプ１に近い側に配置される複数のメ
モリセルに含まれるＭＯＳトランジスタのドレインを、
全て前記ビット線対を形成するビット線２０１に接続
し、且つ当該メモリセルに含まれるメモリ容量の対極
を、全て前記ビット線対を形成するビット線２０２に接
続するとともに、残余の複数のメモリセル含まれるＭＯ
Ｓトランジスタのドレインを、全てビット線２０２に接
続し、且つ当該メモリセルに含まれるメモリ容量の対極
を、全てビット線２０１に接続することを特徴としてい
る。
を十分に確保できる半導体記憶装置を提供する。 【構成】本発明の半導体記憶装置は、ＮＭＯＳトランジ
スタ３とメモリ容量４とにより形成されるメモリセル２
が、他のメモリセル５および６等を含めて複数個接続さ
れるビット線２０１および２０２を含むビット線対と、
当該ビット線対の線間に接続されるセンスアンプ１とを
有する半導体記憶装置において、前記複数個のメモリセ
ルの内、センスアンプ１に近い側に配置される複数のメ
モリセルに含まれるＭＯＳトランジスタのドレインを、
全て前記ビット線対を形成するビット線２０１に接続
し、且つ当該メモリセルに含まれるメモリ容量の対極
を、全て前記ビット線対を形成するビット線２０２に接
続するとともに、残余の複数のメモリセル含まれるＭＯ
Ｓトランジスタのドレインを、全てビット線２０２に接
続し、且つ当該メモリセルに含まれるメモリ容量の対極
を、全てビット線２０１に接続することを特徴としてい
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】近年、半導体記憶装置においては、内部
降圧回路等を用いて低電圧で動作する記憶装置が主流と
なってきている。しかし、低電圧動作を行うことによ
り、例えば、１トランジスタ型メモリセルを有するダイ
ナミックＲＡＭにおいては、当該メモリセルの蓄積電荷
量が小さくなり、これによりセンスアンプの動作マージ
ンが低下するという事態を招いている。この問題を解決
するために、例えば、１９９１年の VLSI Symposium on
Circuit, pp.59-60“Cell-Plate Line ConnectingComp
lementary Bitline(C3)Architecture for Battery Oper
ating DRAMs ”に記載されているダイナミック・メモリ
が提案されている。
降圧回路等を用いて低電圧で動作する記憶装置が主流と
なってきている。しかし、低電圧動作を行うことによ
り、例えば、１トランジスタ型メモリセルを有するダイ
ナミックＲＡＭにおいては、当該メモリセルの蓄積電荷
量が小さくなり、これによりセンスアンプの動作マージ
ンが低下するという事態を招いている。この問題を解決
するために、例えば、１９９１年の VLSI Symposium on
Circuit, pp.59-60“Cell-Plate Line ConnectingComp
lementary Bitline(C3)Architecture for Battery Oper
ating DRAMs ”に記載されているダイナミック・メモリ
が提案されている。
【０００３】図５は、このダイナミック・メモリの回路
図である。図５に示されるビット線２０７および２０８
には、一般に複数個のメモリセルが接続されており、図
５の場合には、ＮＭＯＳトランジスタ２０および容量２
５より成るメモリセルと、ＮＭＯＳトランジスタ２１お
よび容量２６より成るメモリセルがそれぞれワード線２
０７および２０８に接続され、また、各容量２５および
２６の一端は、共にセルプレート信号線２１３に接続さ
れている。またこれらの容量の他の一端はそれぞれ電荷
蓄積点Ｎ1 、Ｎ2 となっている。また、ビット線２０７
および２０８は、制御信号１０１により活性化されるセ
ンスアンプ１に対する入力線として作用しており、この
センスアンプ１においては、ビット線２０７および２０
８より成るビット線対の差電圧を相補的に増幅する機能
を有している。ビット線２０７、２０８およびセルプレ
ート信号線２１３は、三つのＮＭＯＳトランジスタ２
２、２３および２４により形成され、プリチャージ信号
１０２により制御されるバランサーを介して、ＶCC／２
（＝ＶI ）の電位に保持されている。以下、図６(a)、
(b) 、(c) 、(d) 、(e) および(f) のタイムチャートを
参照して、図５の従来例の動作について説明する。
図である。図５に示されるビット線２０７および２０８
には、一般に複数個のメモリセルが接続されており、図
５の場合には、ＮＭＯＳトランジスタ２０および容量２
５より成るメモリセルと、ＮＭＯＳトランジスタ２１お
よび容量２６より成るメモリセルがそれぞれワード線２
０７および２０８に接続され、また、各容量２５および
２６の一端は、共にセルプレート信号線２１３に接続さ
れている。またこれらの容量の他の一端はそれぞれ電荷
蓄積点Ｎ1 、Ｎ2 となっている。また、ビット線２０７
および２０８は、制御信号１０１により活性化されるセ
ンスアンプ１に対する入力線として作用しており、この
センスアンプ１においては、ビット線２０７および２０
８より成るビット線対の差電圧を相補的に増幅する機能
を有している。ビット線２０７、２０８およびセルプレ
ート信号線２１３は、三つのＮＭＯＳトランジスタ２
２、２３および２４により形成され、プリチャージ信号
１０２により制御されるバランサーを介して、ＶCC／２
（＝ＶI ）の電位に保持されている。以下、図６(a)、
(b) 、(c) 、(d) 、(e) および(f) のタイムチャートを
参照して、図５の従来例の動作について説明する。
【０００４】先ず、プリチャージ信号１０２が“Ｌ”レ
ベルとなり、ビット線２０７、２０８およびセルプレー
ト信号線２１３の電位は、当初の固定電位ＶCC／２より
電気的に切離される。次に、ワード線２１１が選択され
るが、この際に、同時にワード線２０９を選択すること
により、ビット線２０７および電荷蓄積点Ｎ1 の電位は
ＶX に遷移し、またビット線２０８の電位はＶY に遷移
する。ここで、ＶX およびＶY の電位は、ビット線２０
７および２０８の容量２７および２８の容量値をＣB 、
セルプレート線２１３の容量２９の容量値をＣC 、メモ
リセルの容量２０および２６の容量値をＣS とし、メモ
リセル電荷蓄積節点Ｎ1 の初期電位をＶC とすると、下
記の(1) 式および(2) 式により決定される。
ベルとなり、ビット線２０７、２０８およびセルプレー
ト信号線２１３の電位は、当初の固定電位ＶCC／２より
電気的に切離される。次に、ワード線２１１が選択され
るが、この際に、同時にワード線２０９を選択すること
により、ビット線２０７および電荷蓄積点Ｎ1 の電位は
ＶX に遷移し、またビット線２０８の電位はＶY に遷移
する。ここで、ＶX およびＶY の電位は、ビット線２０
７および２０８の容量２７および２８の容量値をＣB 、
セルプレート線２１３の容量２９の容量値をＣC 、メモ
リセルの容量２０および２６の容量値をＣS とし、メモ
リセル電荷蓄積節点Ｎ1 の初期電位をＶC とすると、下
記の(1) 式および(2) 式により決定される。
【０００５】
【０００６】
【０００７】上記の(1) 式および(2) 式により、センス
アンプ１にするビット線対の差電圧に対応する入力信号
ΔＶは、次式により与えられる。
アンプ１にするビット線対の差電圧に対応する入力信号
ΔＶは、次式により与えられる。
【０００８】
【０００９】上式において、Ａ＝ＣB ／ＣS 、Ｂ＝ＣB
／ＣC である。
／ＣC である。
【００１０】なお、上記(3) 式において、例として、Ａ
＝１０、Ｂ＝３とし、ＶS ＝ＶCC、ＶI ＝ＶCC／２とし
て差電圧ΔＶを計算してみると、ΔＶconv＝０．０７Ｖ
CCとなる。なお、電源電位をＶCCで動作させ、ＶI とし
てはＶCCの中間電位とするのが、ＤＲＡＭにおいては一
般的である。
＝１０、Ｂ＝３とし、ＶS ＝ＶCC、ＶI ＝ＶCC／２とし
て差電圧ΔＶを計算してみると、ΔＶconv＝０．０７Ｖ
CCとなる。なお、電源電位をＶCCで動作させ、ＶI とし
てはＶCCの中間電位とするのが、ＤＲＡＭにおいては一
般的である。
【００１１】また、図６(a) 、(b) 、(c) 、(d) 、(e)
および(f) の従来例の動作を示すタイムチャートにおい
ては、ＶS ＝ＶCCの場合を例として示しており、この後
において、ワード線２０９の電位が“Ｌ”レベルに戻さ
れ、センスアンプ活性化信号１０１が入力されることに
より、センスアンプ１によりビット線対間差電圧ΔＶが
増幅されて、ビット線２０７および２０８の電位は、そ
れぞれＶCCおよび０となる。そして、上記の引例論文に
よれば、一般のＤＲＡＭにおけるビット線対間差電圧Δ
Ｖの値が、下記の(4) 式により表わされるのに対して、
下記の(5) 式により表わされる倍数の信号量が確保され
るとしている。
および(f) の従来例の動作を示すタイムチャートにおい
ては、ＶS ＝ＶCCの場合を例として示しており、この後
において、ワード線２０９の電位が“Ｌ”レベルに戻さ
れ、センスアンプ活性化信号１０１が入力されることに
より、センスアンプ１によりビット線対間差電圧ΔＶが
増幅されて、ビット線２０７および２０８の電位は、そ
れぞれＶCCおよび０となる。そして、上記の引例論文に
よれば、一般のＤＲＡＭにおけるビット線対間差電圧Δ
Ｖの値が、下記の(4) 式により表わされるのに対して、
下記の(5) 式により表わされる倍数の信号量が確保され
るとしている。
【００１２】
【００１３】
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、低電圧動作に伴ない、ビット線対
間の差電圧ΔＶの値が、前記(3) 式にて示されるように
低電位レベルとなり、センスアンプ入力信号のレベルが
十分に確保できなくなるという欠点がある。
記憶装置においては、低電圧動作に伴ない、ビット線対
間の差電圧ΔＶの値が、前記(3) 式にて示されるように
低電位レベルとなり、センスアンプ入力信号のレベルが
十分に確保できなくなるという欠点がある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、ＭＯＳトランジスタとメモリ容量とにより形成され
るメモリセルがＭ個接続されるビット線対と、当該ビッ
ト線対の線間に接続されるセンスアンプとを有する半導
体記憶装置において、前記Ｍ個のメモリセルの内、前記
センスアンプに近い側に配置されるＮ（Ｎ＜Ｍ）個のメ
モリセルに含まれるＭＯＳトランジスタのドレインを、
全て前記ビット線対を形成する第１のビット線に接続
し、且つ当該Ｎ個のメモリセルに含まれるメモリ容量の
対極を、全て前記ビット線対を形成する第２のビット線
に接続するとともに、残余の（Ｍ−Ｎ）個のメモリセル
含まれるＭＯＳトランジスタのドレインを、全て前記第
２のビット線に接続し、且つ当該（Ｍ−Ｎ）個のメモリ
セルに含まれるメモリ容量の対極を、全て前記第１のビ
ット線に接続することを特徴としている。
は、ＭＯＳトランジスタとメモリ容量とにより形成され
るメモリセルがＭ個接続されるビット線対と、当該ビッ
ト線対の線間に接続されるセンスアンプとを有する半導
体記憶装置において、前記Ｍ個のメモリセルの内、前記
センスアンプに近い側に配置されるＮ（Ｎ＜Ｍ）個のメ
モリセルに含まれるＭＯＳトランジスタのドレインを、
全て前記ビット線対を形成する第１のビット線に接続
し、且つ当該Ｎ個のメモリセルに含まれるメモリ容量の
対極を、全て前記ビット線対を形成する第２のビット線
に接続するとともに、残余の（Ｍ−Ｎ）個のメモリセル
含まれるＭＯＳトランジスタのドレインを、全て前記第
２のビット線に接続し、且つ当該（Ｍ−Ｎ）個のメモリ
セルに含まれるメモリ容量の対極を、全て前記第１のビ
ット線に接続することを特徴としている。
【００１６】なお、前記メモリセルの個数Ｍが偶数の場
合には、個数Ｎの値がＮ＝Ｍ／２として設定してもよ
い。
合には、個数Ｎの値がＮ＝Ｍ／２として設定してもよ
い。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は本発明の第１の実施例におけるメモ
リセルアレイの部分を示すブロック図である。図１に示
されるように、本実施例のメモリセルアレイは、ビット
線２０１および２０２、ワード線２０３、２０４、２０
５および２０６に対応して、センスアンプ１と、ＮＭＯ
Ｓトランジスタ３およびメモリ容量４を含むメモリセル
２と、メモリセル２の同一構成のメモリセル５と、メモ
リ容量７およびＮＭＯＳトランジスタ８を含むメモリセ
ル６と、メモリセル６と同一構成のメモリセル９と、そ
れぞれビット線２０１および２０２に挿入接続されるＮ
ＭＯＳトランジスタ１０および１１とを備えて構成され
る。なお、図１においては、メモリセルアレイの一部分
のみが示されているが、本実施例の動作説明上問題なし
として全体の構成は省略されている。
リセルアレイの部分を示すブロック図である。図１に示
されるように、本実施例のメモリセルアレイは、ビット
線２０１および２０２、ワード線２０３、２０４、２０
５および２０６に対応して、センスアンプ１と、ＮＭＯ
Ｓトランジスタ３およびメモリ容量４を含むメモリセル
２と、メモリセル２の同一構成のメモリセル５と、メモ
リ容量７およびＮＭＯＳトランジスタ８を含むメモリセ
ル６と、メモリセル６と同一構成のメモリセル９と、そ
れぞれビット線２０１および２０２に挿入接続されるＮ
ＭＯＳトランジスタ１０および１１とを備えて構成され
る。なお、図１においては、メモリセルアレイの一部分
のみが示されているが、本実施例の動作説明上問題なし
として全体の構成は省略されている。
【００１９】図１において、ビット線２０１および２０
２のビット線対間差電圧ΔＶは、センスアンプ１に入力
されている。一般にビット線には、センスアンプより、
ビット線長の略半分の距離に亘ってＮＭＯＳトランジス
タおよびメモリ容量から成るメモリセルが複数個（例え
ば、１２８個）接続されているが、図１においては、上
述のように、部分的に複数個のメモリセルの内の４個の
メモリセル、即ちメモリセル２、５、６および９のみが
示されている。この内メモリセル２と同一構成のメモリ
セルの場合には、ＮＭＯＳトランジスタのドレインは全
てビット線２０１に接続され、メモリ容量の対極は全て
ビット線２０２に接続されている。またメモリセル６と
同一構成のメモリセルの場合には、ＮＭＯＳトランジス
タのドレインは全てビット線２０２に接続され、メモリ
容量の対極は全てビット線２０１に接続されている。こ
こにおいて、動作説明を分かり易くするために、図２に
示されるセンスアンプ１と、メモリセル２を抽出して説
明するものとする。図２に示されるビット線２０１およ
び２０２の容量１２および１３の容量値をそれぞれＣD
およびＣE とし、ビット線２０１および２０２の初期電
位をＶI 、メモリセル２の電荷蓄積節点Ｎ1 の初期電位
をＶC とすると、ワード線選択後におけるビット線２０
１および電荷蓄積節点Ｎ1 の電位ＶX と、ワード線２０
２の電位ＶYは、簡単な電荷保存の法則により、下記の
(6) 式および(7) 式によって決定される。
２のビット線対間差電圧ΔＶは、センスアンプ１に入力
されている。一般にビット線には、センスアンプより、
ビット線長の略半分の距離に亘ってＮＭＯＳトランジス
タおよびメモリ容量から成るメモリセルが複数個（例え
ば、１２８個）接続されているが、図１においては、上
述のように、部分的に複数個のメモリセルの内の４個の
メモリセル、即ちメモリセル２、５、６および９のみが
示されている。この内メモリセル２と同一構成のメモリ
セルの場合には、ＮＭＯＳトランジスタのドレインは全
てビット線２０１に接続され、メモリ容量の対極は全て
ビット線２０２に接続されている。またメモリセル６と
同一構成のメモリセルの場合には、ＮＭＯＳトランジス
タのドレインは全てビット線２０２に接続され、メモリ
容量の対極は全てビット線２０１に接続されている。こ
こにおいて、動作説明を分かり易くするために、図２に
示されるセンスアンプ１と、メモリセル２を抽出して説
明するものとする。図２に示されるビット線２０１およ
び２０２の容量１２および１３の容量値をそれぞれＣD
およびＣE とし、ビット線２０１および２０２の初期電
位をＶI 、メモリセル２の電荷蓄積節点Ｎ1 の初期電位
をＶC とすると、ワード線選択後におけるビット線２０
１および電荷蓄積節点Ｎ1 の電位ＶX と、ワード線２０
２の電位ＶYは、簡単な電荷保存の法則により、下記の
(6) 式および(7) 式によって決定される。
【００２０】
【００２１】
【００２２】上式により、センスアンプに入力される差
電圧ΔＶは、次式により与えられる。
電圧ΔＶは、次式により与えられる。
【００２３】
【００２４】また、上記差電圧ΔＶを最大にするために
は、(8) 式において、ＣD ・ＣE ／（ＣD ＋ＣE ）の値
を最小にすればよいから、下記の(9) 式の不等式におい
て、ＣD ＝ＣE の等式が成立つ時に差電圧ΔＶは最大に
なる。
は、(8) 式において、ＣD ・ＣE ／（ＣD ＋ＣE ）の値
を最小にすればよいから、下記の(9) 式の不等式におい
て、ＣD ＝ＣE の等式が成立つ時に差電圧ΔＶは最大に
なる。
【００２５】
【００２６】本実施例においては、ビット線の配置が、
ビット線２０１および２０２の略中央に対して対称であ
るため、これらのビット線の容量１２および１３の容量
値は、相互に等しい値をとる状態にありＣD ＝ＣE とな
っている。従って、差電圧ΔＶは最大値となる。以下、
以上の結果を基に、図１におけるメモリセル２の動作に
ついて、図３（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）のタイムチャートを参照して動作説明を行う。
ビット線２０１および２０２の略中央に対して対称であ
るため、これらのビット線の容量１２および１３の容量
値は、相互に等しい値をとる状態にありＣD ＝ＣE とな
っている。従って、差電圧ΔＶは最大値となる。以下、
以上の結果を基に、図１におけるメモリセル２の動作に
ついて、図３（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）のタイムチャートを参照して動作説明を行う。
【００２７】始めに、“Ｈ”レベルのプリチャージ信号
１０２の入力に対応して、ＮＭＯＳトランジスタ１０お
よび１１は導通状態となり、ビット線２０１および２０
２の電位は初期電位値ＶI になっている。また、この状
態における電荷蓄積節点Ｎ1における電位は初期値ＶC
となっている。プリチャージ信号１０２が“Ｌ”レベル
になってワード線２０３が“Ｈ”レベルになると、ビッ
ト線２０１および電荷蓄積節点Ｎ1 の電位はＶX とな
り、またビット線２０２の電位はＶY となる。ここにお
いて、これらの電位ＶX およびＶY は、前記(8) 式およ
び(9) 式において、ＣD ＝ＣE として求められる値であ
る。次いで、センスアンプ１に対する入力として、差電
圧ΔＶとして次式により与えられる電圧が入力される。
１０２の入力に対応して、ＮＭＯＳトランジスタ１０お
よび１１は導通状態となり、ビット線２０１および２０
２の電位は初期電位値ＶI になっている。また、この状
態における電荷蓄積節点Ｎ1における電位は初期値ＶC
となっている。プリチャージ信号１０２が“Ｌ”レベル
になってワード線２０３が“Ｈ”レベルになると、ビッ
ト線２０１および電荷蓄積節点Ｎ1 の電位はＶX とな
り、またビット線２０２の電位はＶY となる。ここにお
いて、これらの電位ＶX およびＶY は、前記(8) 式およ
び(9) 式において、ＣD ＝ＣE として求められる値であ
る。次いで、センスアンプ１に対する入力として、差電
圧ΔＶとして次式により与えられる電圧が入力される。
【００２８】
【００２９】そしてまた“Ｈ”レベルの活性化信号１０
１が入力されることにより、この差電圧ΔＶはセンスア
ンプ１により増幅されて、ＶC ＞ＶI の時には、ビット
線２０１の電位はＶCCとなり、ビット線２０２の電位は
０Ｖとなる。また、逆に、ＶC ＜ＶI の時には、ビット
線２０１の電位は０Ｖとなり、ビット線２０２の電位は
ＶCCとなる。上記の動作を通じてメモリセル２の電荷は
リフレッシュされ、これにより、ワード線２０３が
“Ｌ”レベルとなり、電荷蓄積節点Ｎ1 とビット線２０
１とは電気的に切離される。この後において、センスア
ンプ１に入力される活性化信号１０１が“Ｌ”レベルと
なってセンスアンプ１は非活性化され、また、プリチャ
ージ信号１０２が“Ｈ”レベルに戻ることにより、ビッ
ト線２０１および２０２は初期値ＶI に戻る。この場合
に、メモリセル２における電荷蓄積節点Ｎ1 の電位ＶZ
に関連し、ビット線が初期電位ＶI に戻る前後におい
て、簡単な電荷保存の法則を適用することにより次式が
得られる。
１が入力されることにより、この差電圧ΔＶはセンスア
ンプ１により増幅されて、ＶC ＞ＶI の時には、ビット
線２０１の電位はＶCCとなり、ビット線２０２の電位は
０Ｖとなる。また、逆に、ＶC ＜ＶI の時には、ビット
線２０１の電位は０Ｖとなり、ビット線２０２の電位は
ＶCCとなる。上記の動作を通じてメモリセル２の電荷は
リフレッシュされ、これにより、ワード線２０３が
“Ｌ”レベルとなり、電荷蓄積節点Ｎ1 とビット線２０
１とは電気的に切離される。この後において、センスア
ンプ１に入力される活性化信号１０１が“Ｌ”レベルと
なってセンスアンプ１は非活性化され、また、プリチャ
ージ信号１０２が“Ｈ”レベルに戻ることにより、ビッ
ト線２０１および２０２は初期値ＶI に戻る。この場合
に、メモリセル２における電荷蓄積節点Ｎ1 の電位ＶZ
に関連し、ビット線が初期電位ＶI に戻る前後におい
て、簡単な電荷保存の法則を適用することにより次式が
得られる。
【００３０】
【００３１】上記(11)式により、メモリセル２における
電荷蓄積節点Ｎ1 の電位ＶZ としてＶZ ＝ＶCC＋ＶI と
なる。従って、メモリセル２の電位が（ＶCC＋ＶI ）と
なっているため、次に、このメモリセル２が選択された
場合のセンスアンプ１に対する入力差電圧は、次式によ
り与えられる。
電荷蓄積節点Ｎ1 の電位ＶZ としてＶZ ＝ＶCC＋ＶI と
なる。従って、メモリセル２の電位が（ＶCC＋ＶI ）と
なっているため、次に、このメモリセル２が選択された
場合のセンスアンプ１に対する入力差電圧は、次式によ
り与えられる。
【００３２】
【００３３】この(12)式において、従来例との比較を行
うために、ＣD ＝ＣB ＋ＣC ／２とおき（ビット線長を
同一とした場合、ＣB ＋ＣC ／２＝ＣD と近似すること
ができる。）、従来例において用いていたＡおよびＢを
使用すると、上記(11)式の差電圧ΔＶは次式により表わ
される。
うために、ＣD ＝ＣB ＋ＣC ／２とおき（ビット線長を
同一とした場合、ＣB ＋ＣC ／２＝ＣD と近似すること
ができる。）、従来例において用いていたＡおよびＢを
使用すると、上記(11)式の差電圧ΔＶは次式により表わ
される。
【００３４】
【００３５】
【００３６】上記(14)式において、従来例の場合と同様
に、Ａ＝１０、Ｂ＝３として差電圧ΔＶを計算してみる
と、ΔＶ＝０．１７ＶCCとなる。即ち、従来例における
差電圧ΔＶ＝０．０７ＶCCに対比して、本実施例におい
ては、ΔＶ＝０．１７ＶCCとなり、低電圧動作状態に伴
なうセンスアンプ入力の差電圧レベルが大幅に増大され
ることが分かる。
に、Ａ＝１０、Ｂ＝３として差電圧ΔＶを計算してみる
と、ΔＶ＝０．１７ＶCCとなる。即ち、従来例における
差電圧ΔＶ＝０．０７ＶCCに対比して、本実施例におい
ては、ΔＶ＝０．１７ＶCCとなり、低電圧動作状態に伴
なうセンスアンプ入力の差電圧レベルが大幅に増大され
ることが分かる。
【００３７】次に、本発明の第２の実施例について説明
する。図４は本実施例におけるメモリセルアレイの部分
を示すブロック図である。図４に示されるように、本実
施例のメモリセルアレイは、ビット線２０１および２０
２、ワード線２０３、２０４、２０５および２０６に対
応して、センスアンプ１と、ＮＭＯＳトランジスタ３お
よびメモリ容量４を含むメモリセル２と、メモリセル２
の同一構成のメモリセル５と、メモリ容量７およびＮＭ
ＯＳトランジスタ８を含むメモリセル６と、それぞれビ
ット線２０１および２０２に挿入接続されるＮＭＯＳト
ランジスタ１４、１６およびＮＭＯＳトランジスタ１
５、１７とを備えて構成される。なお、図４において
は、図１の場合と同様に、メモリセルアレイの一部分の
みが示されている。
する。図４は本実施例におけるメモリセルアレイの部分
を示すブロック図である。図４に示されるように、本実
施例のメモリセルアレイは、ビット線２０１および２０
２、ワード線２０３、２０４、２０５および２０６に対
応して、センスアンプ１と、ＮＭＯＳトランジスタ３お
よびメモリ容量４を含むメモリセル２と、メモリセル２
の同一構成のメモリセル５と、メモリ容量７およびＮＭ
ＯＳトランジスタ８を含むメモリセル６と、それぞれビ
ット線２０１および２０２に挿入接続されるＮＭＯＳト
ランジスタ１４、１６およびＮＭＯＳトランジスタ１
５、１７とを備えて構成される。なお、図４において
は、図１の場合と同様に、メモリセルアレイの一部分の
みが示されている。
【００３８】図４より明らかなように、本実施例の第１
の実施例との相違点は、ＮＭＯＳトランジスタ１４およ
び１５に見られるように、ビット線対のビット線２０１
および２０２の途中過程の線上に対して、トランスファ
ーゲートとして機能するＮＭＯＳトランジスタが挿入接
続されていることである。これにより、ビット線の容量
ＣB の値を小さくすることができる。センスアンプ１よ
り見て、このトランスファーゲートとして機能するＮＭ
ＯＳトランジスタよりも遠い位置に接続されているメモ
リセルを選択する場合には、前述の第１の実施例の場合
の動作と同様であるが、センセアンプ１より見て、トラ
ンスファーゲートよりも手前のメモリセルを選択する場
合には、ビット線２０１および２０２の容量は、それぞ
れＣB およびＣC ／２となるため、メモリセルの電位の
初期値をＶS とすると、センスアンプ１に入力される差
電圧ΔＶ' は、前記(12)式より次式にて与えられる。
の実施例との相違点は、ＮＭＯＳトランジスタ１４およ
び１５に見られるように、ビット線対のビット線２０１
および２０２の途中過程の線上に対して、トランスファ
ーゲートとして機能するＮＭＯＳトランジスタが挿入接
続されていることである。これにより、ビット線の容量
ＣB の値を小さくすることができる。センスアンプ１よ
り見て、このトランスファーゲートとして機能するＮＭ
ＯＳトランジスタよりも遠い位置に接続されているメモ
リセルを選択する場合には、前述の第１の実施例の場合
の動作と同様であるが、センセアンプ１より見て、トラ
ンスファーゲートよりも手前のメモリセルを選択する場
合には、ビット線２０１および２０２の容量は、それぞ
れＣB およびＣC ／２となるため、メモリセルの電位の
初期値をＶS とすると、センスアンプ１に入力される差
電圧ΔＶ' は、前記(12)式より次式にて与えられる。
【００３９】
【００４０】この(15)式と(13)式との対比により明らか
なように、ΔＶ' ＞ΔＶとなる。従って、本実施例にお
いては、前述の第１の実施例よりもセンスアンプ１に対
する差電圧の入力信号レベルを更に増大させることがで
きる。
なように、ΔＶ' ＞ΔＶとなる。従って、本実施例にお
いては、前述の第１の実施例よりもセンスアンプ１に対
する差電圧の入力信号レベルを更に増大させることがで
きる。
【００４１】
【発明の効果】以上説明したように、本発明は、第１の
ビット線および第２のビット線に接続される複数のメモ
リセルにより形成される半導体記憶装置に適用されて、
センスアンプに近接する側の複数のメモリセルにそれぞ
れ含まれるＮＭＯＳトランジスタのドレインを全て前記
第１のビット線に接続し、且つ当該メモリセルに含まれ
るメモリ容量の対極を全て前記第２のビット線に接続す
るとともに、残余の複数のメモリセルにそれぞれ含まれ
るＮＭＯＳトランジスタのドレインを全て前記第２のビ
ット線に接続し、且つ当該メモリセルに含まれるメモリ
容量の対極を全て前記第１のビット線に接続することに
より、低電圧動作時においても、センスアンプの入力差
電圧を十分なレベルに確保することができるという効果
がある。
ビット線および第２のビット線に接続される複数のメモ
リセルにより形成される半導体記憶装置に適用されて、
センスアンプに近接する側の複数のメモリセルにそれぞ
れ含まれるＮＭＯＳトランジスタのドレインを全て前記
第１のビット線に接続し、且つ当該メモリセルに含まれ
るメモリ容量の対極を全て前記第２のビット線に接続す
るとともに、残余の複数のメモリセルにそれぞれ含まれ
るＮＭＯＳトランジスタのドレインを全て前記第２のビ
ット線に接続し、且つ当該メモリセルに含まれるメモリ
容量の対極を全て前記第１のビット線に接続することに
より、低電圧動作時においても、センスアンプの入力差
電圧を十分なレベルに確保することができるという効果
がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例におけるメモリセルのビット線接
続を示す図である。
続を示す図である。
【図３】第１の実施例の動作を示すタイミング図であ
る。
る。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来例を示すブロック図である。
【図６】従来例の動作を示すタイミング図である。
１ センスアンプ ２、５、６、９ メモリセル ３、８、１０、１１、１４〜２４ ＮＭＯＳトランジ
スタ ４、７、２５、２６ モメリ容量 １２、１３、２７〜２９ 容量
スタ ４、７、２５、２６ モメリ容量 １２、１３、２７〜２９ 容量
Claims (2)
- 【請求項１】 ＭＯＳトランジスタとメモリ容量とによ
り形成されるメモリセルがＭ（正整数）個接続されるビ
ット線対と、当該ビット線対の線間に接続されるセンス
アンプとを有する半導体記憶装置において、 前記Ｍ個のメモリセルの内、前記センスアンプに近い側
に配置されるＮ（正整数、Ｎ＜Ｍ）個のメモリセルに含
まれるＭＯＳトランジスタのドレインを、全て前記ビッ
ト線対を形成する第１のビット線に接続し、且つ当該Ｎ
個のメモリセルに含まれるメモリ容量の対極を、全て前
記ビット線対を形成する第２のビット線に接続するとと
もに、残余の（Ｍ−Ｎ）個のメモリセル含まれるＭＯＳ
トランジスタのドレインを、全て前記第２のビット線に
接続し、且つ当該（Ｍ−Ｎ）個のメモリセルに含まれる
メモリ容量の対極を、全て前記第１のビット線に接続す
ることを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルの個数Ｍが偶数の場合
に、メモリセルの個数Ｎの値がＮ＝Ｍ／２として設定さ
れる請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003718A JPH06215564A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
| US08/181,468 US5430672A (en) | 1993-01-13 | 1994-01-13 | Dynamic random access memory device having one-transistor one-capacitor type memory cells coupled between bit lines paired with each other |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003718A JPH06215564A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215564A true JPH06215564A (ja) | 1994-08-05 |
Family
ID=11565093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003718A Pending JPH06215564A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5430672A (ja) |
| JP (1) | JPH06215564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737263A (en) * | 1996-03-19 | 1998-04-07 | Fujitsu Limited | Semiconductor memory of high integration, large capacity, and low power consumption |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515315A (en) * | 1993-12-24 | 1996-05-07 | Sony Corporation | Dynamic random access memory |
| JP2830726B2 (ja) * | 1993-12-28 | 1998-12-02 | 日本電気株式会社 | 半導体記憶装置 |
| JP3270294B2 (ja) * | 1995-01-05 | 2002-04-02 | 株式会社東芝 | 半導体記憶装置 |
| JPH08194679A (ja) * | 1995-01-19 | 1996-07-30 | Texas Instr Japan Ltd | ディジタル信号処理方法及び装置並びにメモリセル読出し方法 |
| JPH08221996A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体記憶装置 |
| US5719813A (en) * | 1995-06-06 | 1998-02-17 | Micron Technology, Inc. | Cell plate referencing for DRAM sensing |
| JPH0955080A (ja) * | 1995-08-08 | 1997-02-25 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のセル情報の書き込み及び読み出し方法 |
| JP2725652B2 (ja) * | 1995-08-11 | 1998-03-11 | 日本電気株式会社 | 半導体記憶装置 |
| US5615168A (en) * | 1995-10-02 | 1997-03-25 | International Business Machines Corporation | Method and apparatus for synchronized pipeline data access of a memory system |
| JP3359209B2 (ja) * | 1995-11-29 | 2002-12-24 | シャープ株式会社 | 半導体記憶装置及びメモリアクセス方法 |
| TW360954B (en) * | 1997-01-16 | 1999-06-11 | United Microelectronics Corp | Read-only memory structure and method of fabricating the same |
| KR100253305B1 (ko) * | 1997-08-05 | 2000-04-15 | 김영환 | 긴 리프레쉬간격을 갖는 메모리셀 제어방법 |
| JP3360717B2 (ja) * | 1997-09-29 | 2002-12-24 | 日本電気株式会社 | ダイナミック型半導体記憶装置 |
| US6201730B1 (en) * | 1999-06-01 | 2001-03-13 | Infineon Technologies North America Corp. | Sensing of memory cell via a plateline |
| JP4004809B2 (ja) * | 2001-10-24 | 2007-11-07 | 株式会社東芝 | 半導体装置及びその動作方法 |
| JP4462528B2 (ja) * | 2002-06-24 | 2010-05-12 | 株式会社日立製作所 | 半導体集積回路装置 |
| US8743591B2 (en) | 2011-04-26 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
| US10032505B2 (en) | 2015-07-13 | 2018-07-24 | International Business Machines Corporation | Dynamic random access memory with pseudo differential sensing |
| US9552869B1 (en) * | 2016-01-25 | 2017-01-24 | International Business Machines Corporation | Random access memory with pseudo-differential sensing |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292170B1 (ko) * | 1991-06-25 | 2001-06-01 | 사와무라 시코 | 반도체기억장치 |
-
1993
- 1993-01-13 JP JP5003718A patent/JPH06215564A/ja active Pending
-
1994
- 1994-01-13 US US08/181,468 patent/US5430672A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737263A (en) * | 1996-03-19 | 1998-04-07 | Fujitsu Limited | Semiconductor memory of high integration, large capacity, and low power consumption |
Also Published As
| Publication number | Publication date |
|---|---|
| US5430672A (en) | 1995-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990817 |