KR100292170B1 - 반도체기억장치 - Google Patents

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KR100292170B1
KR100292170B1 KR1019920005929A KR920005929A KR100292170B1 KR 100292170 B1 KR100292170 B1 KR 100292170B1 KR 1019920005929 A KR1019920005929 A KR 1019920005929A KR 920005929 A KR920005929 A KR 920005929A KR 100292170 B1 KR100292170 B1 KR 100292170B1
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Abstract

폴디드형 센스 앰프 구성에 있어서, 센스노드 T0a, T0b, … 의 비트선 BL0a, BL0b, … 로의 연결을 종래의 연속하는 비트선 사이에서가 아니고, 1 번째와 6 번째, 2 번째와 5 번째, 3 번째와 8 번째 및 4 번째와 7 번째를 1 조로 하여 연결하는 구성을 채택한다. 이에 의하여, 접속되는 비트선쌍 BL0a, BL2b, … 로 하는 비트선 페어의 짜맞춤을 넓게 잡으면서, 센스 앰프 피치를 넓힐 수 있다. 또한, 센스노드 T0a, T0b, … 에서의 트랜지스터 (430a, 430b) 를 통해서 데이터 버스 (MB0a, MB0b, …) 로의 배선이 짧아지는 구성을 하고 있는 반도체 기억장치이다.

Description

반도체기억장치
제1도는 본 발명의 실시예에 있어서의 다이나믹 RAM 의 메모리 매트릭스 구성을 나타내는 도면.
제2도는 종래의 다이나믹 RAM 에 있어서의 메모리 매트릭스 구성을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
30 : 메모리 매트릭스부
310a, 311a, 312b, 313b, 314b, 315b, 316a, 317a: 메모리셀
40 : 센스ㆍ데이터멀티플렉스부 400, 411, 412, 413: 센스앰프
420a, 422a, 421a, 423a, 422b, 420b, 423b, 421b: 비트선쌍 스위치용 트랜지스터
430a, 430b, 432a, 432b, 433a, 433b, 431a, 431b: 데이터 버스 스위치용 트랜지스터
BL0a, BL2a, BLla, BL3a, BL2b, BL0b, BL3b, BLlb: 비트선쌍
MB0a, MB0b: 데이터 버스 P0, Pl, P2, P3 : 선택신호
PR : 공통신호 WL0, WLI : 워드선
본 발명은 MOS반도체 메모리인 스태틱 RAM및 다이나믹 RAM등의 반도체 기억장치, 특히 그 메모리 매트릭스 구성에 관한 것이다.
종래의 상기종류의 반도체 기억장치로서는 예를 들면 다음과 같은 문헌에 기재된 것이 있었다. 이하, 그 구성을 도면을 사용하여 설명한다.
1989 - 아이이이이 - 인터내셔널 - 솔리드 - 스테이트 서큇쯔 컨퍼런스 다이제스트 오브 테크니컬 페이퍼즈 (1989 - IEEE - International - Solid state circuits conference digest of technical papers), 32 (1989), “ 어 60ns 3.3V 16Mb 다이나믹 디램 (A 60ns 3.3V 16Mb DRAM) p. 244 ∼ 245, 제2도는 MOS 반도체 메모리의 하나인 종래의 다이나믹 RAM의 메모리 매트릭스 구성을 나타내는 도이다.
이 메모리 매트릭스 구성은, 데이터를 격납하는 메모리 매트릭스부 (10) 와 메모리 셀 정보의 증폭 및 선택을 하는 센스ㆍ데이터 멀티 플렉스부 (20)로 구성되어 있다.
메모리 매트릭스부 (10) 는 워드선 (WL0, WL1, …) 과, 데이터 격납용의 메모리셀 (110b, 111a, 112a, 113b, 114a, 115b, 116b, 117a, …) 과, 비트선쌍 (BL0b· BL0a, BL1a· BL1b, BL2a· BL2b, BL3b· BL3a, …) 을 갖추고 있다.
여기에서, 110b, 111a, …, BL0b· BL0a, … 등에 있어서의 첨자 a 는 정상(正相), b 는 역상을 각각 나타낸다. 이하 동일하게 정상인때에는 첨자 a 를, 역상인때에는 첨자 b 를 붙인다.
워드선 (WL0, WL1, …) 과 비트선쌍 (BL0b· BL0a, BL1a· BL1b, BL2a· BL2b, BL3b· BL3a, …) 이 직교하고 이 워드선 (WL0, WL1, …) 과 비트선쌍 (BL0b· BL0a, BL1a· BL1b, BL2a· BL2b, BL3b· BL3a, …) 의 한쪽과의 교점에, 메모리셀 (110b, 111a, 112a, 113b, 114a, 115b, 116b, 117a, …) 이 각각 접속되어 있다.
센스 · 데이터 멀티 플렉스부(20) 는 메모리 셀 정보의 검지 증폭을 하는 센스 앰프 (210, 211, 212, 213, …) 와 비트선쌍 스위치용 트랜지스터 (220b, 220a, 221a, 221b, 222a, 222b, 223b, 223a, …) 와, 스위치 수단인 데이터 버스스위치용 트랜지스터, (230b, 230a, 231a, 231b, 232a, 232b, 233b, 233a, …) 를 갖추고 있다.
센스 앰프 (210, 211, 212, 213, …) 는 센스노드 (T0b, T0a, T1a, T1b, T2a, T2b, T3b, T3a, …) 를 가지며, 그 각각은 트랜지스터 (220b, 220a, 221a, 221b, 222a, 222b, 223b, 223a, …) 의 소스(또는 드레인) 로 하고, 그 드레인 (또는 소스) 으로서는 비트선 (BL0b· BL0a, BL1a · BL1b, BL2a· BL2b, BL3b· BL3a, …) 에, 그리고 그 게이트로서는 공통신호 (PR) 에 접속되어 있다.
또, 센스 노드 (T0b, T0a, T1a, T1b, T2a, T2b, T3b, T3a, …) 는 트랜지스터 (220b, 220a, 221a, 221b, 222a, 222b, 223b, 223a, …) 의 소스 (또는 드레인) 로 하고, 그 드레인 (또는 소스) 으로서는 복수쌍의 데이터 버스선으로 이루는 데이터 버스 (MB0a, MB0b, …) 에, 그리고 그 게이트로서는 선택신호 (P0, P1, P2, P3, …) 에 접속되어 있다.
상기 종류의 메모리 매트릭스 구성을 동작 시키는데에는, 우선 도시하지 않은 로우 디코더 (row decoder) 에 의하여 워드선(WL0, WL1, …) 중의 1 개, 예를 들어 WL0 를 선택하고, 메모리 셀 (110b, 111a, 112a, 113b, …) 의 정보를 비트선 (BL0b, BL1a, BL2a,BL3b, …) 의 정보는 트랜지스터 (220b, 221a, 222a, 223b, …) 를 통해서 센스노드 (T0a, T1a, T2a, T3b, …) 로 전해진다.
센스노드 (T0a, T1a, T2a, T3b, …) 에서는 센스 앰프 (210, 211, 212, 213, …) 에 의하여 이 센스 노드상의 데이터가 증폭되고, 비프선 (BL0b, BL1a, BL2a,BL3b, …) 에 다시 기입된다.
다음에 선택신호 (P0, P1, P2, P3, …) 중 1 개가 선택되고 센스노드 (T0a, T1a, T2a, T3b, …) 중 하나의 정보가 데이터 버스 (MB0a, MB0b, …) 로 전송된다. 데이터 버스 (MB0a, MB0b, …) 는 도시하지 않은 컬럼 디코더에 의하여, 그 한쌍이 선택되어 메모리 출력된다.
그러나, 종래의 다이나믹 RAM 에 있어서의 메모리 매트릭스 구성에서는, 다음과 같은 과제가 있었다.
(1) 제2도에 도시된 바와 같이, 센스앰프 (예를 들면 210, 212) 는 4 비트선 마다 1개가 배치되어 있다. 이것은, 1비트선 페어피치에 1센스 앰프가 수용될 수 없기 때문이지만 이 센스 앰프의 레이아우트상 비트선 페어를 넓힐 필요가 있다. 그 때문에, 여분의 면적이 필요해지고, 칩 사이즈의 증대가 초래되었다.
(2) 데이터 버스 (MBOa, MBOb, …) 와 트랜지스터 (예를 들면 230b, 230a, 232a, 232b) 를 통해서 센스노드 (TOb, TOa, T2a, T2b)를 접속하기 때문에, 제2도에서는 긴 배선 LO2b, LO2a가 필요해지고, 고집적화를 방해하며, 칩 사이즈의 증대와 동작속도의 저하가 초래되었다.
이와 같이, 종래의 메모리 매트릭스 구성에서는, 칩사이즈의 축소와 동작속도의 고속화라고 하는 점에 있어서 기술적으로 충분히 만족스러운 것이 얻어지지 않았다.
본 발명은, 상기 종래 기술이 가지고 있던 과제로서, 칩사이즈의 축소 및 동작속도의 고속화가 곤란하다고 하는 점에 대해서 해결된 반도체 기억장치의 메모리 매트릭스 구성을 제공하는 것이다.
본 발명의 상기 과제를 해결하기 위하여, 복수개의 메모리 셀이 평해한 복수개의 워드선 및 이것과 직교하는 수개의 비트선을 통해서 매트릭스상으로 배열되고, 이 각각의 평행한 2 개의 비트선이 1 개의 워드선과 교차하여 그한족의 교점에 1 개의 메모리 셀이 접속되고, 다른쪽의 교점에는 메모리 셀이 접속되지 않은 구성이고, 또한 상기 비트선쌍의 정보를 증폭하는 복수개의 센스앰프가 스위치 수단을 통해서 데이터 버스에 접속되는 반도체 기억장치는 다음의 수단을 강구하고 있다. 즉, 본 발명에서는 1번째와 6번째 혹은 2 번째와 5 번째의 비트선에 접속되는 센스 앰프를 상기 비트선의 종단의 한쪽에 배치하는 동시에 3번재 8번째 혹은 4 번째와 7번째의 상기 비트선에 접속되는 상기 센스앰프를 상기 비트선의 종단의 다른쪽에 배치하고, 이들의 센스 앰프의 짜맞춤을 1 단위로하여 메모리 매트릭스를 구성하고 있다.
본 발명에 의하면, 이상과 같이 반도체 기억장치를 구성하였으므로, 센스노드를 통해서 접속되는 센스 앰프는, 폴디드형 센스 앰프 구성이 되고, 센스 노드의 비트선에의 연결이 종래의 연속하는 비트선 사이가 아니고, 1 번째와 6번째, 2 번째와 5번째, 3 번째와 8번째 및 4 번째와 7 번째라고 하는 구성의 한쌍으로서 연결하는 구성으로 된다. 이에 따라, 접속되는 비트선쌍이 되는 비트선 페어의 짜맞춤이 넓어지고, 센스앰프 피치의 확대화를 도모할 수 있다. 센스앰프가 접속된 센스 앰프 노드에서 스위치 수단을 통해서 데이터 버스로의 배선이 짧아진다. 따라서, 상기 과제를 해결할 수 있는 것이다.
[실시예]
제1도는 본 발명의 실시예를 나타내는 다이나믹 RAM 에 있어서의 메모리 매트릭스 구성을 나타내는 도이며, 종래의 제2도중의 요소와 공통의 요소에는 공통의 부호가 붙어 있다.
이 메모리 매트릭스 구성은, 데이터를 격납하는 메모리 매트릭스부 (30) 와, 메모리 셀 정보의 증폭 및 선택을 하는 센스 · 데이터 멀티플렉스부 (40)로 구성되어 있다.
메모리 매트릭스부 (40) 는 워드선 (WL0, WL1, …) 과, MOS 트랜지스터로 이루는 데이터 격납용의 메모리 셀 (310b, 311a, 312b313b, 314b, 315b, 316a, 317a, …) 과, 비트선쌍 (BL0a · BL2a, BL1a· BL3a, BL2b· BL0b, BL3b· BL1b, …) 를 갖추고 있다.
워드선 (WL0, WL1, …) 과 비트선쌍 (BL0a · BL2a, BL1a· BL3a, BL2b· BL0b, BL3b· BL1b, …) 은 교차하고, 이 워드선 (WL0, WL1, …) 과 비트선쌍 (BL0a · BL2a, BL1a· BL3a, BL2b· BL0b, BL3b· BL1b, …) 의 한쪽과의 교점에, 메모리 셀 (310b, 311a, 312b313b, 314b, 315b, 316a, 317a, …) 이 각각 접촉되어 있다.
센스 · 데이터 멀티플렉스부 (40) 는, 비트선쌍의 데이터를 검지 및 증폭하는 MOS 트랜지스터로 이루는 센스 앰프 (410, 411, 412, 413, …) 와 비트선쌍 스위치용의 트랜지스터 (420a, 422a, 421a, 423a, 422b, 420b, 423b, 421b, …) 와 스위치 수단인 데이터 버스 스위치용 트랜지스터 (430a, 430b, 432a, 432b, 433a, 431a, 431b, …) 를 구비하고 있다.
센스 앰프 (410, 411, 412, 413, …) 는 센스 노드 (T0a, T0b, T1a, T1b,T2a, T2b, T3a, T3b, …) 를 가지며, 그 각각은 트랜지스터 (420a, 422a, 421a, 423a, 422b, 420b, 423b, 421b, …) 의 소스 (또는 드레인 ) 로 하고 그 드레인 (또는 소스) 으로서 비트선 (BL0a· BL2a, BL1a· BL3a, BL2b· BL0b, BL3b· BL1b, …), 그리고 그 게이트로서 공통신호 PR 에 접속되어 있다.
또한, 센스 노드 (T0a, T0b, T1a, T1b,T2a, T2b, T3a, T3b, …) 는 트랜지스터 (430a, 430b, 432a, 432b, 433a, 431a, 431b, …) 의 소스 (또는 드레인) 로 하고, 그 드레인 (또는 소스) 으로서 복수쌍의 데이터 버스선으로 이루는 데이터 버스 (MB0a, MB0b, …), 그리고 그 게이트로서 선택신호 (P0, P1, P2, P3, …) 에 접속되어 있다.
이와 같은 다이나믹 RAM 의 메모리 매트릭스 구성을 동작시키는데에는, 우선 도시하지 않은 로우 디코더에 의하여 워드선 (WL0, WL1, …) 중 1 개, 예를 들면 WL0 를 선택하고, 메모리 셀 (310a311a, 312b313b,…) 의 정보를 비트선 (BL0a, BL1a, BL2b, BL3b, …) 으로 전달한다. 공통신호 (PR) 가 온 상태인때, 비트선 정보는 트랜지스터 (420a, 421a, 422b, 423b, …) 를 통해서 센스노드 (T0a, T1a, T2b, T3b, …) 로 전해진다.
센스노드 (T0a, T1a, T2b, T3b, …) 에서는 센스 앰프 (410, 411, 412, 413, …) 에 의하여 이 센스 노드 상의 데이터가 증폭되고, 비트선 (BL0a, BL1a, BL2b, BL3b, …) 에 다시 기입된다. 다음에 선택신호 (P0, P1, P2, P3, …) 중 1 개가 선택되어, 센스노드 (T0a, T1a, T2b, T3b, …) 중 하나의 정보가 데이터 버스 (MB0a, MB0b, …) 로 전송된다. 데이터버스(MB0a, MB0b, …) 는 도시하지 않은 컬럼 디코더에 의하여 그의 1 쌍이 선택되어, 메모리 출력이 된다.
본 실시예에서는 다음과 같은 잇점이 있다.
센스 노드 (T0a, T0b, T1a, T1b,T2a, T2b, T3a, T3b, …) 의 비트선 (BL0a· BL2a, BL1a· BL3a, BL2b· BL0b, BL3b· BL1b, …) 으로 연결하고, 종래의 연속하는 비트선사이가 아닌 1 번재와 6번째, 2 번째와 5번째, 3 번째와 8번째 및 4 번째와 7 번째를 한쌍으로서 연결하는 구성, 즉 폴디드형 센스앰프 구성을 채택하고 있다. 그 때문에, 접속되는 비트선쌍 (BL0a· BL2a, BL1a· BL3a, BL2b· BL0b, BL3b· BL1b, …) 이 되는 비트선 페어의 짜맞춤을 넓게 잡으면서, 센스앰프 피치를 넓힐 수 있다. 다라서, 센스 앰프 피치 확대를 위한 여분의 면적이 불필요해지고, 집적회로에 있어서의 칩 사이즈의 축소화가 가능해 진다.
또한, 센스 노드 (T0a, T0b, T1a, T1b,T2a, T2b, T3a, T3b, …) 에서 트랜지스터 (430a, 430b, 432a, 432b, 433a, 431a, 431b, …) 를 통한 데이터 버스 (MB0a, MB0b, …) 로의 배선이 짧아지므로, 집적도를 향상 할 수 있고, 이에 따라서 억세스의 고속화가 가능해진다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 여러가지 변형이 가능하다.
예를 들면, 트랜지스터 (420a, 422a, 421a, 423a, 422b, 420b, 423b, 421b, …) 혹은 (430a, 430b, 432a, 432b, 433a, 431a, 431b, …) 를 도시된 것 이외의 개소에 설치하거나, 혹은 다른 구성의 스위치 수단으로 구성해도 좋다. 또, 상기 실시예에서는 다이나믹 RAM 에 관해서 설명 했지만, 메모리셀 (310b, 311a, 312b313b, 314b, 315b, 316a, 317a, …) 등의 구성을 변경하므로서, 스태틱 RAM등의 각종의 반도체 메모리에 적용할 수 있다.
이상 상세히 설명한 바와 같이, 본 발명에 의하면, 센스앰프 피치를 넓게 하기 위하여, 접속된 비트선쌍이 되는 비트선 페어의 짜맞춤을 넓게 잡으면서, 폴디드형 센스앰프 구성을 채택하였으므로, 센스 앰프를 효율좋게 배치할 수 있고, 이에 의하여 칩사이즈를 축소할 수 있다. 또한 센스 앰프의 센스 노드에서 스위치 수단을 통해서 데이터 버스에의 배선이 짧아지므로, 집적도를 향상할 수 있고, 이에 따라서 동작속도의 고속화가 가능해진다. 따라서, 다이나믹 RAM등의 각종의 반도체 메모리에 이용할 수 있다.

Claims (1)

  1. 복수의 비트선과, 상기 비트선에 교차하는 복수의 워드선과, 상기 비트선과 상기 워드선에 접속된 복수의 메모리셀과, 선택된 상기 워드선에 접속된 메모리셀로부터 판독된 정보를 증폭하는 복수의 센스앰프와, 상기 센스 앰프의 출력을 전송하는 데이터 전송쌍을 갖는 반도체 기억장치에 있어서, 상기 복수의 비트선은 제 1 비트선과 제 2 비트선으로 구성된 제 1 비트선쌍과, 제 3 비트선과 제 4 비트선으로 구성된 제 2 비트선쌍을 포함하며, 상기 복수의 워드선은 제 1 및 제 2 워드선을 포함하고, 상기 복수의 센스앰프는 제 1 및 제 2 센스앰프를 포함하고, 상기 제 1 비트선 및 상기 제 3 비트선은 상기 제 1 워드선에 접속된 메모리셀과 접속되고, 상기 제 2 비트선 및 상기 제 4 비트선은 상기 제 2 워드선에 접속된 메모리셀과 접속되고, 상기 제 1 센스앰프는 상기 제 1 비트선 및 상기 제 4 비트선에 접속되고, 상기 제 2 센스앰프는 상기 제 2 비트선 및 상기 제 3 비트선에 접속되고, 상기 데이터전송선쌍은 상기 제 1 비트선쌍과 제 2 비트선쌍사이에 배치되고, 상기 제 1 및 상기 제 2 센스앰프는 상기 데이터전송선쌍을 구성하는 데이터전송선사이에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04356799A (ja) * 1990-08-29 1992-12-10 Mitsubishi Electric Corp 半導体記憶装置
JPH06215564A (ja) * 1993-01-13 1994-08-05 Nec Corp 半導体記憶装置
US5384726A (en) * 1993-03-18 1995-01-24 Fujitsu Limited Semiconductor memory device having a capability for controlled activation of sense amplifiers
JP2638487B2 (ja) * 1994-06-30 1997-08-06 日本電気株式会社 半導体記憶装置
JPH08172169A (ja) * 1994-12-16 1996-07-02 Toshiba Microelectron Corp 半導体記憶装置
US5499205A (en) * 1995-01-31 1996-03-12 Goldstar Electron Co., Ltd. Bit line structure
US5581126A (en) * 1995-09-14 1996-12-03 Advanced Micro Devices, Inc. Interlaced layout configuration for differential pairs of interconnect lines
KR100320682B1 (ko) 1999-10-08 2002-01-17 윤종용 반도체 메모리 소자
JP3910047B2 (ja) * 2001-11-20 2007-04-25 松下電器産業株式会社 半導体記憶装置
JP4010336B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010335B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4151688B2 (ja) 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4186970B2 (ja) 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4586739B2 (ja) 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02183490A (ja) * 1989-01-09 1990-07-18 Toshiba Corp ダイナミック型半導体記憶装置
JPH02183489A (ja) * 1989-01-09 1990-07-18 Toshiba Corp ダイナミック型半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
JPS6273492A (ja) * 1985-09-26 1987-04-04 Nec Corp 半導体メモリ装置
US4920517A (en) * 1986-04-24 1990-04-24 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having sub bit lines
JPS6348697A (ja) * 1986-08-15 1988-03-01 Fujitsu Ltd 半導体記憶装置
JPS63224250A (ja) * 1987-03-12 1988-09-19 Toshiba Corp 半導体記憶装置
JPH0713849B2 (ja) * 1987-03-23 1995-02-15 三菱電機株式会社 ダイナミツク形半導体記憶装置
JP2982905B2 (ja) * 1989-10-02 1999-11-29 三菱電機株式会社 ダイナミック型半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02183490A (ja) * 1989-01-09 1990-07-18 Toshiba Corp ダイナミック型半導体記憶装置
JPH02183489A (ja) * 1989-01-09 1990-07-18 Toshiba Corp ダイナミック型半導体記憶装置

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KR930001212A (ko) 1993-01-16
US5272665A (en) 1993-12-21

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