JPH02183489A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H01—ELECTRIC ELEMENTS
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）
に係り、特にビット線間の干渉ノイズの低減を図った高
密度ＤＲＡＭに関する。
に係り、特にビット線間の干渉ノイズの低減を図った高
密度ＤＲＡＭに関する。
（従来の技術）
１トランジスタ／１キヤパシタのメモリセル構造を持つ
ＤＲＡＭは、メモリセル構造の改良と微細加工技術の進
歩により著しく高集積化が進んでいる。ＤＲＡＭのメモ
リセルアレイのデータは、ピット線対を通してセンスア
ンプで増幅されて読み出される。ＤＲＡＭの高密度化に
よりビット線間隔は極めて微細になっており、ビット線
間結合容量の増大によるビット線間の干渉ノイズが、デ
ータを正確に読み出す上で大きい問題となってきている
（例えば、ＪＳＳＣｏｃｔ、 １９８８． Ｍ、 Ａｏ
ｋｌ他ｐｐＨ１３−１１１９，Ｙ、 Ｎａｋａｇｏｍｅ
他ｐｐＨ２０−１１２７等）。
ＤＲＡＭは、メモリセル構造の改良と微細加工技術の進
歩により著しく高集積化が進んでいる。ＤＲＡＭのメモ
リセルアレイのデータは、ピット線対を通してセンスア
ンプで増幅されて読み出される。ＤＲＡＭの高密度化に
よりビット線間隔は極めて微細になっており、ビット線
間結合容量の増大によるビット線間の干渉ノイズが、デ
ータを正確に読み出す上で大きい問題となってきている
（例えば、ＪＳＳＣｏｃｔ、 １９８８． Ｍ、 Ａｏ
ｋｌ他ｐｐＨ１３−１１１９，Ｙ、 Ｎａｋａｇｏｍｅ
他ｐｐＨ２０−１１２７等）。
第２２図および第２３図を用いて上述の干渉雑音の問題
を具体的に説明する。第２２図は、通常の折返しビット
線構造のＤＲＡＭメモリセルアレイの隣接する４対のビ
ットｆｊ！ＢＬ、ＢＬ （ＢＬ、。
を具体的に説明する。第２２図は、通常の折返しビット
線構造のＤＲＡＭメモリセルアレイの隣接する４対のビ
ットｆｊ！ＢＬ、ＢＬ （ＢＬ、。
Ｂ Ｌ’ １１ 、 Ｂ Ｌ １ ＊ Ｂ Ｌ ＋
＋ ・・・）とこれらに接続されるダイナミック型セ
ンスアンプ５Ａ（ＳＡ、。
＋ ・・・）とこれらに接続されるダイナミック型セ
ンスアンプ５Ａ（ＳＡ、。
ＳＡ、、・・・）の部分の等価回路であり、第２３図は
その動作時の各部の電圧波形である。なおここでは、隣
接ビット線間のノイズをδ１ （セルデータ読出し時）
と６２ （センスアンプ活性化時）に分けて説明する。
その動作時の各部の電圧波形である。なおここでは、隣
接ビット線間のノイズをδ１ （セルデータ読出し時）
と６２ （センスアンプ活性化時）に分けて説明する。
また、以下の仮定をおく。
■ ノイズは隣接するビット線のみから受ける。
■ ビット線は（１／２）Ｖｃ ｃプリチャージ方式と
し、ワード線ＷＬが立上がるとセルデータは一方のビッ
ト線ＢＬに出力され、他方のビット線ＢＬは隣接ビット
線からのノイズによる他、電位変化はないものとする。
し、ワード線ＷＬが立上がるとセルデータは一方のビッ
ト線ＢＬに出力され、他方のビット線ＢＬは隣接ビット
線からのノイズによる他、電位変化はないものとする。
■隣接ピッ）ｆｊｌｌｌｉｉ容量は、対をなすビット線
間容量（Ｃ１ｎｔｒａ） 異なる対のビット線間容量
（Ｃ１ｎｔｅｒ）共にＣとする。
間容量（Ｃ１ｎｔｒａ） 異なる対のビット線間容量
（Ｃ１ｎｔｅｒ）共にＣとする。
以上の仮定は説明の便宜上のもので、実際には他の動作
モード例えばＶＣＣプリチャージ方式の場合にも有効で
ある。
モード例えばＶＣＣプリチャージ方式の場合にも有効で
ある。
ＤＲＡＭがアクティブ状態になり、ワード線ＷＬｏが選
択されるとメモリセルＭ（Ｍｌ、Ｍ２゜・・・）からビ
ット線ａｔ、ｏ、ＢＬ、、・・・に信号電圧が読み出さ
れる。いま注目カラムをセンスアンプＳＡ１のカラムと
すると、干渉ノイズが最も大きい最悪パターンは、Ｍ、
”Ｌ、Ｍ２ ’ｗＬ、Ｍ３ ｍＬ、Ｍ４−Ｈの場合であ
る。Ｌ”レベルの読出し信号電位が−Ｖｓ、 “Ｈ“
レベルの読出し信号電位が＋Ｖｓとすると、最悪パター
ンのデータが読み出された場合の各ビット線にρるノイ
ズは次の表のようになる。但し、ビット線の総容量Ｃｔ
ｏｔａｌに対するビット線間結合容量Ｃの比（結合比）
をＣ／ Ｃｔｏｔａｌ −Ｃｎとしである。
択されるとメモリセルＭ（Ｍｌ、Ｍ２゜・・・）からビ
ット線ａｔ、ｏ、ＢＬ、、・・・に信号電圧が読み出さ
れる。いま注目カラムをセンスアンプＳＡ１のカラムと
すると、干渉ノイズが最も大きい最悪パターンは、Ｍ、
”Ｌ、Ｍ２ ’ｗＬ、Ｍ３ ｍＬ、Ｍ４−Ｈの場合であ
る。Ｌ”レベルの読出し信号電位が−Ｖｓ、 “Ｈ“
レベルの読出し信号電位が＋Ｖｓとすると、最悪パター
ンのデータが読み出された場合の各ビット線にρるノイ
ズは次の表のようになる。但し、ビット線の総容量Ｃｔ
ｏｔａｌに対するビット線間結合容量Ｃの比（結合比）
をＣ／ Ｃｔｏｔａｌ −Ｃｎとしである。
これにより、注目カラムのビット線ＢＬ。
ＢＦ２間の電位差は、
１（１／２）Ｖｃｃ−Ｖｓ）−１（１／２）Ｖｃｃ
２ＣｎＶｓｌ−−Ｖｓ ＋ ２Ｃｎ Ｖｓ となり、従ってデータ読出し時のノイズは、δ１−２Ｃ
ｎＶｓ となる。
２ＣｎＶｓｌ−−Ｖｓ ＋ ２Ｃｎ Ｖｓ となり、従ってデータ読出し時のノイズは、δ１−２Ｃ
ｎＶｓ となる。
次にセンスアンプ活性化時のノイズδ２については次の
通りである。簡単のためセンスアンプはｎチャネルＭＯ
Ｓトランジスタにより構成されたダイナミック型フリッ
プフロップ（ＮＭＯＳセンスアンプ）とし、その共通ソ
ース電位φＳが第２３図に示すように（１／２）Ｖｃｃ
よりゆっくり低下する場合を考える。φＳを下げるに従
い各センスアンプはオンするが、オンする時間には差が
ある。先ず、φＳの電位が、（１／２）Ｖｃｃ−ｖｔｈ
となった時点で、センスアンプＳＡ２がオンし、ビット
線ＢＬ２の放電が開始される。次いでφＳが、（１／２
）Ｖｃ ｃ −２Ｃｎ Ｖｓ −ｖｔｈ或いはそれ以下
となった時点でセンスアンブＳＡｏ、ＳＡｌがオンし、
ビット線ＢＬｏｌＢＬ１の放電が開始される。従って注
目カラムのビット線ＢＬ１はこれに先だって放電を開始
するビット線ＢＬ２のため更に干渉ノイズを受けること
になる。このノイズδ２は、φＳが十分ゆっくり下がる
とすると、第２３図に示すように、δ２ − Ｃｎｌ（Ｖ ＢＬ２− Ｖ ＢＬ２＋ Ｖ ｔｈ）
＋ （Ｖ ＢＬ２− Ｖ ＢＬＩ）］−Ｃｎ（−Ｖｓ
＋ Ｖｔｈ＋ ２ Ｃｎ Ｖｓ）となる。以上をまとめ
ると、通常の折返しビット線構造のＤＲＡＭではビット
線間の干渉ノイズとして、 δ１＋６２−２Ｃｎ ２Ｖｓ ＋Ｃｎ （Ｖｓ ＋Ｖ
ｔｈ）・・・（１） を受けることになる。
通りである。簡単のためセンスアンプはｎチャネルＭＯ
Ｓトランジスタにより構成されたダイナミック型フリッ
プフロップ（ＮＭＯＳセンスアンプ）とし、その共通ソ
ース電位φＳが第２３図に示すように（１／２）Ｖｃｃ
よりゆっくり低下する場合を考える。φＳを下げるに従
い各センスアンプはオンするが、オンする時間には差が
ある。先ず、φＳの電位が、（１／２）Ｖｃｃ−ｖｔｈ
となった時点で、センスアンプＳＡ２がオンし、ビット
線ＢＬ２の放電が開始される。次いでφＳが、（１／２
）Ｖｃ ｃ −２Ｃｎ Ｖｓ −ｖｔｈ或いはそれ以下
となった時点でセンスアンブＳＡｏ、ＳＡｌがオンし、
ビット線ＢＬｏｌＢＬ１の放電が開始される。従って注
目カラムのビット線ＢＬ１はこれに先だって放電を開始
するビット線ＢＬ２のため更に干渉ノイズを受けること
になる。このノイズδ２は、φＳが十分ゆっくり下がる
とすると、第２３図に示すように、δ２ − Ｃｎｌ（Ｖ ＢＬ２− Ｖ ＢＬ２＋ Ｖ ｔｈ）
＋ （Ｖ ＢＬ２− Ｖ ＢＬＩ）］−Ｃｎ（−Ｖｓ
＋ Ｖｔｈ＋ ２ Ｃｎ Ｖｓ）となる。以上をまとめ
ると、通常の折返しビット線構造のＤＲＡＭではビット
線間の干渉ノイズとして、 δ１＋６２−２Ｃｎ ２Ｖｓ ＋Ｃｎ （Ｖｓ ＋Ｖ
ｔｈ）・・・（１） を受けることになる。
この様なビット線間干渉ノイズは、集積度の向上に伴う
ビット線間の距離の縮小によりますます大きくなる。最
悪の場合、センスアンプに入力される信号電位差がこの
干渉ノイズより小さくなり、センスアンプ感度以下にな
るとセンスアンプが逆データをラッチするという誤動作
を生じる。
ビット線間の距離の縮小によりますます大きくなる。最
悪の場合、センスアンプに入力される信号電位差がこの
干渉ノイズより小さくなり、センスアンプ感度以下にな
るとセンスアンプが逆データをラッチするという誤動作
を生じる。
この様な問題を解決する方式として従来、ビット線を交
差させることにより、干渉ノイズ低減を図るものが提案
されている。例えば、■特開昭６３−１４８４８９号公
報、■ｌ５ＳＣＣ８８Ｄ１ｇｅｓｔｏ１’ Ｔｅｃｈｎ
ｌｃａｌ Ｐａｐｅｒｓ ｐｐ２３Ｂ−２３９等がある
。しかし前者■の方式では対をなすビット線同士の間の
結合容１ｃｌｎｔｒａによる干渉ノイズが除去できず、
またビット線長手方向にビット線交差部を複数箇所必要
とし、この交差部のためチップ面積が増大する。後者■
のＦｌｇ、 ４ （ｂ）の方式は干渉ノイズを原理的に
は完全に除去できるが、その分ビット線交差部は一層複
雑となり、従って更にチップ面積の増大をもたらす、と
いった問題があった。
差させることにより、干渉ノイズ低減を図るものが提案
されている。例えば、■特開昭６３−１４８４８９号公
報、■ｌ５ＳＣＣ８８Ｄ１ｇｅｓｔｏ１’ Ｔｅｃｈｎ
ｌｃａｌ Ｐａｐｅｒｓ ｐｐ２３Ｂ−２３９等がある
。しかし前者■の方式では対をなすビット線同士の間の
結合容１ｃｌｎｔｒａによる干渉ノイズが除去できず、
またビット線長手方向にビット線交差部を複数箇所必要
とし、この交差部のためチップ面積が増大する。後者■
のＦｌｇ、 ４ （ｂ）の方式は干渉ノイズを原理的に
は完全に除去できるが、その分ビット線交差部は一層複
雑となり、従って更にチップ面積の増大をもたらす、と
いった問題があった。
（発明が解決しようとする課ＷＪ）
以上のように、高集積化ＤＲＡＭのビット線間の干渉雑
音を低減する方式として従来提案されているものは、ビ
ット線交差のためにチップ面積が増大するという問題が
あった。
音を低減する方式として従来提案されているものは、ビ
ット線交差のためにチップ面積が増大するという問題が
あった。
本発明はこの様な点に鑑みなされたもので、チップ面積
の増大をもたらすことなく、効果的にビット線間の干渉
雑音の低減を図ったＤＲＡＭを提供することを目的とす
る。
の増大をもたらすことなく、効果的にビット線間の干渉
雑音の低減を図ったＤＲＡＭを提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
本発明は、折返しビット線構造のＤＲＡＭにおいて、第
１のビット線対を第２のビット線対の間に配設する、と
いう構成を基本単位とし、これを繰返し配設すると共に
、第１のビット線対または第２のビット線対の少なくと
も一方をその長手方向の中間部で交差させたことを特徴
とする。
１のビット線対を第２のビット線対の間に配設する、と
いう構成を基本単位とし、これを繰返し配設すると共に
、第１のビット線対または第２のビット線対の少なくと
も一方をその長手方向の中間部で交差させたことを特徴
とする。
（作用）
本発明によれば、一つのビット線対の間に他のビット線
対を挟む形とし、且つその一方のビット線対を交差させ
ることで、効果的に干渉雑音を低減することができる。
対を挟む形とし、且つその一方のビット線対を交差させ
ることで、効果的に干渉雑音を低減することができる。
しかもこの場合、第１゜第２のビット線対の一方には交
差部を設けず、他方についてのみ中間位置で交差させる
構成とすれば、メモリセルアレイ全体としてビット線交
差部は最少限の数となり、ビット線交差によるチップ面
積の増大は避けられる。
差部を設けず、他方についてのみ中間位置で交差させる
構成とすれば、メモリセルアレイ全体としてビット線交
差部は最少限の数となり、ビット線交差によるチップ面
積の増大は避けられる。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例のＤＲＡＭの概略構成を示す。メモリ
セルアレイは、複数のビット線対ＢＬ。
セルアレイは、複数のビット線対ＢＬ。
ＢＬ （ＢＬｏ、 ＢＬ、 、 ＢＬｌ、 ＢＬ、 、
−）と複数本のワード線ＷＬ （ＷＬＯ、ＷＬｔ 、・
・・）が互いに交差して配設され、それらの交点位置に
メモリセルＭを配置して構成される。ビット線対ＢＬ、
ＢＬは、第１のビット線対ＢＬｏ、ＢＬ。
−）と複数本のワード線ＷＬ （ＷＬＯ、ＷＬｔ 、・
・・）が互いに交差して配設され、それらの交点位置に
メモリセルＭを配置して構成される。ビット線対ＢＬ、
ＢＬは、第１のビット線対ＢＬｏ、ＢＬ。
が第２のビット線対ＢＬ、、ＢＬ１の間に挟まれる形で
、その繰返しパターンとして配設されている。第１のビ
ット線対ＢＬ、、ＢＬｏはその長手方向の中間位置で一
回交差させている。ダイナミック型ビット線センスアン
プＳＡ （ＳＡＯ。
、その繰返しパターンとして配設されている。第１のビ
ット線対ＢＬ、、ＢＬｏはその長手方向の中間位置で一
回交差させている。ダイナミック型ビット線センスアン
プＳＡ （ＳＡＯ。
ＳＡ１； ・・・）は交互にメモリセルアレイの両側に
配置されて各ビット線対に接続されている。
配置されて各ビット線対に接続されている。
この実施例のＤＲＡＭでのビット線間干渉ノイズが最悪
条件となるのは、第２図に示すようなデ−タ・パターン
の場合であ、る。このようなデータ（′信号電位Ｖｓ）
が読み出された場合の各ビット線の電位は、ビット線の
一回交差により容量結合が半分になる部分があることを
考慮して以下のようになる。但し、プリチャージ電位を
Ｖｐとしている。
条件となるのは、第２図に示すようなデ−タ・パターン
の場合であ、る。このようなデータ（′信号電位Ｖｓ）
が読み出された場合の各ビット線の電位は、ビット線の
一回交差により容量結合が半分になる部分があることを
考慮して以下のようになる。但し、プリチャージ電位を
Ｖｐとしている。
ｖｕ Ｌ Ｏ−Ｖ９−Ｖｓ −（１／２） Ｃｎ Ｖｓ
Ｖａ Ｌ ｕ−Ｖｐ−（３／２）Ｃｎ ＶｓＶａ Ｌ
Ｉ −ｖｐ Ｖｓ −（１／２） Ｃｎ ＶｓＶｅ
＋、＋ −Ｖｐ （３／２）Ｃｎ ＶｓＶＲＬ ２
−ｖｐ ＋Ｖｓ −（１／２） Ｃｎ ＶｓＶｅ Ｌ
２−Ｖｐ＋ （１／２）Ｃｎ ＶｓＶｅ Ｌ ３−Ｖｐ
−Ｖｓ ＋ （１／２） Ｃｎ ＶｓＶｏ Ｌ ３−
Ｖｐ （１／２）Ｃｎ Ｖｓ上記ビット線の電位関係
から、どのカラムも等しく、δ１−Ｃｎ Ｖｓとなる。
Ｖａ Ｌ ｕ−Ｖｐ−（３／２）Ｃｎ ＶｓＶａ Ｌ
Ｉ −ｖｐ Ｖｓ −（１／２） Ｃｎ ＶｓＶｅ
＋、＋ −Ｖｐ （３／２）Ｃｎ ＶｓＶＲＬ ２
−ｖｐ ＋Ｖｓ −（１／２） Ｃｎ ＶｓＶｅ Ｌ
２−Ｖｐ＋ （１／２）Ｃｎ ＶｓＶｅ Ｌ ３−Ｖｐ
−Ｖｓ ＋ （１／２） Ｃｎ ＶｓＶｏ Ｌ ３−
Ｖｐ （１／２）Ｃｎ Ｖｓ上記ビット線の電位関係
から、どのカラムも等しく、δ１−Ｃｎ Ｖｓとなる。
次に注口カラムをセンスアンプＳＡｌとし、従来技術で
説明したようにＮＭＯＳセンスアンプを考えてこれを活
性化した時のノイズδ２を求める。センスアンプがオン
する順序は、ＳＡ３が最初であり、次いでＳＡ、、ＳＡ
、が同時にオンする。従って注目カラムに対してノイズ
源となるのは、ビット線ＢＬ３の放電であり、 δ２ − Ｃｎｌ（Ｖ ＢＬ３ Ｖ ８１ｊ＋ Ｖ ｔｈ）
＋ （Ｖ Ｂ１−３− Ｖ Ｂ１．１月＝２Ｃｎ ２Ｖ
ｓ ＋ （ｖｔｈ−Ｖｓ）Ｃｎとなる。従って、 ６１＋６２−２Ｃｎ ２Ｖｓ ＋ＶｔｈＣｎ −（２）
となる。これは先に説明した従来の折返しビット線構造
ＤＲＡＭでの（１）式で示されるノイズに比べて低減さ
れており、しかもビット線交差数は２対のビット線につ
いて１箇所であり、従ってチップ面積の増大をもたらす
ことはない。
説明したようにＮＭＯＳセンスアンプを考えてこれを活
性化した時のノイズδ２を求める。センスアンプがオン
する順序は、ＳＡ３が最初であり、次いでＳＡ、、ＳＡ
、が同時にオンする。従って注目カラムに対してノイズ
源となるのは、ビット線ＢＬ３の放電であり、 δ２ − Ｃｎｌ（Ｖ ＢＬ３ Ｖ ８１ｊ＋ Ｖ ｔｈ）
＋ （Ｖ Ｂ１−３− Ｖ Ｂ１．１月＝２Ｃｎ ２Ｖ
ｓ ＋ （ｖｔｈ−Ｖｓ）Ｃｎとなる。従って、 ６１＋６２−２Ｃｎ ２Ｖｓ ＋ＶｔｈＣｎ −（２）
となる。これは先に説明した従来の折返しビット線構造
ＤＲＡＭでの（１）式で示されるノイズに比べて低減さ
れており、しかもビット線交差数は２対のビット線につ
いて１箇所であり、従ってチップ面積の増大をもたらす
ことはない。
第１図では、本発明の電気的効果を実現する最低限の手
段を示したが、更に各ビット線えＩをセンスアンプ近傍
で交差させることも有効である。その１例を第２４図に
示す。
段を示したが、更に各ビット線えＩをセンスアンプ近傍
で交差させることも有効である。その１例を第２４図に
示す。
第３図は第２の実施例のＤＲＡＭの要部構成を示す。先
の実施例と逆にこの実施例では、２対のビット線対のう
ち外側のビット線対を中間部で交差させている。
の実施例と逆にこの実施例では、２対のビット線対のう
ち外側のビット線対を中間部で交差させている。
この実施例でのビット線間ノイズに関する最悪条件は、
第４図に示すデータ・パターンの場合である。この条件
は、先の実施例の第２図と蔓延であり、従って（２）式
のノイズが注目ビット線に乗ることになる。
第４図に示すデータ・パターンの場合である。この条件
は、先の実施例の第２図と蔓延であり、従って（２）式
のノイズが注目ビット線に乗ることになる。
第３図では、本発明の電気的効果を実現する最低限の手
段を示したが、更に各ビット線対をセンスアンプ近傍で
交差させることも有効である。その１例を第２５図に示
す。
段を示したが、更に各ビット線対をセンスアンプ近傍で
交差させることも有効である。その１例を第２５図に示
す。
第５図は、第１図の方式と第３図の方式を組合わせた実
施例のＤＲＡＭの要部構成である。即ち、最初の２対の
ビット線については外側のビット線対を交差させ、次の
２対のビット線については内側のビット線対を交差させ
ている。以下、同様のビット線構成が繰返される。
施例のＤＲＡＭの要部構成である。即ち、最初の２対の
ビット線については外側のビット線対を交差させ、次の
２対のビット線については内側のビット線対を交差させ
ている。以下、同様のビット線構成が繰返される。
この実施例の場合、ノイズδ１とδ２各々によって最悪
条件が異なり、それらの比較によりいずれが真に最悪で
あるかが決る。
条件が異なり、それらの比較によりいずれが真に最悪で
あるかが決る。
第６図は、ノイズδ１を考えた場合のセンスアンプＳＡ
３に注目した時の最悪パターンである。
３に注目した時の最悪パターンである。
このとき各ビット線の電位は次のようになる。
ＶＢ Ｌｌ−Ｖｐ −Ｖｓ ＋Ｃｎ ＶｓＶｎ Ｌ Ｉ
−Ｖｌ） ＋Ｃｎ ＶｓＶａ Ｌ ２−Ｖｐ Ｖｓ
−（１／２）Ｃｎ ＶｓＶｎ Ｌ ２−Ｖｐ−（３／２
）Ｃｎ ＶｓＶｅＬ３＝Ｖｐ ｖｓ Ｖｏ Ｌ ３ −Ｖｐ −Ｃ１ＶＳ ＶＯＬ ４−Ｖｐ ＋Ｖｓ ＋ （１／２） Ｃｎ Ｖ
ｓＶｎ Ｌ 、１−Ｖ９ ＋ （３／２） Ｃｎ Ｖｓ
Ｖ（Ｉ Ｌ ５ −Ｖｐ ＋Ｖｓ −Ｃｎ Ｖｓ
Ｖｏ Ｌ ５−Ｖｌ） −Ｃｎ Ｖｓ 上記各ビット線の電位関係から、δ１−Ｃｎ Ｖｓであ
る。注目カラムがセンスアンプＳＡ３の時これに隣接す
るのは、ＳＡ、、ＳＡ２゜ＳＡ、−のカラムである。セ
ンスアンプ活性化時、センスアンプがオンする順番は、
ＳＡ、→ＳＡ。
−Ｖｌ） ＋Ｃｎ ＶｓＶａ Ｌ ２−Ｖｐ Ｖｓ
−（１／２）Ｃｎ ＶｓＶｎ Ｌ ２−Ｖｐ−（３／２
）Ｃｎ ＶｓＶｅＬ３＝Ｖｐ ｖｓ Ｖｏ Ｌ ３ −Ｖｐ −Ｃ１ＶＳ ＶＯＬ ４−Ｖｐ ＋Ｖｓ ＋ （１／２） Ｃｎ Ｖ
ｓＶｎ Ｌ 、１−Ｖ９ ＋ （３／２） Ｃｎ Ｖｓ
Ｖ（Ｉ Ｌ ５ −Ｖｐ ＋Ｖｓ −Ｃｎ Ｖｓ
Ｖｏ Ｌ ５−Ｖｌ） −Ｃｎ Ｖｓ 上記各ビット線の電位関係から、δ１−Ｃｎ Ｖｓであ
る。注目カラムがセンスアンプＳＡ３の時これに隣接す
るのは、ＳＡ、、ＳＡ２゜ＳＡ、−のカラムである。セ
ンスアンプ活性化時、センスアンプがオンする順番は、
ＳＡ、→ＳＡ。
→ＳＡ３→ＳＡ２である。センスアンプＳＡ５のオンに
よるビット線ＢＬ５の放電はマージン向上の方向である
。以上により、 δ２（ＳＡ５） ＝（１／２）Ｃｎ（Ｖｎｔｓ−Ｖａｔｓ＋Ｖｔ１ｌ）＋
（Ｖａｔｓ Ｖｅｔｔ））＝ −（１／２）Ｃｎ
Ｖｔｈ となる。一方、センスアンプＳＡ、のオンによるビット
線ＢＬ１の放電はマージン低下の方向であり、 δ２（ＳＡ１） −（１／２）Ｃｎｌ（Ｗｌ、Ｖｏｔ＋＋Ｖｔｌ＋）＋（
Ｖｅｔｔ−Ｖａｔｓ）１＝ （１／２）Ｃｎ（−Ｖｓ＋
Ｗｉｌｔ ＋ ２ Ｃｎ Ｖｓ）となる。従って、 δ１−６２（ＳＡ５）＋δ；、！（ＳＡＩ）−Ｃｎ ２
Ｖｓ −（１／２）Ｃｎ ｖＳである。δｌとδ２をま
とめると、 δｌ＋δ２ ＝ Ｃｎ ＶｓｌＣｎ ＋ （１／２）１
・・・（３） となる。
よるビット線ＢＬ５の放電はマージン向上の方向である
。以上により、 δ２（ＳＡ５） ＝（１／２）Ｃｎ（Ｖｎｔｓ−Ｖａｔｓ＋Ｖｔ１ｌ）＋
（Ｖａｔｓ Ｖｅｔｔ））＝ −（１／２）Ｃｎ
Ｖｔｈ となる。一方、センスアンプＳＡ、のオンによるビット
線ＢＬ１の放電はマージン低下の方向であり、 δ２（ＳＡ１） −（１／２）Ｃｎｌ（Ｗｌ、Ｖｏｔ＋＋Ｖｔｌ＋）＋（
Ｖｅｔｔ−Ｖａｔｓ）１＝ （１／２）Ｃｎ（−Ｖｓ＋
Ｗｉｌｔ ＋ ２ Ｃｎ Ｖｓ）となる。従って、 δ１−６２（ＳＡ５）＋δ；、！（ＳＡＩ）−Ｃｎ ２
Ｖｓ −（１／２）Ｃｎ ｖＳである。δｌとδ２をま
とめると、 δｌ＋δ２ ＝ Ｃｎ ＶｓｌＣｎ ＋ （１／２）１
・・・（３） となる。
次にノイズδ２を考えた場合の最悪パターンでの各ビッ
ト線の電位関係は以下の通りである。ここでもセンスア
ンプＳＡ３のカラムを注目している。先の例ではセンス
アンプＳＡ５のオンによるビット線ＢＬ５の放電がマー
ジン向上の方向に働いた。そこでセンスアンプＳＡ５の
読み出しデータを“Ｈ”→″Ｌ°とすると、センスアン
プＳＡ５は注目カラムのセンスアンプＳＡ３と放電開始
時刻が同じになる。
ト線の電位関係は以下の通りである。ここでもセンスア
ンプＳＡ３のカラムを注目している。先の例ではセンス
アンプＳＡ５のオンによるビット線ＢＬ５の放電がマー
ジン向上の方向に働いた。そこでセンスアンプＳＡ５の
読み出しデータを“Ｈ”→″Ｌ°とすると、センスアン
プＳＡ５は注目カラムのセンスアンプＳＡ３と放電開始
時刻が同じになる。
Ｖ［ｌ Ｌ Ｉ −Ｖｐ −Ｖｓ ＋Ｃｎ ＶｓＶＢＬ
ｌ−Ｖｐ＋ＣｎＶｓ （δ１−０）Ｖｏ Ｌ ２−
Ｖｌ） −ＶＳ −（１／２） Ｃｎ ＶｓＶＱ Ｌ
２−Ｖｐ −（３／２） Ｃｎ Ｖｓ（δ１−Ｃｎ Ｖ
ｓ ） Ｖ［ｌ Ｌ ３−Ｖｐ −Ｖｓ −Ｃｎ ＶｓＶ［１Ｌ
３−ＶＤ−ＣｎＶｓ （δ１−０）ＶＢ Ｌ ４−
Ｖｐ Ｖｓ −（１／２） Ｃｎ ＶｓＶ Ｂ
Ｌ ４ −ＶＤ （３／ ２）
Ｃｎ Ｖｓ（δ１禰Ｃｎ Ｖｓ ） ＶＢ Ｌ ５−Ｖｌ） −ＶＳ −Ｃｎ ＶｓＶＩＩＬ
５−ｖｐ −ｃｎ Ｖｓ （δ１−０）上記電位関
係から、センスアンプが活性化してセンスアンプがオン
する順序は、ＳＡ、→ＳＡ３゜ＳＡ５→ＳＡ２．ＳＡ４
となる。これにより、注口カラムに対してノイズとなる
のはセンスアンプＳＡのカラムのビット線ＢＬ、の放電
である。従って、 δ２ −（１／２）Ｃｎｌ（ＶｓＬ＋ ＶａＴ＋＋Ｖｔｈ）
＋（Ｖｅｔｔ ＶＢＬ３）１＝ （１／２）Ｃｎ（−
Ｖｓ＋ Ｖｔｈ ＋ ２ Ｃｎ Ｖｓ）以上より
、 δ１＋６２ −Ｃｎ２Ｖｓ＋（１／２）Ｃｎ（ＶＬｌｔ −Ｖｓ）
−（４）となる。
ｌ−Ｖｐ＋ＣｎＶｓ （δ１−０）Ｖｏ Ｌ ２−
Ｖｌ） −ＶＳ −（１／２） Ｃｎ ＶｓＶＱ Ｌ
２−Ｖｐ −（３／２） Ｃｎ Ｖｓ（δ１−Ｃｎ Ｖ
ｓ ） Ｖ［ｌ Ｌ ３−Ｖｐ −Ｖｓ −Ｃｎ ＶｓＶ［１Ｌ
３−ＶＤ−ＣｎＶｓ （δ１−０）ＶＢ Ｌ ４−
Ｖｐ Ｖｓ −（１／２） Ｃｎ ＶｓＶ Ｂ
Ｌ ４ −ＶＤ （３／ ２）
Ｃｎ Ｖｓ（δ１禰Ｃｎ Ｖｓ ） ＶＢ Ｌ ５−Ｖｌ） −ＶＳ −Ｃｎ ＶｓＶＩＩＬ
５−ｖｐ −ｃｎ Ｖｓ （δ１−０）上記電位関
係から、センスアンプが活性化してセンスアンプがオン
する順序は、ＳＡ、→ＳＡ３゜ＳＡ５→ＳＡ２．ＳＡ４
となる。これにより、注口カラムに対してノイズとなる
のはセンスアンプＳＡのカラムのビット線ＢＬ、の放電
である。従って、 δ２ −（１／２）Ｃｎｌ（ＶｓＬ＋ ＶａＴ＋＋Ｖｔｈ）
＋（Ｖｅｔｔ ＶＢＬ３）１＝ （１／２）Ｃｎ（−
Ｖｓ＋ Ｖｔｈ ＋ ２ Ｃｎ Ｖｓ）以上より
、 δ１＋６２ −Ｃｎ２Ｖｓ＋（１／２）Ｃｎ（ＶＬｌｔ −Ｖｓ）
−（４）となる。
以上の解析結果から、（４）式の場合が最悪条件である
ということになる。そして第５図の実施例では、第１図
および第３図の実施例よりノイズが小さく、交差数は一
個であるから、非常に有効であることがわかる。
ということになる。そして第５図の実施例では、第１図
および第３図の実施例よりノイズが小さく、交差数は一
個であるから、非常に有効であることがわかる。
第５図では本発明の電気的効果を実現する最低限の手段
を示しているが、更に各ビット線対をセンスアンプ近傍
で交差させることも有効である。
を示しているが、更に各ビット線対をセンスアンプ近傍
で交差させることも有効である。
その１例を第２６図に示す。
第７図は別の実施例のＤＲＡＭの要部構成である。この
実施例では、メモリセルアレイをビット線方向に二分し
て、組となる２対のビット線の内側、外側の関係を右゛
ト分と左半分とで逆にしたものである。この実施例によ
っても、先の実施例とほぼ同等の効果が得られる。
実施例では、メモリセルアレイをビット線方向に二分し
て、組となる２対のビット線の内側、外側の関係を右゛
ト分と左半分とで逆にしたものである。この実施例によ
っても、先の実施例とほぼ同等の効果が得られる。
第８図は別の実施例のＤＲＡＭの要部構成である。この
実施例では、最初の２対のビット線については中間部で
交差させ、次の２対のビット線については１／４の点お
よび３／４の点の２点で交差させたものである。以下、
同様の繰返しとする。
実施例では、最初の２対のビット線については中間部で
交差させ、次の２対のビット線については１／４の点お
よび３／４の点の２点で交差させたものである。以下、
同様の繰返しとする。
第９図は、この実施例での各ビット線間の結合の強さを
結合容量ｃを用いてまとめたものである。
結合容量ｃを用いてまとめたものである。
この実施例でも、ビット線交差数は少なく、しかも通常
の折返しビット線構造に比べてノイズ低減が図られる。
の折返しビット線構造に比べてノイズ低減が図られる。
第１０図は更に他の実施例のＤＲＡＭの要部構成である
。この実施例では、第７図の方式と第８図の方式を組合
わせている。
。この実施例では、第７図の方式と第８図の方式を組合
わせている。
第１１図はこの実施例での各ビット線間の結合の強さを
先の実施例と同様に結合容ＥＩＣを用いてまとめたもの
である。この実施例によっても先の実施例と同様の効果
が得られる。
先の実施例と同様に結合容ＥＩＣを用いてまとめたもの
である。この実施例によっても先の実施例と同様の効果
が得られる。
以上の実施例では、ビット線センスアンプをメモリセル
アレイの両側に配置した場合を説明したが、本発明はこ
れをメモリセルアレイの中間位置に設けた場合も有効で
ある。その場合、ビット線交差をビット線センスアンプ
を構成するＭＯＳトランジスタのゲート電極を利用して
格別な交差用配線を用いることなく実現することが可能
になる。
アレイの両側に配置した場合を説明したが、本発明はこ
れをメモリセルアレイの中間位置に設けた場合も有効で
ある。その場合、ビット線交差をビット線センスアンプ
を構成するＭＯＳトランジスタのゲート電極を利用して
格別な交差用配線を用いることなく実現することが可能
になる。
第１２図はその構成原理を説明するための図である。第
１のビット線対ＢＬ、、ＢＬ、を第２のビット線対ＢＬ
、、ＢＬ、の間に挟み、且つ第１のビット線対ＢＬ、、
ＢＬ、をその中央部で交差させる場合、図のようにこれ
らのビット線対ＢＬＯ＊ Ｂ Ｌ Ｏに接続されるＭ
ＯＳトランジスタのゲート電極１．．１２をそれぞれビ
ット線の一部として用いる。そしてビット線ＢＬｏをゲ
ート電極１２上を這わせる。例えばゲート電極１１゜１
２を第１層多結晶シリコン膜とし、ビット線を第２層多
結晶シリコン膜とした場合、第３層多結晶シリコン膜等
を用いることなく、２層の多結晶シリコン膜のみで交差
配線が行われる。
１のビット線対ＢＬ、、ＢＬ、を第２のビット線対ＢＬ
、、ＢＬ、の間に挟み、且つ第１のビット線対ＢＬ、、
ＢＬ、をその中央部で交差させる場合、図のようにこれ
らのビット線対ＢＬＯ＊ Ｂ Ｌ Ｏに接続されるＭ
ＯＳトランジスタのゲート電極１．．１２をそれぞれビ
ット線の一部として用いる。そしてビット線ＢＬｏをゲ
ート電極１２上を這わせる。例えばゲート電極１１゜１
２を第１層多結晶シリコン膜とし、ビット線を第２層多
結晶シリコン膜とした場合、第３層多結晶シリコン膜等
を用いることなく、２層の多結晶シリコン膜のみで交差
配線が行われる。
第１３図は、第１２図とは逆に外側の第２のビット線対
ＢＬ、、ＢＬ、を交差させる場合である。
ＢＬ、、ＢＬ、を交差させる場合である。
この場合も、これら第２のビット線対ＢＬ１゜ＢＬ、に
接続されるセンスアンプのＭＯＳトランジスタのゲート
電極２１．２２をそれらの配線の一部として用いて同様
に交差配線を実現することができる。
接続されるセンスアンプのＭＯＳトランジスタのゲート
電極２１．２２をそれらの配線の一部として用いて同様
に交差配線を実現することができる。
第１４図は、第１図のビット線構成の実施例に対して、
そのビット線センスアンプをビット線交差部に配置した
実施例を等価回路的に示したものである。第１５図はそ
の具体的にレイアウトである。なおビット線センスアン
プＳＡは、各ビット線対に対してｎチャネルＭＯＳトラ
ンジスタにより構成されたダイナミック型フリップフロ
ップ（ＮＭＯＳセンスアンプ）とｎチャネルＭＯＳトラ
ンジスタにより構成されたダイナミック型フリップフロ
ップ（ＰＭＯＳセンスアンプ）とが設けられるが、ここ
ではその一方のＰＭＯＳセンスアンプＰＳＡのみを示し
ている。ＮＭＯＳセンスアンプは、ＰＭＯＳセンスアン
プと並べてメモリセルアレイ内に形成してもよいし、ま
たＰＭＯＳセンスアンプとは離してメモリセルアレイの
両側に配置してもよい。図に示すように、第１のビット
線対ＢＬ、、ＢＬｏに接続されるＰＭＯＳセンスアンプ
ＰＳＡｏを構成する二つのＭＯＳトランジスタＴｒｌ、
Ｔｒ２と、第２のビット線対ＢＬｌ。
そのビット線センスアンプをビット線交差部に配置した
実施例を等価回路的に示したものである。第１５図はそ
の具体的にレイアウトである。なおビット線センスアン
プＳＡは、各ビット線対に対してｎチャネルＭＯＳトラ
ンジスタにより構成されたダイナミック型フリップフロ
ップ（ＮＭＯＳセンスアンプ）とｎチャネルＭＯＳトラ
ンジスタにより構成されたダイナミック型フリップフロ
ップ（ＰＭＯＳセンスアンプ）とが設けられるが、ここ
ではその一方のＰＭＯＳセンスアンプＰＳＡのみを示し
ている。ＮＭＯＳセンスアンプは、ＰＭＯＳセンスアン
プと並べてメモリセルアレイ内に形成してもよいし、ま
たＰＭＯＳセンスアンプとは離してメモリセルアレイの
両側に配置してもよい。図に示すように、第１のビット
線対ＢＬ、、ＢＬｏに接続されるＰＭＯＳセンスアンプ
ＰＳＡｏを構成する二つのＭＯＳトランジスタＴｒｌ、
Ｔｒ２と、第２のビット線対ＢＬｌ。
ＢＬ、に接続される二つのＭＯＳトランジスタＴ ｒＬ
Ｔ ｒ４とがビット線方向に細長いゲート電極をも
ってビット線方向に４段に並べて配置されている。そし
て第２のビット線対ＢＬｌ、ａｔ、、間に配置される第
１のビット線対ＢＬｏ、ＢＬ、は、第１２図で説明した
方式によってＭＯＳトランジスタＴｒｌとＴｒ２のゲー
ト電極を利用して交差させている。次の二つのビット線
対ＢＬ２．ＢＬ２゜ａｔ、、、ＢＬ３に接続されるＰＭ
ＯＳセンスアンプＰＳＡ２．ＰＳＡ、についてもこれと
反転したパターンで同様の構成原理に従って配置される
。
Ｔ ｒ４とがビット線方向に細長いゲート電極をも
ってビット線方向に４段に並べて配置されている。そし
て第２のビット線対ＢＬｌ、ａｔ、、間に配置される第
１のビット線対ＢＬｏ、ＢＬ、は、第１２図で説明した
方式によってＭＯＳトランジスタＴｒｌとＴｒ２のゲー
ト電極を利用して交差させている。次の二つのビット線
対ＢＬ２．ＢＬ２゜ａｔ、、、ＢＬ３に接続されるＰＭ
ＯＳセンスアンプＰＳＡ２．ＰＳＡ、についてもこれと
反転したパターンで同様の構成原理に従って配置される
。
以上の４対分を基本パターンとしてワード線方向にこれ
が繰返し配置される。従ってセンスアンプを構成するＭ
ＯＳトランジスタは、ワード線方向には４本のビット線
に一個の割合いで配設されることになる。これにより、
ビット線ピッチが微細なものとなってもＭＯＳトランジ
スタのレイアウトは比較的容易に行なえる。
が繰返し配置される。従ってセンスアンプを構成するＭ
ＯＳトランジスタは、ワード線方向には４本のビット線
に一個の割合いで配設されることになる。これにより、
ビット線ピッチが微細なものとなってもＭＯＳトランジ
スタのレイアウトは比較的容易に行なえる。
第１６図および第１７図は、第２図の実施例のビット線
構成に対して、ビット線センスアンプを中間部に配置し
た実施例の等価回路的構成とそのレイアウトである。先
の実施例と対応する部分には同一符号を付して詳細な説
明は省く。この実施例では２対のビット線の外側を交差
させるが、これを第１３図で説明した方式により、メモ
リセルアレイの中央部に配置されるＰＭＯＳセンスアン
プＰＳＡＩ 、ＰＳＡ３ 、・・・のＭＯＳトランジス
タのゲート電極を用いて実現している。
構成に対して、ビット線センスアンプを中間部に配置し
た実施例の等価回路的構成とそのレイアウトである。先
の実施例と対応する部分には同一符号を付して詳細な説
明は省く。この実施例では２対のビット線の外側を交差
させるが、これを第１３図で説明した方式により、メモ
リセルアレイの中央部に配置されるＰＭＯＳセンスアン
プＰＳＡＩ 、ＰＳＡ３ 、・・・のＭＯＳトランジス
タのゲート電極を用いて実現している。
第１８図および第１９図は、第５図の実施例のビット線
構成に対して、ビット線センスアンプを中間部に配置し
た実施例の等価回路的構成とそのレイアウトである。こ
こでも先の実施例と対応する部分には同一符号を付しで
ある。この実施例では２対のビット線の一方は外側を交
差させ、他方は内側を交差させているが、これを第１２
図と第１３図の方式を両方共和用して、メモリセルアレ
イの中央部に配置されるＰＭＯＳセンスアンプＰＳＡｌ
、ＰＳＡ２．・・・のＭＯＳトランジスタのゲート電極
を用いて実現している。
構成に対して、ビット線センスアンプを中間部に配置し
た実施例の等価回路的構成とそのレイアウトである。こ
こでも先の実施例と対応する部分には同一符号を付しで
ある。この実施例では２対のビット線の一方は外側を交
差させ、他方は内側を交差させているが、これを第１２
図と第１３図の方式を両方共和用して、メモリセルアレ
イの中央部に配置されるＰＭＯＳセンスアンプＰＳＡｌ
、ＰＳＡ２．・・・のＭＯＳトランジスタのゲート電極
を用いて実現している。
以上のようにして第１４図〜第１９図の実施例によれば
、ビット線交差部を交差のための特別の配線を設けるこ
となく実現することができ、ノイズ低減効果に加えてチ
ップサイズ縮小にとって大きい効果が得られる。
、ビット線交差部を交差のための特別の配線を設けるこ
となく実現することができ、ノイズ低減効果に加えてチ
ップサイズ縮小にとって大きい効果が得られる。
［発明の効果］
以上述べたように本発明によれば、２対のビット線につ
いてその一方を他方の間に挿入するようにし、かついず
れか一方をメモリセルアレイの中央部で交差させること
によって、少ない交差数で、従ってチップ面積の増大を
もたらすことなく、高密度ＤＲＡＭにおいて効果的にビ
ット線間の結合容量による干渉ノイズを低減することが
できる。
いてその一方を他方の間に挿入するようにし、かついず
れか一方をメモリセルアレイの中央部で交差させること
によって、少ない交差数で、従ってチップ面積の増大を
もたらすことなく、高密度ＤＲＡＭにおいて効果的にビ
ット線間の結合容量による干渉ノイズを低減することが
できる。
第１図は本発明のｍｌの実施例にかかるＤＲＡＭの要部
構成を示す図、第２図１よその最悪データ・パターンを
示す図、第３図は第２の実施例にかかるＤＲＡＭの要部
構成を示す図、第４図はその最悪データ・パターンを示
す図、第５図は第３の実施例にかかるＤＲＡＭの要部構
成を示す図、ｔＡ６図はその最悪データ・パターンを示
す図、第７図は第４の実施例にかかるＤＲＡＭの要部構
成を示す図、第８図は第５の実施例にかかるＤＲＡＭの
要部構成を示す図、第９図はそのビット線間の結合関係
を示す図、第１０図は第６の実施例にかかるＤＲＡＭの
要部構成を示す・図、第１１図はそのビット線間の結合
関係を示す図、第１２図および第１３図は、ビット線交
差をセンスアンプのＭＯＳトランジスタのゲート電極を
用いて実現する方式を説明するための図、第１４図はビ
ット線センスアンプをビット線交差部に設ける実施例の
ＤＲＡＭの要部構成を示す等価回路図、第１５図はその
レイアウト図、ｆｆ！１６図はビット線交差部にセンス
アンプを設ける他の実施例のＤＲＡ〜１の要部構成を示
す等価回路図、第１７図はそのレイアウト図、第１８図
は同じくビット線センスアンプをビット線交差部に設け
る他の実施例のＤＲＡＭの要部構成を示す等価回路図、
第１９図はそのレイアウト図、第２０図は同じくビット
線センスアンプをビット線交差部に設ける更に他の実施
例のＤＲＡＭの要部構成を示す等価回路図、第２１図は
そのレイアウト図、第２２図は通常の折返しビット線構
造ＤＲＡＭのメモリセル構成を示す図、第２３図はその
ビット線間の結合容量による干渉ノイズを説明するため
の電圧波形図、第２４図は第１図と電気的に等価な他の
実施例を示す図、第２５図は第３図と電気的に等価な他
の実施例を示す図、第２６図は第５図と電気的に等価な
他の実施例を示す図である。 ＢＬ、ＢＬ （ＢＬＱ、ＢＬ、、ＢＬｌ 、ａｔ、１゜
・・・）・・・ビット線、ＷＬ （ＷＬｏ、ｗｔ、ｌ、
・・・）・・・ワード線、Ｍ・・・メモリセル、５
Ａ（ＳＡｏ。 ＳＡ２．・・・）・・・ビット線センスアンプ、１１１
２．２ｔ ＊ ２２ ”’ゲート電極、Ｔ ｒ （Ｔ
ｒｌ。 Ｔ「２．・・・）・・・センスアンプＭＯ８トランジス
タ。 出願人代理人 弁理士 鈴江武彦 第 図 第２図 第 図 第４図 第６図 第８図 第９図 第２２図
構成を示す図、第２図１よその最悪データ・パターンを
示す図、第３図は第２の実施例にかかるＤＲＡＭの要部
構成を示す図、第４図はその最悪データ・パターンを示
す図、第５図は第３の実施例にかかるＤＲＡＭの要部構
成を示す図、ｔＡ６図はその最悪データ・パターンを示
す図、第７図は第４の実施例にかかるＤＲＡＭの要部構
成を示す図、第８図は第５の実施例にかかるＤＲＡＭの
要部構成を示す図、第９図はそのビット線間の結合関係
を示す図、第１０図は第６の実施例にかかるＤＲＡＭの
要部構成を示す・図、第１１図はそのビット線間の結合
関係を示す図、第１２図および第１３図は、ビット線交
差をセンスアンプのＭＯＳトランジスタのゲート電極を
用いて実現する方式を説明するための図、第１４図はビ
ット線センスアンプをビット線交差部に設ける実施例の
ＤＲＡＭの要部構成を示す等価回路図、第１５図はその
レイアウト図、ｆｆ！１６図はビット線交差部にセンス
アンプを設ける他の実施例のＤＲＡ〜１の要部構成を示
す等価回路図、第１７図はそのレイアウト図、第１８図
は同じくビット線センスアンプをビット線交差部に設け
る他の実施例のＤＲＡＭの要部構成を示す等価回路図、
第１９図はそのレイアウト図、第２０図は同じくビット
線センスアンプをビット線交差部に設ける更に他の実施
例のＤＲＡＭの要部構成を示す等価回路図、第２１図は
そのレイアウト図、第２２図は通常の折返しビット線構
造ＤＲＡＭのメモリセル構成を示す図、第２３図はその
ビット線間の結合容量による干渉ノイズを説明するため
の電圧波形図、第２４図は第１図と電気的に等価な他の
実施例を示す図、第２５図は第３図と電気的に等価な他
の実施例を示す図、第２６図は第５図と電気的に等価な
他の実施例を示す図である。 ＢＬ、ＢＬ （ＢＬＱ、ＢＬ、、ＢＬｌ 、ａｔ、１゜
・・・）・・・ビット線、ＷＬ （ＷＬｏ、ｗｔ、ｌ、
・・・）・・・ワード線、Ｍ・・・メモリセル、５
Ａ（ＳＡｏ。 ＳＡ２．・・・）・・・ビット線センスアンプ、１１１
２．２ｔ ＊ ２２ ”’ゲート電極、Ｔ ｒ （Ｔ
ｒｌ。 Ｔ「２．・・・）・・・センスアンプＭＯ８トランジス
タ。 出願人代理人 弁理士 鈴江武彦 第 図 第２図 第 図 第４図 第６図 第８図 第９図 第２２図
Claims (6)
- （１）折返しビット線構造の複数本のビット線とこれと
交差する複数本のワード線が配設され、これらビット線
とワード線の交点位置にメモリセルが配置されるメモリ
セルアレイ構成を有するダイナミック型半導体記憶装置
において、 第１のビット線対を、第２のビット線対の間に配設する
構成を単位構成としてこれが繰返し配設され、且つ、 第１のビット線対または第２のビット線対のいずれか一
方は、対を構成する二本のビット線をその長手方向の中
間位置で交差させた、 ことを特徴とするダイナミック型半導体記憶装置。 - （２）単位構成のうち外側のビット線対を交差させたも
のと内側のビット線対を交差させたものを、ワード線方
向交互に配列した請求項１記載のダイナミック型半導体
記憶装置。 - （３）単位構成の中で第１のビット線対が第２のビット
線対の間に入る部分と第２のビット線対が第１のビット
線対の間に入る部分を有する請求項１記載のダイナミッ
ク型半導体記憶装置。 - （４）第１のビット線対に接続されるダイナミック型セ
ンスアンプと第２のビット線に接続されるダイナミック
型センスアンプはメモリセルアレイの両側に分れて配置
される請求項１記載のダイナミック型半導体記憶装置。 - （５）第１のビット線に接続されるダイナミック型セン
スアンプと第２のビット線に接続されるダイナミック型
センスアンプがビット線の交差部を含むメモリセルアレ
イの中間位置に配置される請求項１記載のダイナミック
型半導体記憶装置。 - （６）ダイナミック型センスアンプはＭＯＳトランジス
タを用いて構成されたフリップフロップであり、ビット
線対の交差部は、ビット線対がそれぞれ接続されるビッ
ト線対より下層のセンスアンプ用ＭＯＳトランジスタの
ゲート電極をビット線の一部として用いて構成される請
求項５記載のダイナミック型半導体記憶装置。
Priority Applications (4)
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Applications Claiming Priority (1)
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Family Applications (1)
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|---|---|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
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-
1989
- 1989-01-09 JP JP01002452A patent/JP3083094B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100292170B1 (ko) * | 1991-06-25 | 2001-06-01 | 사와무라 시코 | 반도체기억장치 |
| US6999364B2 (en) | 2002-09-20 | 2006-02-14 | International Business Machines Corporation | DRAM circuit and its operation method |
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
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| US8351247B2 (en) | 2009-02-20 | 2013-01-08 | Fujitsu Semiconductor Limited | Semiconductor device including memory cell having capacitor |
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