JP2945216B2 - 半導体メモリ装置 - Google Patents
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- 238000010586 diagram Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 2
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/18—Bit line organisation; Bit line lay-out
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Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ装置に
関し、より詳しくは、シェアード・センス型オープンビ
ット線方式のダイナミック・ランダム・アクセス・メモ
リ(ＤＲＡＭ)に関する。
関し、より詳しくは、シェアード・センス型オープンビ
ット線方式のダイナミック・ランダム・アクセス・メモ
リ(ＤＲＡＭ)に関する。
【０００２】
【従来の技術】ＤＲＡＭの中には、図３(a),(b)に示す
ように、シェアード・センス型オープンビット線方式を
採用したものがある(１９９１年電子情報通信学会春季
全国大会Ｃ−６６０)。同図(a)に示すように、このＤＲ
ＡＭは、１列に配列されたセンス増幅器(以下、「センス
アンプ」という。)ＳＡ,…と、各センスアンプＳＡから
その両側に延在する２対のビット線Ｂ０,／Ｂ０;Ｂ１,
／Ｂ１;…を有している。動作時には、例えばワード線
Ｗ１が活性化されて、メモリセルＭＣの信号(蓄積電荷)
がビット線Ｂ０,Ｂ２,…を活性化する(ビット線が１本
置きに活性化される)。このとき、活性化されないビッ
ト線Ｂ１,Ｂ３,…の電位は固定されているので、隣接す
るビット線間の干渉雑音が大幅に低減される。
ように、シェアード・センス型オープンビット線方式を
採用したものがある(１９９１年電子情報通信学会春季
全国大会Ｃ−６６０)。同図(a)に示すように、このＤＲ
ＡＭは、１列に配列されたセンス増幅器(以下、「センス
アンプ」という。)ＳＡ,…と、各センスアンプＳＡから
その両側に延在する２対のビット線Ｂ０,／Ｂ０;Ｂ１,
／Ｂ１;…を有している。動作時には、例えばワード線
Ｗ１が活性化されて、メモリセルＭＣの信号(蓄積電荷)
がビット線Ｂ０,Ｂ２,…を活性化する(ビット線が１本
置きに活性化される)。このとき、活性化されないビッ
ト線Ｂ１,Ｂ３,…の電位は固定されているので、隣接す
るビット線間の干渉雑音が大幅に低減される。
【０００３】なお、同図(b)中で、ＤＣはダミーセル、
ＤＷ１,…,ＤＷ４はダミーワード線を示している(オー
プンビット線方式に限らず、通常のＤＲＡＭに広く採用
されている)。このダミーセルＤＣ,ダミーワード線ＤＷ
１,…は、寄生容量なども含めて通常のメモリセルＭＣ,
ワード線Ｗ１,…と全く同一構成となっている。そし
て、例えば、メモリセルＭＣから特定のビット線Ｂ０上
に信号が読み出されるとき、ビット線Ｂ０側で発生する
種々の雑音を、上記ビット線Ｂ０と対をなすビット線／
Ｂ０側で発生させる。これにより、読み出し動作に伴っ
て発生する種々の雑音を相殺して、信号強度を大きくす
る働きをする。
ＤＷ１,…,ＤＷ４はダミーワード線を示している(オー
プンビット線方式に限らず、通常のＤＲＡＭに広く採用
されている)。このダミーセルＤＣ,ダミーワード線ＤＷ
１,…は、寄生容量なども含めて通常のメモリセルＭＣ,
ワード線Ｗ１,…と全く同一構成となっている。そし
て、例えば、メモリセルＭＣから特定のビット線Ｂ０上
に信号が読み出されるとき、ビット線Ｂ０側で発生する
種々の雑音を、上記ビット線Ｂ０と対をなすビット線／
Ｂ０側で発生させる。これにより、読み出し動作に伴っ
て発生する種々の雑音を相殺して、信号強度を大きくす
る働きをする。
【０００４】
【発明が解決しようとする課題】ところで、上の例で
は、ビット線２本分のピッチでセンスアンプＳＡを１列
に並べているが、６４ＭビットＤＲＡＭ相当(ビット線
ピッチが１.０μm程度)を超える集積度になると、ビッ
ト線２本分のピッチでセンスアンプＳＡを並べることが
困難になってくる。この理由は、センスアンプＳＡの感
度を維持する必要があるため、センスアンプＳＡを構成
するトランジスタのチャネル長や拡散領域の大きさを、
スケーリング則通りには縮小できないからである。詳し
くは、センスアンプＳＡを構成するトランジスタのチャ
ネル長を小さくすると、プロセス上のばらつきにより、
対をなすトランジスタの実効チャネル長や閾値電圧に差
が生ずるからであり、また、拡散領域の大きさを小さく
すると、センスアンプＳＡの負荷容量に差が生ずるから
である。これらの差は、センスアンプＳＡの感度を低下
させる大きな原因になる。
は、ビット線２本分のピッチでセンスアンプＳＡを１列
に並べているが、６４ＭビットＤＲＡＭ相当(ビット線
ピッチが１.０μm程度)を超える集積度になると、ビッ
ト線２本分のピッチでセンスアンプＳＡを並べることが
困難になってくる。この理由は、センスアンプＳＡの感
度を維持する必要があるため、センスアンプＳＡを構成
するトランジスタのチャネル長や拡散領域の大きさを、
スケーリング則通りには縮小できないからである。詳し
くは、センスアンプＳＡを構成するトランジスタのチャ
ネル長を小さくすると、プロセス上のばらつきにより、
対をなすトランジスタの実効チャネル長や閾値電圧に差
が生ずるからであり、また、拡散領域の大きさを小さく
すると、センスアンプＳＡの負荷容量に差が生ずるから
である。これらの差は、センスアンプＳＡの感度を低下
させる大きな原因になる。
【０００５】このように、センスアンプＳＡの感度を高
く保ったままセンスアンプＳＡの配置ピッチを小さくす
ることはできない。このため、図３に示した配置方式の
ＤＲＡＭでは、たとえメモリセルＭＣを微細化したとし
ても、高集積化が難しいという問題がある。
く保ったままセンスアンプＳＡの配置ピッチを小さくす
ることはできない。このため、図３に示した配置方式の
ＤＲＡＭでは、たとえメモリセルＭＣを微細化したとし
ても、高集積化が難しいという問題がある。
【０００６】そこで、図４に示すように、センスアンプ
ＳＡをビット線が延在する方向に１つ置きにずらして、
ビット線群ＢＬ０,ＢＬ１,…,ＢＬ６,ＢＬ７,…(１つの
セルアレイ・ブロックＭＢ２につながる)の両側に交互
にセンスアンプＳＡを配置する方式が考えられる。この
配置方式では、ビット線４本分のピッチでセンスアンプ
ＳＡが並ぶ。したがって、１個のセンスアンプＳＡが占
める領域(トランジスタのチャネル長や拡散領域)を比較
的大きくとることができ、センスアンプＳＡの感度を高
く保ったまま高集積化を行うことができる。
ＳＡをビット線が延在する方向に１つ置きにずらして、
ビット線群ＢＬ０,ＢＬ１,…,ＢＬ６,ＢＬ７,…(１つの
セルアレイ・ブロックＭＢ２につながる)の両側に交互
にセンスアンプＳＡを配置する方式が考えられる。この
配置方式では、ビット線４本分のピッチでセンスアンプ
ＳＡが並ぶ。したがって、１個のセンスアンプＳＡが占
める領域(トランジスタのチャネル長や拡散領域)を比較
的大きくとることができ、センスアンプＳＡの感度を高
く保ったまま高集積化を行うことができる。
【０００７】しかしながら、この配置方式では、例えば
ワード線ＷＬを立ちあげてメモリセルＭＣを選択すると
き、両隣のセルアレイ・ブロックＭＢ１,ＭＢ３につな
がるダミーワード線ＤＷＬ１,ＤＷＬ２を立ちあげねば
ならず、駆動方法が複雑になるという問題がある。この
方式では、選択されたメモリセルＭＣがつながるビット
線ＢＬ０,ＢＬ２,ＢＬ４,ＢＬ６,…と対をなすビット線
／ＢＬ０,／ＢＬ２,／ＢＬ４,／ＢＬ６,…が、交互に両
隣のセルアレイ・ブロックＭＢ１,ＭＢ３に設けられて
いるからである。なお、逆に、ダミーワード線ＤＷＬ
１,ＤＷＬ２,…の側から見れば、１本のダミーワード線
が活性化されるときのアドレスが２通りあるため駆動方
法が複雑になっている。例えばダミーワード線ＤＷＬ１
が活性化されるのは、両隣のセルアレイ・ブロックＭＢ
０,ＭＢ２内のメモリセルＭＣが選択されたときであ
る。なお、ワード線ＷＬおよびダミーワード線ＤＷＬ
(ＤＷＬ１,ＤＷＬ２,…)の波形は、図５に示すように、
いずれも、非選択時には接地電位ＧＮＤ、選択時には昇
圧電位ＶＢＳＴになっている。
ワード線ＷＬを立ちあげてメモリセルＭＣを選択すると
き、両隣のセルアレイ・ブロックＭＢ１,ＭＢ３につな
がるダミーワード線ＤＷＬ１,ＤＷＬ２を立ちあげねば
ならず、駆動方法が複雑になるという問題がある。この
方式では、選択されたメモリセルＭＣがつながるビット
線ＢＬ０,ＢＬ２,ＢＬ４,ＢＬ６,…と対をなすビット線
／ＢＬ０,／ＢＬ２,／ＢＬ４,／ＢＬ６,…が、交互に両
隣のセルアレイ・ブロックＭＢ１,ＭＢ３に設けられて
いるからである。なお、逆に、ダミーワード線ＤＷＬ
１,ＤＷＬ２,…の側から見れば、１本のダミーワード線
が活性化されるときのアドレスが２通りあるため駆動方
法が複雑になっている。例えばダミーワード線ＤＷＬ１
が活性化されるのは、両隣のセルアレイ・ブロックＭＢ
０,ＭＢ２内のメモリセルＭＣが選択されたときであ
る。なお、ワード線ＷＬおよびダミーワード線ＤＷＬ
(ＤＷＬ１,ＤＷＬ２,…)の波形は、図５に示すように、
いずれも、非選択時には接地電位ＧＮＤ、選択時には昇
圧電位ＶＢＳＴになっている。
【０００８】そこで、この発明の目的は、６４Ｍビット
以上の高集積化に対応できる上、簡単に駆動できるシェ
アード・センス型オープンビット線方式の半導体メモリ
装置を提供することにある。
以上の高集積化に対応できる上、簡単に駆動できるシェ
アード・センス型オープンビット線方式の半導体メモリ
装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、列をなして並ぶ複数の差動型センスア
ンプと、上記各センスアンプから両側に１対ずつ延在す
るビット線と、上記ビット線と交差するワード線および
ダミーワード線と、上記ビット線と上記ワード線,ダミ
ーワード線との交差箇所に１つ置きに設けられたメモリ
セルおよびダミーセルとを有して、動作時に、上記ワー
ド線を活性化して上記ビット線を１本置きに活性化する
とともに、上記ダミーワード線を活性化して、上記ワー
ド線,ビット線の活性化によって生ずる雑音を相殺する
ようにしたシェアード・センス型オープンビット線方式
の半導体メモリ装置において、上記センスアンプは上記
ビット線が延在する方向に１つ置きにずらして配置され
て第１の列と第２の列を構成し、上記第１の列のセンス
アンプの片側に延在するビット線対と、上記第２の列の
センスアンプの他方の側に延在するビット線対とが交互
に隣接して、１つのビット線群を構成し、上記ワード線
およびダミーワード線は、それぞれ上記ビット線群を構
成する各ビット線に交差し、動作時に、上記ダミーワー
ド線に上記ワード線と逆相の信号を印加して、上記活性
化されるビット線につながるダミーセルを電気的に切り
離す制御手段を有し、上記制御手段は、上記ワード線の
電位を、非選択時には接地電位、読み出しのための選択
時には電源電位、書き込みのための選択時には上記電源
電位よりも高い昇圧電位にそれぞれ制御するとともに、
上記ダミーワード線の電位を、上記ワード線の非選択時
には電源電位、上記ワード線の選択時には接地電位にそ
れぞれ制御することを特徴としている。
に、この発明は、列をなして並ぶ複数の差動型センスア
ンプと、上記各センスアンプから両側に１対ずつ延在す
るビット線と、上記ビット線と交差するワード線および
ダミーワード線と、上記ビット線と上記ワード線,ダミ
ーワード線との交差箇所に１つ置きに設けられたメモリ
セルおよびダミーセルとを有して、動作時に、上記ワー
ド線を活性化して上記ビット線を１本置きに活性化する
とともに、上記ダミーワード線を活性化して、上記ワー
ド線,ビット線の活性化によって生ずる雑音を相殺する
ようにしたシェアード・センス型オープンビット線方式
の半導体メモリ装置において、上記センスアンプは上記
ビット線が延在する方向に１つ置きにずらして配置され
て第１の列と第２の列を構成し、上記第１の列のセンス
アンプの片側に延在するビット線対と、上記第２の列の
センスアンプの他方の側に延在するビット線対とが交互
に隣接して、１つのビット線群を構成し、上記ワード線
およびダミーワード線は、それぞれ上記ビット線群を構
成する各ビット線に交差し、動作時に、上記ダミーワー
ド線に上記ワード線と逆相の信号を印加して、上記活性
化されるビット線につながるダミーセルを電気的に切り
離す制御手段を有し、上記制御手段は、上記ワード線の
電位を、非選択時には接地電位、読み出しのための選択
時には電源電位、書き込みのための選択時には上記電源
電位よりも高い昇圧電位にそれぞれ制御するとともに、
上記ダミーワード線の電位を、上記ワード線の非選択時
には電源電位、上記ワード線の選択時には接地電位にそ
れぞれ制御することを特徴としている。
【００１０】
【００１１】
【作用】この発明の半導体メモリ装置では、１つのビッ
ト線群を構成するビット線対の両側に交互にセンスアン
プが配置されている。この結果、第１の列,第２の列に
は、図４に示した従来のＤＲＡＭと同様に、センスアン
プがビット線４本分のピッチで配置されている。したが
って、１個のセンスアンプが占める領域(トランジスタ
のチャネル長や拡散領域)を比較的大きくとることがで
き、この結果、センスアンプＳＡの感度を高く保ったま
ま６４Ｍビット以上の高集積化に対応可能となる。
ト線群を構成するビット線対の両側に交互にセンスアン
プが配置されている。この結果、第１の列,第２の列に
は、図４に示した従来のＤＲＡＭと同様に、センスアン
プがビット線４本分のピッチで配置されている。したが
って、１個のセンスアンプが占める領域(トランジスタ
のチャネル長や拡散領域)を比較的大きくとることがで
き、この結果、センスアンプＳＡの感度を高く保ったま
ま６４Ｍビット以上の高集積化に対応可能となる。
【００１２】また、動作時に、活性化されるビット線
(選択されたメモリセルがつながる)につながるダミーセ
ルを活性化している。つまり、ワード線を活性化してこ
のワード線が交差しているビット線群のビット線を１本
置きに活性化するとき、同一のビット線群に交差するダ
ミーワード線を活性化している。すなわち、活性化すべ
きダミーワード線が、同一セルアレイ・ブロック内の１
本だけとなる。したがって、アドレス選択が容易になっ
て、図４に示した従来のＤＲＡＭに比してダミーワード
線の駆動方法が単純になる。
(選択されたメモリセルがつながる)につながるダミーセ
ルを活性化している。つまり、ワード線を活性化してこ
のワード線が交差しているビット線群のビット線を１本
置きに活性化するとき、同一のビット線群に交差するダ
ミーワード線を活性化している。すなわち、活性化すべ
きダミーワード線が、同一セルアレイ・ブロック内の１
本だけとなる。したがって、アドレス選択が容易になっ
て、図４に示した従来のＤＲＡＭに比してダミーワード
線の駆動方法が単純になる。
【００１３】ここで、ダミーワード線,ダミーセルによ
る雑音相殺の仕方は次のようなものである。すなわち、
上記ワード線とダミーワード線には逆相の信号が印加さ
れる(逆相ダミーワード線方式)。動作時に、選択された
メモリセルがビット線に接続される一方、上記ダミーセ
ルは上記ビット線から電気的に切り離される。この結
果、上記ビット線の容量は変化しないまま保たれる。ま
た、ワード線とビット線との間の寄生容量による雑音に
ついても、上記ワード線からの雑音と正反対の性質を有
する上記ダミーワード線からの雑音によって相殺され
る。
る雑音相殺の仕方は次のようなものである。すなわち、
上記ワード線とダミーワード線には逆相の信号が印加さ
れる(逆相ダミーワード線方式)。動作時に、選択された
メモリセルがビット線に接続される一方、上記ダミーセ
ルは上記ビット線から電気的に切り離される。この結
果、上記ビット線の容量は変化しないまま保たれる。ま
た、ワード線とビット線との間の寄生容量による雑音に
ついても、上記ワード線からの雑音と正反対の性質を有
する上記ダミーワード線からの雑音によって相殺され
る。
【００１４】また、上記制御手段は、上記ワード線の電
位を、非選択時には接地電位、読み出しのための選択時
には電源電位、書き込みのための選択時には上記電源電
位よりも高い昇圧電位にそれぞれ制御するとともに、上
記ダミーワード線の電位を、上記ワード線の非選択時に
は電源電位、上記ワード線の選択時には接地電位にそれ
ぞれ制御する。これにより、上記ワード線の非選択時に
は、上記ダミーワード線の電位が電源電位に保たれるの
で、消費電力の増加が抑えられる。読み出し動作時に
は、ワード線とダミーワード線に対してそれぞれ電源電
位、接地電位が印加される。大きさが同じで符号が反対
の電位が印加されるので、雑音が略完全に相殺される。
また、書き込み動作時には、ワード線とダミーワード線
に対してそれぞれ昇圧電位、接地電位が印加される。ワ
ード線が昇圧電位に制御されるので、十分な書き込みが
行なわれる。
位を、非選択時には接地電位、読み出しのための選択時
には電源電位、書き込みのための選択時には上記電源電
位よりも高い昇圧電位にそれぞれ制御するとともに、上
記ダミーワード線の電位を、上記ワード線の非選択時に
は電源電位、上記ワード線の選択時には接地電位にそれ
ぞれ制御する。これにより、上記ワード線の非選択時に
は、上記ダミーワード線の電位が電源電位に保たれるの
で、消費電力の増加が抑えられる。読み出し動作時に
は、ワード線とダミーワード線に対してそれぞれ電源電
位、接地電位が印加される。大きさが同じで符号が反対
の電位が印加されるので、雑音が略完全に相殺される。
また、書き込み動作時には、ワード線とダミーワード線
に対してそれぞれ昇圧電位、接地電位が印加される。ワ
ード線が昇圧電位に制御されるので、十分な書き込みが
行なわれる。
【００１５】
【実施例】以下、この発明の半導体メモリ装置を実施例
により詳細に説明する。
により詳細に説明する。
【００１６】図１は一実施例のシェアード・センス型オ
ープンビット線方式のＤＲＡＭの構成を示している。図
１に示すように、このＤＲＡＭは、第１の列をなすセン
スアンプＳＡ,…と、第２の列をなすセンスアンプＳＡ,
…を有している。各センスアンプＳＡの両側には１対ず
つビット線が延在している。第１の列のセンスアンプＳ
Ａの図において右側に延在するビット線対ＢＬ０,ＢＬ
１;ＢＬ４,ＢＬ５;…と、第２の列のセンス増幅器ＳＡ
の左側に延在するビット線対ＢＬ２,ＢＬ３;ＢＬ６,Ｂ
Ｌ７;…とが交互に隣接して、１つのビット線群を構成
している。ワード線ＷＬおよびダミーワード線ＤＷＬ
が、それぞれ上記ビット線群を構成する各ビット線ＢＬ
０,ＢＬ１,…,ＢＬ６,ＢＬ７,…に交差している。上記
ビット線ＢＬ０,ＢＬ１,…,ＢＬ６,ＢＬ７,…と上記ワ
ード線ＷＬ,ダミーワード線ＤＷＬとの交差箇所にメモ
リセルＭＣおよびダミーセルＤＣが１つ置きに設けられ
て、１つのセルアレイ・ブロックＭＢを構成している。
なお、セルアレイ・ブロックＭＢの両側には、同様に構
成されたセルアレイ・ブロックＭＢが複数設けられてい
る。
ープンビット線方式のＤＲＡＭの構成を示している。図
１に示すように、このＤＲＡＭは、第１の列をなすセン
スアンプＳＡ,…と、第２の列をなすセンスアンプＳＡ,
…を有している。各センスアンプＳＡの両側には１対ず
つビット線が延在している。第１の列のセンスアンプＳ
Ａの図において右側に延在するビット線対ＢＬ０,ＢＬ
１;ＢＬ４,ＢＬ５;…と、第２の列のセンス増幅器ＳＡ
の左側に延在するビット線対ＢＬ２,ＢＬ３;ＢＬ６,Ｂ
Ｌ７;…とが交互に隣接して、１つのビット線群を構成
している。ワード線ＷＬおよびダミーワード線ＤＷＬ
が、それぞれ上記ビット線群を構成する各ビット線ＢＬ
０,ＢＬ１,…,ＢＬ６,ＢＬ７,…に交差している。上記
ビット線ＢＬ０,ＢＬ１,…,ＢＬ６,ＢＬ７,…と上記ワ
ード線ＷＬ,ダミーワード線ＤＷＬとの交差箇所にメモ
リセルＭＣおよびダミーセルＤＣが１つ置きに設けられ
て、１つのセルアレイ・ブロックＭＢを構成している。
なお、セルアレイ・ブロックＭＢの両側には、同様に構
成されたセルアレイ・ブロックＭＢが複数設けられてい
る。
【００１７】この配置方式では、第１の列,第２の列
に、図４に示した従来のＤＲＡＭと同様に、センスアン
プＳＡがビット線４本分のピッチで配置されている。し
たがって、１個のセンスアンプが占める領域(トランジ
スタのチャネル長や拡散領域)を比較的大きくとること
ができ、この結果、センスアンプＳＡの感度を高く保っ
たまま６４Ｍビット以上の高集積化に対応することがで
きる。
に、図４に示した従来のＤＲＡＭと同様に、センスアン
プＳＡがビット線４本分のピッチで配置されている。し
たがって、１個のセンスアンプが占める領域(トランジ
スタのチャネル長や拡散領域)を比較的大きくとること
ができ、この結果、センスアンプＳＡの感度を高く保っ
たまま６４Ｍビット以上の高集積化に対応することがで
きる。
【００１８】動作時には、図２(a)に示すように、制御
手段によって、ワード線ＷＬに昇圧電位ＶＢＳＴ＝４.
５Ｖを印加して活性化する。これにより、図１に示した
ビット線群を構成するビット線を１本置きに、例えばＢ
Ｌ０,ＢＬ２,ＢＬ４,ＢＬ６,…を活性化する(選択され
たメモリセルＭＣをビット線ＢＬ０,ＢＬ２,ＢＬ４,Ｂ
Ｌ６,…に接続する)。これとともに、図２(a)に示すよ
うに、上記ビット線群に交差するダミーワード線ＤＷＬ
に上記ワード線ＷＬと逆相の信号(電源電位ＶＣＣ＝３.
３Ｖから接地電位ＧＮＤ＝０Ｖに変化する信号)を印加
する(逆相ダミーワード線方式)。これにより、上記ビッ
ト線ＢＬ０,ＢＬ２,ＢＬ４,ＢＬ６,…につながるダミー
セルＤＣを参照する。すなわち、ダミーセルＤＣを上記
ビット線ＢＬ０,ＢＬ２,ＢＬ４,ＢＬ６,…から電気的に
切り離す。この結果、上記ビット線ＢＬ０,ＢＬ２,ＢＬ
４,ＢＬ６,…の容量は変化しないまま保たれる。また、
ワード線ＷＬとビット線ＢＬ０,ＢＬ２,ＢＬ４,ＢＬ６,
…との間の寄生容量による雑音についても、ワード線Ｗ
Ｌからの雑音と正反対の性質を有するダミーワード線Ｄ
ＷＬからの雑音によって相殺される。このようにして、
ワード線,ビット線の活性化によって生ずる雑音を相殺
することができる。また、このとき活性化すべきダミー
ワード線ＤＷＬは、同一セルアレイ・ブロックＭＢ内の
１本だけとなる。したがって、アドレス選択が容易にな
って、図４に示した従来のＤＲＡＭに比してダミーワー
ド線ＤＷＬの駆動方法を単純化することができる。
手段によって、ワード線ＷＬに昇圧電位ＶＢＳＴ＝４.
５Ｖを印加して活性化する。これにより、図１に示した
ビット線群を構成するビット線を１本置きに、例えばＢ
Ｌ０,ＢＬ２,ＢＬ４,ＢＬ６,…を活性化する(選択され
たメモリセルＭＣをビット線ＢＬ０,ＢＬ２,ＢＬ４,Ｂ
Ｌ６,…に接続する)。これとともに、図２(a)に示すよ
うに、上記ビット線群に交差するダミーワード線ＤＷＬ
に上記ワード線ＷＬと逆相の信号(電源電位ＶＣＣ＝３.
３Ｖから接地電位ＧＮＤ＝０Ｖに変化する信号)を印加
する(逆相ダミーワード線方式)。これにより、上記ビッ
ト線ＢＬ０,ＢＬ２,ＢＬ４,ＢＬ６,…につながるダミー
セルＤＣを参照する。すなわち、ダミーセルＤＣを上記
ビット線ＢＬ０,ＢＬ２,ＢＬ４,ＢＬ６,…から電気的に
切り離す。この結果、上記ビット線ＢＬ０,ＢＬ２,ＢＬ
４,ＢＬ６,…の容量は変化しないまま保たれる。また、
ワード線ＷＬとビット線ＢＬ０,ＢＬ２,ＢＬ４,ＢＬ６,
…との間の寄生容量による雑音についても、ワード線Ｗ
Ｌからの雑音と正反対の性質を有するダミーワード線Ｄ
ＷＬからの雑音によって相殺される。このようにして、
ワード線,ビット線の活性化によって生ずる雑音を相殺
することができる。また、このとき活性化すべきダミー
ワード線ＤＷＬは、同一セルアレイ・ブロックＭＢ内の
１本だけとなる。したがって、アドレス選択が容易にな
って、図４に示した従来のＤＲＡＭに比してダミーワー
ド線ＤＷＬの駆動方法を単純化することができる。
【００１９】ところで、通常、選択されたワード線ＷＬ
には、上述のように電源電圧ＶＣＣよりも高い昇圧電位
ＶＢＳＴ＝４.５Ｖを印加している。したがって、逆相
ダミーワード線方式で雑音を完全に相殺するためには、
本来、非動作時の逆相ダミーワード線ＤＷＬを昇圧電位
ＶＢＳＴ＝４.５Ｖに保ち、動作時に接地電位ＧＮＤ＝
０Ｖに制御する(電位変化を等しくする)のが望ましい。
しかしながら、常に昇圧回路を動作させておくのは非現
実的であり、消費電力も多くなる。そこで、図２(b)に
示すように、非選択時には、ダミーワード線ＤＷＬを電
源電位ＶＣＣ＝３.３Ｖのままとし、データ読み出し時
には、ワード線ＷＬを電源電圧ＶＣＣ＝３.３Ｖに立ち
あげ、ダミーワード線ＤＷＬを接地電位ＧＮＤに変化さ
せて、雑音を完全に相殺する。そして、データ再書き込
み時に、ワード線ＷＬに昇圧電位ＶＢＳＴ＝４.５Ｖを
印加して十分な書き込みを行うようにする。これによ
り、読み出し時,書き込み時とも、雑音の発生を抑える
ことができる。なお、データ読み出し時に、ワード線Ｗ
Ｌを電源電位ＶＣＣ＝３.３Ｖとしたが、読み出し時に
はプリチャージ電位(通常は電源電位の１／２)付近の信
号を転送できれば良いので、電源電位ＶＣＣで十分であ
る。
には、上述のように電源電圧ＶＣＣよりも高い昇圧電位
ＶＢＳＴ＝４.５Ｖを印加している。したがって、逆相
ダミーワード線方式で雑音を完全に相殺するためには、
本来、非動作時の逆相ダミーワード線ＤＷＬを昇圧電位
ＶＢＳＴ＝４.５Ｖに保ち、動作時に接地電位ＧＮＤ＝
０Ｖに制御する(電位変化を等しくする)のが望ましい。
しかしながら、常に昇圧回路を動作させておくのは非現
実的であり、消費電力も多くなる。そこで、図２(b)に
示すように、非選択時には、ダミーワード線ＤＷＬを電
源電位ＶＣＣ＝３.３Ｖのままとし、データ読み出し時
には、ワード線ＷＬを電源電圧ＶＣＣ＝３.３Ｖに立ち
あげ、ダミーワード線ＤＷＬを接地電位ＧＮＤに変化さ
せて、雑音を完全に相殺する。そして、データ再書き込
み時に、ワード線ＷＬに昇圧電位ＶＢＳＴ＝４.５Ｖを
印加して十分な書き込みを行うようにする。これによ
り、読み出し時,書き込み時とも、雑音の発生を抑える
ことができる。なお、データ読み出し時に、ワード線Ｗ
Ｌを電源電位ＶＣＣ＝３.３Ｖとしたが、読み出し時に
はプリチャージ電位(通常は電源電位の１／２)付近の信
号を転送できれば良いので、電源電位ＶＣＣで十分であ
る。
【００２０】
【発明の効果】以上より明らかなように、この発明は、
列をなして並ぶ複数の差動型センス増幅器と、上記各セ
ンス増幅器から両側に１対ずつ延在するビット線と、上
記ビット線と交差するワード線およびダミーワード線
と、上記ビット線と上記ワード線,ダミーワード線との
交差箇所に１つ置きに設けられたメモリセルおよびダミ
ーセルとを有して、動作時に、上記ワード線を活性化し
て上記ビット線を１本置きに活性化するとともに、上記
ダミーワード線を活性化して、上記ワード線,ビット線
の活性化によって生ずる雑音を相殺するようにしたシェ
アード・センス型オープンビット線方式の半導体メモリ
装置において、上記センス増幅器は上記ビット線が延在
する方向に１つ置きにずらして配置されて第１の列と第
２の列を構成し、上記第１の列のセンス増幅器の片側に
延在するビット線対と、上記第２の列のセンス増幅器の
他方の側に延在するビット線対とが交互に隣接して、１
つのビット線群を構成し、上記ワード線およびダミーワ
ード線は、それぞれ上記ビット線群を構成する各ビット
線に交差しているので、センスアンプＳＡをビット線４
本分のピッチで配置することができる。しがって、１個
のセンスアンプが占める領域(トランジスタのチャネル
長や拡散領域)を比較的大きくとることができ、センス
アンプＳＡの感度を高く保ったまま６４Ｍビット以上の
高集積化に対応することができる。しかも、動作時に、
上記ダミーワード線に上記ワード線と逆相の信号を印加
して、活性化されるビット線につながるダミーセルを電
気的に切り離す制御手段を有しているので、活性化すべ
きダミーワード線を上記ワード線と同一のビット線群に
交差する１本だけとすることができる。したがって、ア
ドレス選択が容易になって、従来のＤＲＡＭに比してダ
ミーワード線の駆動方法を単純化することができる。
列をなして並ぶ複数の差動型センス増幅器と、上記各セ
ンス増幅器から両側に１対ずつ延在するビット線と、上
記ビット線と交差するワード線およびダミーワード線
と、上記ビット線と上記ワード線,ダミーワード線との
交差箇所に１つ置きに設けられたメモリセルおよびダミ
ーセルとを有して、動作時に、上記ワード線を活性化し
て上記ビット線を１本置きに活性化するとともに、上記
ダミーワード線を活性化して、上記ワード線,ビット線
の活性化によって生ずる雑音を相殺するようにしたシェ
アード・センス型オープンビット線方式の半導体メモリ
装置において、上記センス増幅器は上記ビット線が延在
する方向に１つ置きにずらして配置されて第１の列と第
２の列を構成し、上記第１の列のセンス増幅器の片側に
延在するビット線対と、上記第２の列のセンス増幅器の
他方の側に延在するビット線対とが交互に隣接して、１
つのビット線群を構成し、上記ワード線およびダミーワ
ード線は、それぞれ上記ビット線群を構成する各ビット
線に交差しているので、センスアンプＳＡをビット線４
本分のピッチで配置することができる。しがって、１個
のセンスアンプが占める領域(トランジスタのチャネル
長や拡散領域)を比較的大きくとることができ、センス
アンプＳＡの感度を高く保ったまま６４Ｍビット以上の
高集積化に対応することができる。しかも、動作時に、
上記ダミーワード線に上記ワード線と逆相の信号を印加
して、活性化されるビット線につながるダミーセルを電
気的に切り離す制御手段を有しているので、活性化すべ
きダミーワード線を上記ワード線と同一のビット線群に
交差する１本だけとすることができる。したがって、ア
ドレス選択が容易になって、従来のＤＲＡＭに比してダ
ミーワード線の駆動方法を単純化することができる。
【００２１】また、上記制御手段は、上記ワード線の電
位を、非選択時には接地電位、読み出しのための選択時
には電源電位、書き込みのための選択時には上記電源電
位よりも高い昇圧電位にそれぞれ制御するとともに、上
記ダミーワード線の電位を、上記ワード線の非選択時に
は電源電位、上記ワード線の選択時には接地電位にそれ
ぞれ制御する。これにより、上記ワード線の非選択時に
は、上記ダミーワード線の電位が電源電位に保たれるの
で、消費電力の増加を抑制できる。読み出し動作時に
は、ワード線とダミーワード線に対してそれぞれ電源電
位、接地電位が印加される。大きさが同じで符号が反対
の電位が印加されるので、雑音を略完全に相殺できる。
また、書き込み動作時には、ワード線とダミーワード線
に対してそれぞれ昇圧電位、接地電位が印加される。ワ
ード線が昇圧電位に制御されるので、十分な書き込みを
行うことができる。
位を、非選択時には接地電位、読み出しのための選択時
には電源電位、書き込みのための選択時には上記電源電
位よりも高い昇圧電位にそれぞれ制御するとともに、上
記ダミーワード線の電位を、上記ワード線の非選択時に
は電源電位、上記ワード線の選択時には接地電位にそれ
ぞれ制御する。これにより、上記ワード線の非選択時に
は、上記ダミーワード線の電位が電源電位に保たれるの
で、消費電力の増加を抑制できる。読み出し動作時に
は、ワード線とダミーワード線に対してそれぞれ電源電
位、接地電位が印加される。大きさが同じで符号が反対
の電位が印加されるので、雑音を略完全に相殺できる。
また、書き込み動作時には、ワード線とダミーワード線
に対してそれぞれ昇圧電位、接地電位が印加される。ワ
ード線が昇圧電位に制御されるので、十分な書き込みを
行うことができる。
【図１】 この発明の一実施例のシェアード・センス型
オープンビット線方式のＤＲＡＭの構成を示す図であ
る。
オープンビット線方式のＤＲＡＭの構成を示す図であ
る。
【図２】 上記ＤＲＡＭのワード線およびダミーワード
線の駆動波形を示す図である。
線の駆動波形を示す図である。
【図３】 従来のシェアード・センス型オープンビット
線方式のＤＲＡＭの構成を示す図である。
線方式のＤＲＡＭの構成を示す図である。
【図４】 上記従来のＤＲＡＭのセンスアンプの配置を
改善した例を示す図である。
改善した例を示す図である。
【図５】 図４に示したＤＲＡＭのワード線およびダミ
ーワード線の駆動波形を示す図である。
ーワード線の駆動波形を示す図である。
ＢＬ０,…,ＢＬ７,…,／ＢＬ０,…,／ＢＬ７,… ビッ
ト線 ＤＣ ダミーセル ＤＷＬ ダミーワード線 ＭＢ セルアレイ・ブロック ＭＣ メモリセル ＳＡ センスアンプ ＷＬ ワード線
ト線 ＤＣ ダミーセル ＤＷＬ ダミーワード線 ＭＢ セルアレイ・ブロック ＭＣ メモリセル ＳＡ センスアンプ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/401
Claims (1)
- 【請求項１】 列をなして並ぶ複数の差動型センス増幅
器と、上記各センス増幅器から両側に１対ずつ延在する
ビット線と、上記ビット線と交差するワード線およびダ
ミーワード線と、上記ビット線と上記ワード線,ダミー
ワード線との交差箇所に１つ置きに設けられたメモリセ
ルおよびダミーセルとを有して、動作時に、上記ワード
線を活性化して上記ビット線を１本置きに活性化すると
ともに、上記ダミーワード線を活性化して、上記ワード
線,ビット線の活性化によって生ずる雑音を相殺するよ
うにしたシェアード・センス型オープンビット線方式の
半導体メモリ装置において、 上記センス増幅器は上記ビット線が延在する方向に１つ
置きにずらして配置されて第１の列と第２の列を構成
し、 上記第１の列のセンス増幅器の片側に延在するビット線
対と、上記第２の列のセンス増幅器の他方の側に延在す
るビット線対とが交互に隣接して、１つのビット線群を
構成し、 上記ワード線およびダミーワード線は、それぞれ上記ビ
ット線群を構成する各ビット線に交差し、 動作時に、上記ダミーワード線に上記ワード線と逆相の
信号を印加して、上記活性化されるビット線につながる
ダミーセルを電気的に切り離す制御手段を有し、 上記制御手段は、上記ワード線の電位を、非選択時には
接地電位、読み出しのための選択時には電源電位、書き
込みのための選択時には上記電源電位よりも高い昇圧電
位にそれぞれ制御するとともに、上記ダミーワード線の
電位を、上記ワード線の非選択時には電源電位、上記ワ
ード線の選択時には接地電位にそれぞれ制御することを
特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247666A JP2945216B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体メモリ装置 |
| US08/120,823 US5383159A (en) | 1992-09-17 | 1993-09-15 | Semiconductor memory device of alternately-activated open bit-line architecture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247666A JP2945216B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103754A JPH06103754A (ja) | 1994-04-15 |
| JP2945216B2 true JP2945216B2 (ja) | 1999-09-06 |
Family
ID=17166861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247666A Expired - Fee Related JP2945216B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5383159A (ja) |
| JP (1) | JP2945216B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172169A (ja) * | 1994-12-16 | 1996-07-02 | Toshiba Microelectron Corp | 半導体記憶装置 |
| US5757710A (en) * | 1996-12-03 | 1998-05-26 | Mosel Vitelic Corporation | DRAM with edge sense amplifiers which are activated along with sense amplifiers internal to the array during a read cycle |
| KR100224673B1 (ko) * | 1996-12-13 | 1999-10-15 | 윤종용 | 불휘발성 강유전체 메모리장치 및 그의 구동방법 |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| US5774408A (en) * | 1997-01-28 | 1998-06-30 | Micron Technology, Inc. | DRAM architecture with combined sense amplifier pitch |
| US5781488A (en) * | 1997-04-18 | 1998-07-14 | Mosel Vitelic Corporation | DRAM with new I/O data path configuration |
| US5841720A (en) * | 1997-08-26 | 1998-11-24 | International Business Machines Corporation | Folded dummy world line |
| DE19822750A1 (de) * | 1998-05-20 | 1999-11-25 | Siemens Ag | Halbleiterspeicher mit differentiellen Bitleitungen |
| JP4427847B2 (ja) * | 1999-11-04 | 2010-03-10 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍと半導体装置 |
| KR100395877B1 (ko) * | 2000-11-10 | 2003-08-25 | 삼성전자주식회사 | 반도체 메모리의 데이타 감지 장치 |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| JP2003030981A (ja) * | 2001-07-18 | 2003-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| JP4677167B2 (ja) * | 2002-09-20 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｄｒａｍ回路とその動作方法 |
| KR100634165B1 (ko) * | 2003-06-17 | 2006-10-16 | 삼성전자주식회사 | 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치 |
| US7274612B2 (en) * | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
| US7319602B1 (en) | 2004-07-01 | 2008-01-15 | Netlogic Microsystems, Inc | Content addressable memory with twisted data lines |
| US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| KR100600056B1 (ko) | 2004-10-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US7649760B2 (en) * | 2005-08-19 | 2010-01-19 | Samsung Electronics Co., Ltd | Semiconductor memory device having dummy sense amplifiers and methods of utilizing the same |
| KR100824798B1 (ko) * | 2005-11-08 | 2008-04-24 | 삼성전자주식회사 | 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법 |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| JP5665266B2 (ja) | 2008-08-07 | 2015-02-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| US7944724B2 (en) * | 2009-04-28 | 2011-05-17 | Netlogic Microsystems, Inc. | Ternary content addressable memory having reduced leakage effects |
| US8351285B2 (en) * | 2009-07-02 | 2013-01-08 | Micron Technology, Inc. | Systems, memories, and methods for repair in open digit memory architectures |
| US7920397B1 (en) | 2010-04-30 | 2011-04-05 | Netlogic Microsystems, Inc. | Memory device having bit line leakage compensation |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
| JP2015084270A (ja) * | 2014-12-09 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126690A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | 半導体メモリ |
| JPS6413290A (en) * | 1987-07-07 | 1989-01-18 | Oki Electric Ind Co Ltd | Semiconductor memory |
| US5134588A (en) * | 1990-07-27 | 1992-07-28 | Sharp Kabushiki Kaisha | Semiconductor memory device |
-
1992
- 1992-09-17 JP JP4247666A patent/JP2945216B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-15 US US08/120,823 patent/US5383159A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103754A (ja) | 1994-04-15 |
| US5383159A (en) | 1995-01-17 |
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