JP5665266B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関し、特に、オープンビット線方式の半導体記憶装置に関する。
ＤＲＡＭに代表される半導体記憶装置は、一対のビット線に接続されたセンスアンプを備えており、ビット線対に生じている電位差がセンスアンプによって増幅される。ビット線対の配線方式としては、センスアンプからみて同方向にビット線対を配線するフォールデッドビット線方式と、センスアンプからみて互いに逆方向にビット線対を配線するオープンビット線方式が知られている。
フォールデッドビット線方式においては、一対のビット線が同じワード線と交差することから、ワード線が活性化されると、これらビット線に同じカップリングノイズが重畳する。このため、ワード線の活性化に伴うノイズはキャンセルされることになる。これに対し、オープンビット線方式においては、一対のビット線が互いに異なるワード線と交差することから、ワード線が活性化されると、一方のビット線にのみカップリングノイズが重畳する。このため、センスアンプの動作マージンが減少し、場合によってはデータが反転するおそれが生じる。
オープンビット線方式における上記の問題を解決する方法としては、ダミーワード線を用いてノイズをキャンセルする方法が知られている（特許文献１参照）。
特開平６−１０３７５４号公報
しかしながら、特許文献１に記載された半導体記憶装置においては、ダミーワード線にダミーセルが接続されているため、一方のビット線にリード対象となるメモリセルが接続され、他方のビット線にダミーセルが接続されることになる。したがって、センス動作に支障をきたさないためには、ダミーセルにストアする電位を正しく制御する必要が生じる。通常、１個のダミーセルは多数のメモリセルに対して共用されることから、ハイレベルがストアされたメモリセル及びローレベルがストアされたメモリセルに対して影響を等しくするためには、ダミーセルにストアする電位は正確に中間レベル（ハイレベルとローレベルの中間電位）とする必要がある。このため、正確な中間レベルを生成する回路などが必要となり、チップサイズを増大させるという問題があった。
また、特許文献１では、ダミーセルを形成するための活性領域をメモリマット内に形成する必要があることから、チップサイズの増大を招くという問題もあった。
本発明による半導体記憶装置は、それぞれが、複数のワード線、複数のビット線、これらワード線およびビット線の交点に配置された複数のメモリセル、並びに、ダミーセルとの接続を持たない少なくとも一つのダミーワード線を有する複数のメモリマットと、隣り合うメモリマットの間に配置された複数のセンスアンプ列であって、一方が隣接する一方の側のメモリマットのビット線に接続され、他方が隣接する他方の側のメモリマットのビット線にそれぞれ接続された一対の入出力ノードを含む複数のセンスアンプを有するセンスアンプ列と、前記複数のメモリマットの中の選択されたメモリマットにおけるワード線の活性化に応答して、当該選択されたメモリマットの隣にあるメモリマットにおけるダミーワード線を活性化する手段と、を備えることを特徴とする。
本発明による半導体記憶装置によれば、ダミーセルに中間電位などをストアする必要がないことから、このような電位を生成する回路を設ける必要がなくなる。また、ダミーセル自体が不要であることから、ダミーセルを形成するための活性領域をメモリマット内に形成する必要もなくなる。このため、本発明によれば、チップサイズの増大を抑制しつつ、オープンビット線方式において生じるカップリングノイズをキャンセルすることが可能となる。
以下、添付の図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置のメモリセルアレイ部の構成を示すレイアウト図である。
図１に示すように、本実施形態による半導体記憶装置のメモリセルアレイ部は、Ｙ方向に配列された９個のメモリマットＭＡＴ０〜ＭＡＴ８を有している。隣り合うメモリマット間にはセンスアンプ列ＳＡＡが配置されている。また、各メモリマットＭＡＴ０〜ＭＡＴ８のＸ方向における両側には、ワード線ドライバ列ＷＬＤＡが配置されている。本実施形態では、９個のメモリマットが一列に配列されているが、本発明において一列に配列されるメモリマットの数は特に限定されない。
メモリマットＭＡＴ０〜ＭＡＴ８は、それぞれ対応する選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７によって選択される。但し、両端に位置するメモリマットＭＡＴ０，ＭＡＴ８については、同じ選択信号ＳＥＬＥＣＴ０によって選択される。これは、両端に位置するメモリマットＭＡＴ０，ＭＡＴ８に含まれるビット線の本数が他のメモリマットＭＡＴ１〜ＭＡＴ７に含まれるビット線の本数の半分であり、２つのメモリマットＭＡＴ０，ＭＡＴ８を合わせてメモリマットＭＡＴ１〜ＭＡＴ７の一つと同等となるからである。
また、各メモリマットＭＡＴ０〜ＭＡＴ８には、ダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８が割り当てられている。ダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８は、後述するダミーワード線を活性化させるための信号である。図１に示すように、両端に位置するメモリマットＭＡＴ０，ＭＡＴ８についても、それぞれ個別のダミー選択信号ＤＵＭＭＹ０，ＤＵＭＭＹ８が割り当てられている。
図２は、両端に位置するメモリマットＭＡＴ０，ＭＡＴ８以外のメモリマットＭＡＴ１〜ＭＡＴ７の回路構成を示す図である。また、図３は、両端に位置するメモリマットＭＡＴ０，ＭＡＴ８の回路構成を示す図である。
図２及び図３に示すように、メモリマットＭＡＴ０〜ＭＡＴ８は、Ｘ方向に配線された複数のワード線ＷＬと、Ｙ方向に配線された複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点にそれぞれ配置されたメモリセルＭＣとを有している。図２及び図３に示すワード線ＷＬやビット線ＢＬの本数はあくまで一例であり、本発明がこれに限定されるものではない。
複数のワード線ＷＬのうち、半分はＸ方向における一方の側に配置されたワード線ドライバ列ＷＬＤＡに接続されており、残り半分はＸ方向における他方の側に配置されたワード線ドライバ列ＷＬＤＡに接続されている。ワード線ドライバ列ＷＬＤＡは、それぞれ対応するワード線ＷＬを駆動する複数のワード線ドライバＷＬＤによって構成されている。
但し、Ｙ方向の端部に位置するいくつかのワード線（本実施形態では片側２本ずつのワード線）については使用されず、これらは不使用ワード線ＷＬＺとなる。これは、製造時におけるプロセス条件がメモリマットの端部と中央部とで若干異なることから、メモリマットの端部においては不良セルが発生しやすいからである。したがって、これら不使用ワード線ＷＬＺに接続されたメモリセルは、ダミーセルＤＣとして取り扱われる。尚、不使用ワード線ＷＬＺは非活性状態に固定されるため、ダミーセルＤＣがビット線ＢＬに接続されることはない。
また、メモリマットＭＡＴ０〜ＭＡＴ８には、Ｘ方向に配線されワード線ＷＬの２本おきに配置されたダミーワード線ＤＷＬがさらに設けられている。つまり、２本のワード線ＷＬと１本のダミーワード線ＤＷＬを単位構成として、この単位構成がＹ方向に繰り返し配置されている。図２及び図３に示すように、ダミーワード線ＤＷＬの一つはワード線ドライバ列ＷＬＤＡに含まれるダミーワード線ドライバＤＷＬＤに接続されている。ダミーワード線ドライバＤＷＬＤは、対応するダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８に応答してダミーワード線ＤＷＬを活性化する回路である。複数のダミーワード線ＤＷＬのうち、どのダミーワード線ＤＷＬをダミーワード線ドライバＤＷＬＤに接続するかは特に限定されない。ダミーワード線ドライバＤＷＬＤに接続されない他のダミーワード線ＤＷＬは、グランド電位に固定される。
ダミーワード線ＤＷＬとビット線ＢＬの交点には、メモリセルＭＣやダミーセルＤＣが配置されていない。つまり、ダミーワード線ＤＷＬは、実際の動作に本来寄与しないダミー配線である。このようなダミーワード線ＤＷＬが設けられているのは、最小加工寸法をＦとした場合、メモリセルＭＣの占有面積が６Ｆ２となるレイアウトを採用しているからである。
図４は、メモリマット内における活性領域のレイアウトを示す図であり、図２における領域Ｐを拡大して示している。
図４に示すように、本実施形態においては、活性領域１０の長手方向がＹ方向に対してやや角度を持っている。このような活性領域１０がＸ方向に沿って配列されており、これによりＸ方向に延在する活性領域列１０Ａを構成している。活性領域列１０Ａは、Ｙ方向に複数列設けられている。
かかる構成により、隣り合う２本のワード線ＷＬは常に同じ活性領域上を通過することになる。このようなレイアウトにおいては、ワード線ＷＬの配線密度が一定とならないことから、ワード線ＷＬの２本おきにダミーワード線ＤＷＬを配置することにより、ワード線ＷＬ及びダミーワード線ＤＷＬを含めた配線密度を一定としている。配線密度を一定とするのは、良好なプロセス条件を確保するためである。これにより、ダミーワード線ＤＷＬは、隣接する活性領域列１０Ａの間に存在する素子分離領域２０に沿って配線されることになる。
活性領域１０には３つの拡散領域１０ａ〜１０ｃが含まれており、これら３つの拡散領域間の上部をワード線ＷＬが通過している。これにより、隣接する２つの拡散領域とワード線ＷＬによって、メモリセルＭＣのセルトランジスタが構成される。中央に位置する拡散領域１０ａは、ビットコンタクト１１を介して対応するビット線ＢＬに接続され、両端に位置する拡散領域１０ｂ，１０ｃは、セルコンタクト１２を介して対応するセルキャパシタに接続されている。以上により、隣接する２本のビット線ＢＬと隣接する２本のワード線ＷＬの各交点には、いずれもメモリセルＭＣが配置された構成となり、メモリセルＭＣの占有面積が６Ｆ２となるレイアウトが実現される。
図５は、メモリセルＭＣの回路図である。
図５に示すように、メモリセルＭＣは、ビット線ＢＬとプレート配線ＰＬとの間にセルトランジスタＴ及びセルキャパシタＣが直列接続された回路構成を有している。セルトランジスタＴのゲート電極は対応するワード線ＷＬに接続されている（実際には、ワード線ＷＬ自体がゲート電極を構成する）。これにより、ワード線ＷＬが活性化すると、セルキャパシタＣが対応するビット線ＢＬに電気的に接続されることになる。セルトランジスタＴの一方の拡散領域とビット線ＢＬとは、図４に示したビットコンタクト１１を介して接続されている。また、セルトランジスタＴの他方の拡散領域とセルキャパシタＣとは、図４に示したセルコンタクト１２を介して接続されている。
図２に戻って、メモリマットＭＡＴ１〜ＭＡＴ７におけるビット線ＢＬは、Ｙ方向における一方の側に配置されたセンスアンプ列ＳＡＡと、Ｙ方向における他方の側に配置されたセンスアンプ列ＳＡＡに交互に接続されている。センスアンプ列ＳＡＡは複数のセンスアンプＳＡによって構成されており、一方の入出力ノードは隣接する一方の側のメモリマットのビット線ＢＬに接続され、他方の入出力ノードは隣接する他方の側のメモリマットのビット線ＢＬに接続されている。つまり、オープンビット線方式が採用されている。
これに対し、端部に位置するメモリマットＭＡＴ０，ＭＡＴ８においては、図３に示すように、ビット線ＢＬとダミービット線ＤＢＬが交互に配置されている。ビット線ＢＬについては、Ｙ方向における一方の側に配置されたセンスアンプ列ＳＡＡに接続されており、ダミービット線ＤＢＬについては、Ｙ方向における他方の側に配置された電位供給回路ＶＰＣに接続されている。電位供給回路ＶＰＣは、ビット線ＢＬのプリチャージ電位（ＶＢＬＰ）をダミービット線ＤＢＬに供給する回路である。
図６は、センスアンプＳＡの回路図である。
図６に示すように、センスアンプＳＡは、フリップフロップ接続されたトランジスタ３１〜３４によって構成されており、トランジスタ３１，３３の接続点が一方の入出力ノードＮ１を構成し、トランジスタ３２，３４の接続点が他方の入出力ノードＮ２を構成している。入出力ノードＮ１は隣接する一方の側のメモリマットＭＡＴｉ（ｉ＝０〜７）のビット線ＢＬに接続され、入出力ノードＮ２は隣接する他方の側のメモリマットＭＡＴｉ＋１のビット線ＢＬに接続されている。
以上が本実施形態による半導体記憶装置のメモリセルアレイ部のレイアウトである。次に、メモリマットの選択とこれに伴うダミーワード線ＤＷＬの活性化について説明する。
図７は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７を生成するデコーダ回路４０の回路図である。
図７に示すように、デコーダ回路４０は、入力されるマット選択信号Ｍ０〜Ｍ２の反転／非反転の組み合わせが異なる８つのＡＮＤゲートによって構成されている。これにより、デコーダ回路４０は、バイナリ形式であるマット選択信号Ｍ０〜Ｍ２をデコードし、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７のいずれか一つを活性化させる。マット選択信号Ｍ０〜Ｍ２の値と活性化される選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７との関係は、図９に示すとおりである。
図１に示したように、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７のうち、選択信号ＳＥＬＥＣＴ０については両端に位置するメモリマットＭＡＴ０，ＭＡＴ８に対して共通に供給される。このため、マット選択信号Ｍ０〜Ｍ２の値が「０００」である場合は、メモリマットＭＡＴ０，ＭＡＴ８が同時に選択されることになる。これに対し、マット選択信号Ｍ０〜Ｍ２の値が「００１」〜「１１１」である場合は、値に応じてメモリマットＭＡＴ１〜ＭＡＴ７のいずれか一つのみが選択される。
選択されたメモリマットにおいては、ロウアドレスに基づき、ワード線ドライバ列ＷＬＤＡに含まれるいずれか一つのワード線ドライバＷＬＤが選択され、対応するワード線ＷＬが活性化される。これにより、当該ワード線ＷＬに繋がる全てのメモリセルＭＣがそれぞれ対応するビット線ＢＬに接続され、セルキャパシタＣに保持されていた電荷に応じてビット線ＢＬの電位が変化する。この時、ビット線ＢＬには、ワード線ＷＬの活性化によるカップリングノイズが重畳する。
図８は、ダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８を生成するデコーダ回路５０の回路図である。
図８に示すように、デコーダ回路５０は、入力されるマット選択信号Ｍ０〜Ｍ２の反転／非反転の組み合わせが異なる８つのＡＮＤゲートの２組（合計１６個）と、２つのＡＮＤゲートの出力を受ける７つのＯＲゲートによって構成されている。図８に示す回路構成により、デコーダ回路５０は、バイナリ形式であるマット選択信号Ｍ０〜Ｍ２をデコードし、ダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８のいずれか２つを活性化させる。マット選択信号Ｍ０〜Ｍ２の値と活性化されるダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８との関係についても図９に示されている。
図９に示すように、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７によってマットが選択されると、当該選択されたメモリマットと隣り合うメモリマットに対応した２つのダミー選択信号が活性化する。両端に位置するメモリマットＭＡＴ０，ＭＡＴ８については、選択信号ＳＥＬＥＣＴ０によって同時に選択されることから、この場合はダミー選択信号ＤＵＭＭＹ１，ＤＵＭＭＹ７が活性化することになる。
ダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８のいずれか２つが活性化すると、対応するメモリマットにおいては、ダミーワード線ドライバＤＷＬＤが選択され、ダミーワード線ＤＷＬが活性化される。これにより、ダミーワード線ＤＷＬと交差する全てのビット線ＢＬには、ダミーワード線ＤＷＬの活性化によるカップリングノイズが重畳する。上述の通り、ダミーワード線ＤＷＬにはメモリセルＭＣもダミーセルＤＣも接続されていないことから、ダミーワード線ＤＷＬがビット線ＢＬに与える影響は、実質的にカップリングノイズのみとなる。
その結果、センスアンプＳＡの入出力ノードＮ１，Ｎ２に現れる電位は、いずれもカップリングノイズが重畳した電位となることから、ノイズはキャンセルされる。しかも、ダミーワード線ＤＷＬにはメモリセルＭＣもダミーセルＤＣも接続されていないことから、カップリングノイズは正確にキャンセルされることになる。
図１０はビット線ＢＬの電位変化を示すタイミング図であり、（ａ）は読み出し対象となるメモリセルＭＣのセルキャパシタＣにハイレベルが保持されていたケースを示し、（ｂ）はローレベルが保持されていたケースを示している。図１０においては、読み出し対象となるメモリセルＭＣに接続されるビット線をＢＬＴ、参照側となるビット線をＢＬＢと表記している。ビット線ＢＬＴはセンスアンプＳＡの入出力ノードＮ１，Ｎ２の一方に接続されるビット線であり、ビット線ＢＬＢはその他方に接続されるビット線である。
図１０（ａ）に示すように、ハイレベルを保持するセルキャパシタＣがビット線ＢＬＴに接続されると、ビット線ＢＬＴの電位はプリチャージレベルＶＢＬＰから△Ｖ＋αだけ上昇する。ここで、△ＶはセルキャパシタＣから流出した電荷による上昇成分であり、αはワード線ＷＬの活性化に伴うカップリングノイズである。一方、隣接するメモリマット内のビット線、つまり参照側となるビット線ＢＬＢは、ダミーワード線ＤＷＬの活性化に伴って、αだけ上昇する。その結果、一対のビット線ＢＬＴ，ＢＬＢ間に生じる電位差は、△Ｖとなり、セルキャパシタＣからの電荷流出による上昇成分と一致することになる。仮に、ダミーワード線ＤＷＬの活性化を行わなかった場合には、参照側となるビット線ＢＬＢの電位はプリチャージレベルＶＢＬＰのままであることから、電位差は△Ｖ＋αである。
一方、ローレベルを保持するセルキャパシタＣがビット線ＢＬＴに接続されると、図１０（ｂ）に示すように、ビット線ＢＬＴの電位はプリチャージレベルＶＢＬＰから△Ｖ−αだけ低下する。ここで、△ＶはセルキャパシタＣへの電荷流入による低下成分である。一方、参照側となるビット線ＢＬＢは、ダミーワード線ＤＷＬの活性化に伴って、αだけ上昇する。その結果、一対のビット線ＢＬＴ，ＢＬＢ間に生じる電位差は、△Ｖとなり、セルキャパシタＣへの電荷流入による低下成分と一致することになる。仮に、ダミーワード線ＤＷＬの活性化を行わなかった場合には、参照側となるビット線ＢＬＢの電位はプリチャージレベルＶＢＬＰのままであることから電位差は△Ｖ−αとなり、電位差が縮小してしまう。これに対し、本実施形態では、隣接するメモリマット内のダミーワード線ＤＷＬを活性化させていることから、一対のビット線ＢＬＴ，ＢＬＢ間に生じる電位差の減少が補正され、△Ｖの電位差を確保することが可能となる。
このように、本実施形態によれば、メモリセルＭＣに保持されているデータの内容にかかわらず、一対のビット線ＢＬＴ，ＢＬＢ間に生じる電位差が常に△Ｖとなることから、センスアンプＳＡの動作マージンを十分に確保することが可能となる。しかも、上述の通り、ダミーワード線ＤＷＬにはメモリセルＭＣもダミーセルＤＣも接続されていないことから、カップリングノイズを正確にキャンセルすることが可能となる。また、ダミーセルに中間電位などを供給する回路も不要となる。さらに、本来使用しないダミーワード線ＤＷＬを利用してカップリングノイズのキャンセルを行っていることから、メモリマットの占有面積を増大させることもない。したがって、チップサイズの増大を抑制しつつ、オープンビット線方式において生じるカップリングノイズをキャンセルすることが可能となる。
また、本実施形態においては、両端に位置するメモリマットＭＡＴ０，ＭＡＴ８が選択信号ＳＥＬＥＣＴ０によって同時に選択される一方、これらに対応するダミー選択信号ＤＵＭＭＹ０，ＤＵＭＭＹ８が同時に活性化することはない。具体的には、メモリマットＭＡＴ１が選択された場合は、ダミー選択信号ＤＵＭＭＹ０，ＤＵＭＭＹ２が活性化するが、ダミー選択信号ＤＵＭＭＹ８は活性化しない。同様に、メモリマットＭＡＴ７が選択された場合は、ダミー選択信号ＤＵＭＭＹ６，ＤＵＭＭＹ８が活性化するが、ダミー選択信号ＤＵＭＭＹ０は活性化しない。このように、両端のメモリマットＭＡＴ０，ＭＡＴ８は同時に選択されるにもかかわらず、これに対応するダミー選択信号ＤＵＭＭＹ０，ＤＵＭＭＹ８については選択的に活性化されることから、隣接しないメモリマット内のダミーワード線ＤＷＬを不必要に活性化せることがなく、無駄な消費電力の発生を防止することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用範囲がこれに限定されるものではなく、オープンビット線方式を採用する種々の半導体記憶装置に適用することが可能である。
本発明の好ましい実施形態による半導体記憶装置のメモリセルアレイ部の構成を示すレイアウト図である。 両端に位置するメモリマットＭＡＴ０，ＭＡＴ８以外のメモリマットＭＡＴ１〜ＭＡＴ７の回路構成を示す図である。 両端に位置するメモリマットＭＡＴ０，ＭＡＴ８の回路構成を示す図である。 モリマット内における活性領域のレイアウトを示す図である。 メモリセルＭＣの回路図である。 センスアンプＳＡの回路図である。 デコーダ回路４０の回路図である。 デコーダ回路５０の回路図である。 マット選択信号Ｍ０〜Ｍ２の値と活性化される選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ７及びダミー選択信号ＤＵＭＭＹ０〜ＤＵＭＭＹ８との関係を示す表である。 ビット線ＢＬの電位変化を示すタイミング図であり、（ａ）は読み出し対象となるメモリセルＭＣのセルキャパシタＣにハイレベルが保持されていたケースを示し、（ｂ）はローレベルが保持されていたケースを示している。
符号の説明
１０ 活性領域
１０Ａ 活性領域列
１０ａ〜１０ｃ 拡散領域
１１ ビットコンタクト
１２ セルコンタクト
２０ 素子分離領域
３１〜３４ トランジスタ
４０，５０ デコーダ回路
ＢＬ ビット線
ＤＢＬ ダミービット線
ＤＣ ダミーセル
ＤＷＬ ダミーワード線
ＤＷＬＤ ダミーワード線ドライバ
ＭＡＴ０〜ＭＡＴ８ メモリマット
ＭＣ メモリセル
Ｎ１，Ｎ２ 入出力ノード
ＳＡ センスアンプ
ＳＡＡ センスアンプ列
ＶＰＣ 電位供給回路
ＷＬ ワード線
ＷＬＤ ワード線ドライバ
ＷＬＤＡ ワード線ドライバ列
ＷＬＺ 不使用ワード線

Claims (10)

  1. それぞれが、複数のワード線、複数のビット線、これらワード線およびビット線の交点に配置された複数のメモリセル、並びに、前記ワード線の２本おきに配置されメモリセルとの接続を持たない複数のダミーワード線を有する複数のメモリマットと、
    隣り合うメモリマットの間に配置された複数のセンスアンプ列であって、一方が隣接する一方の側のメモリマットのビット線に接続され、他方が隣接する他方の側のメモリマットのビット線にそれぞれ接続された一対の入出力ノードを含む複数のセンスアンプを有するセンスアンプ列と、
    前記複数のメモリマットの中の選択されたメモリマットにおけるワード線の活性化に応答して、当該選択されたメモリマットの隣にあるメモリマットにおける複数のダミーワード線の選択された１つを活性化する手段と、
    を備える半導体記憶装置。
  2. 前記複数のメモリマットのうち、両端に位置するメモリマット以外のメモリマットが選択される場合は、当該選択されるメモリマットの両隣にあるメモリマットにおけるダミーワード線がそれぞれ活性化される請求項１記載の半導体記憶装置。
  3. 前記複数のメモリマットのうち、両端に位置するメモリマットは同時に選択され、それらに隣接するメモリマットにおけるダミーワード線がそれぞれ活性化される請求項１又は２記載の半導体記憶装置。
  4. 前記複数のメモリマットは、一端に位置する第１のメモリマットと、前記第１のメモリマットに隣接する第２のメモリマットと、他端に位置する第３のメモリマットと、前記第３のメモリマットに隣接する第４のメモリマットとを含んでおり、
    前記第１のメモリマットと前記第３のメモリマットは同時に選択され、
    前記手段は、前記第１及び第３のメモリマットが選択された場合、前記第２及び第４のメモリマットに属するダミーワード線の両方を活性化させ、前記第２のメモリマットが選択された場合、前記第３のメモリマットに属するダミーワード線を活性化させることなく、前記第１のメモリマットに属するダミーワード線を活性化させ、前記第４のメモリマットが選択された場合、前記第１のメモリマットに属するダミーワード線を活性化させることなく、前記第３のメモリマットに属するダミーワード線を活性化させることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記選択されたメモリマットの隣にあるメモリマットにおける前記複数のダミーワード線のうち前記選択された１つ以外のダミーワード線は、固定電位に接続されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 前記メモリマット内には、前記ワード線の配線方向に沿って配列された活性領域列が複数列設けられており、前記ダミーワード線は、隣接する活性領域列の間に存在する素子分離領域に沿って配線されていることを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記複数のメモリマットは、ダミーセルに接続された不使用ワード線をさらに有しており、前記不使用ワード線は、非活性状態に固定されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
  8. それぞれ複数のワード線と、前記ワード線の２本おきに配置された複数のダミーワード線と、前記ワード線及びダミーワード線と交差する複数のビット線と、前記ワード線と前記ビット線の交点に配置された複数のメモリセルを有する複数のメモリマットと、
    隣接するメモリマット間に配置された複数のセンスアンプ列であって、一方が隣接する一方の側のメモリマットのビット線に接続され、他方が隣接する他方の側のメモリマットのビット線にそれぞれ接続された一対の入出力ノードを含む複数のセンスアンプを有するセンスアンプ列と、
    前記複数のメモリマットの中の選択されたメモリマットにおけるワード線の活性化に応答して、当該選択されたメモリマットに隣接するメモリマットにおける前記複数のダミーワード線の選択された１つを活性化する手段と、を備え、
    前記メモリマット内には、前記ワード線の配線方向に沿って配列された活性領域列が複数列設けられており、前記ダミーワード線は、隣接する活性領域列の間に存在する素子分離領域に沿って配線されていることを特徴とする半導体記憶装置。
  9. 隣接する２本のビット線及び隣接する２本のワード線の各交点には、いずれも前記メモリセルが配置されていることを特徴とする請求項８に記載の半導体記憶装置。
  10. 前記複数のビット線は、隣接する一方の側に配置された前記センスアンプ列と、隣接する他方の側に配置された前記センスアンプ列に交互に接続されていることを特徴とする請求項８又は９に記載の半導体記憶装置。
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