JP4574136B2 - 半導体集積回路装置 - Google Patents

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本発明は、半導体集積回路装置に関し、例えばキャパシタの電荷を記憶情報とするようなダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）の読み出し回路制御技術に利用して有効な技術に関するものである。
ビット線を回路の接地電位ＶＳＳにプリチャージし、センスアンプを構成する差動ＭＯＳＦＥＴのソース−ドレイン間に加わる電圧を大きくして高速化を図るようにしたダイナミック型ＲＡＭが特開平１１−０３９８７２号公報により提案されている。この公報においては、ダミーセルのキャパシタの容量値を、正規メモリセルのキャパシタの容量値の半分にしてビット線に与えられる参照電圧を形成する。
特開平１１−０３９８７２号公報
上記のようなＶＳＳプリチャージ方式のダイナミック型ＲＡＭにおいては、ダミーセルのキャパシタの容量値を正規メモリセルのキャパシタの容量値の１／２に正確に加工することが困難であり、プロセスばらつきによって信号量差が減少しセンスアンプの読み出しマージンが減少するという問題が有する。そして、メモリアレイと異なるパターンの回路をメモリアレイの周辺に設けると、レイアウトパターンの疎密によって正規部分の加工性が悪化して信号マージンが悪化するという問題の生じることも判明した。
図１と図２には、この発明に先立って検討されたダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）の概略回路図が示されている。図１は、ＶＤＤ／２プリチャージ方式のものであり、図２は、上記公報のＶＳＳプリチャージ方式を採用したものである。特に制限されないが、これらの図１、図２に示されたＤＲＡＭは、センスアンプＳＡに対して一対の相補ビット線ＢＬＴ，ＢＬＢが平行に延長される折り返しビット線方式（又は二交点方式）であって、センスアンプを中心にして上記一対のビット線を両側に配置するシェアードセンスアンプ方式のものが示されている。同図には、片方の一対のビット線ＢＬＴ，ＢＬＢが代表として例示的に示されている。
図１及び図２において、プリチャージ回路は、センスアンプＳＡの入出力ノードに設けられ、シェアードスイッチＭＯＳＦＥＴＱ４とＱ５を介して接続される相補ビット線ＢＬＴ，ＢＬＢを短絡するＭＯＳＦＥＴＱ１と、上記両ビット線ＢＬＴ，ＢＬＢにプリチャージ電圧を供給するＭＯＳＦＥＴＱ２とＱ３から構成される。図１のＶＤＤ／２プリチャージ回路では、上記ＭＯＳＦＥＴＱ２とＱ３を通してプリチャージ電圧ＶＤＤ／２が供給され、図２のＶＳＳプリチャージ回路では、上記ＭＯＳＦＥＴＱ２とＱ３を通してプリチャージ電圧ＶＳＳが供給される。これらのＭＯＳＦＥＴＱ１〜Ｑ３がオン状態にされるプリチャージ期間には、上記シェアードスイッチＭＯＳＦＥＴＱ４とＱ５はオン状態にされる。図示しないもう片方の相補ビット線についても上記同様なシェアードスイッチＭＯＳＦＥＴを介して相補ビット線が設けられる。
図１のＶＤＤ／２プリチャージ方式では、ビット線ＢＬＴ及びＢＬＢはプリチャージ期間中常にＶＤＤ／２レベルに保持されている。ワード線ＷＬが立ち上がるとメモリセルに蓄えられた "０" ／ "１" の情報は、ＶＤＤ／２を中心とした＋／−ΔＶBLの微少な信号量差となってビット線ＢＬＴに読み出される。その後センスアンプＳＡが動作を始めるとビット線ＢＬＢの電位との比較が行われ、ビット線ＢＬＢのＶＤＤ／２レベルを基準（参照電圧）として "Ｈ" ／ "Ｌ" が判定される。
これに対して図２のＶＳＳプリチャージ方式では、ビット線はプリチャージ期間中、常にＶＳＳレベルに放電されている。ワード線ＷＬが立ち上がると正規メモリセル電荷がビット線ＢＬＴに読み出されるが、 "０" データであった場合ビット線電位は変化しない。このため、差動増幅時に比較するビット線ＢＬＢの電位（参照電圧）は正規メモリセルデータ "０" ／ "１" に対応した２値電圧に対応した微小読み出し電圧＋／−ΔＶBLを得るような中間値を取るようにする必要がある。
上記特許文献１においては、正規メモリセルの半分の容量を持つダミーセルを用いて上記リファレンス電位（参照電圧）を発生させる。ＶＳＳプリチャージ方式では、ＶＤＤ／２方式と比べてダミーセル及びダミーセル制御回路の分だけ、素子数が余分に必要となり、面積増加を抑えつつこの回路を構成できるレイアウトが難しい。また、読み出しサイクル毎にビット線容量を充放電させるため、電荷を再配分してプリチャージ電位を作り出しているＶＤＤ／２プリチャージ方式に比べて消費電力が大きくなる。
以上のことから、従来の汎用ＤＲＡＭ等ではＶＤＤ／２プリチャージ方式が用いられてきた。しかし近年、微細化に伴ってビット線電圧ＶＤＤ、つまりはセンスアンプの動作電圧を低下させていくと増幅速度の遅延が問題となることが予想される。これは増幅時にセンスアンプ両端にかかるソース−ドレイン間に印加される電圧が小さくなるためである。今後上記電圧ＶＤＤが１．０Ｖ以下となるような場合、上記ビット線に読み出される初期微小信号差＋／−ΔＶBLの増幅に非常に時間がかかることが懸念される。この問題を解決するため、ＶＤＤ／２プリチャージ方式に比べて約２倍のソース−ドレイン間電圧を取ることが可能なＶＳＳプリチャージ方式の再検討を行った。
上記ＶＳＳプリチャージ方式を実現するためにはダミーセルに正規メモリセル電荷の半分が充電されているように回路を構成する必要がある。図２のＣｓ／２メモリセル使用型ＶＳＳプリチャージ回路は、ダミーセルの容量値を正規メモリセルの半分のＣｓ／２とし、ビット線電圧ＶＤＤで充電することでＣｓ×ＶＤＤ／２の電荷を蓄える方法である。この方法ではメモリセルの半分の容量を持つダミーセルを加工することが困難であり、プロセスがばらつくと読み出しマージンを低下させるという問題がある。また、前記のようにメモリアレイと異なるパターンの回路をメモリアレイの周辺に設けると、レイアウトパターンの疎密によって正規部分の加工性が悪化していっそう信号マージンが悪化するという問題の生じることも判明した。
そこで、本願発明者等においては、通常メモリセル使用型ＶＳＳプリチャージ回路を考えた。つまり、ダミーセル容量を正規メモリセルと同一のＣｓとし、ＶＤＤ／２レベルの電圧で充電する方法である。この方法を取ると正規メモリセルと同じメモリセルを使うことができるため、同様の加工プロセスで作成すれば良く、ばらつきの程度は正規／ダミー間で同等であることから加工マージンは向上する。しかし、ダミーセルにＣｓ×ＶＤＤ／２の電荷を充電するためには、ビット線ＢＬＢ，ＢＬＴを介してダミーセル内にＶＤＤ／２を充電するか、ダミーセル充電用の特別な回路を追加する必要が出てくる。ビット線を介して充電する場合には抵抗値が大きいため充電時間が増大してしまい、ＶＳＳプリチャージ方式採用のメリットが減少するので、ダミーセルのキャパシタのストレージノードに直接充電するように回路を構成する必要がある。
このような回路を付加するためにダミーセルは狭ピッチのメモリアレイから離してレイアウトする必要があり、周辺のパターンが疎になってしまうためセルの形状が変わる可能性がある。このようにメモリアレイにおいて、レイアウトパターンの疎密によって正規部分の加工性を悪化させて、正規／ダミー間でばらつきの程度を同等とする構成が生かされなくなって、信号マージンを悪化させるという問題の生じることが判明した。つまり、ダミーセル容量を正規メモリセルと同一のＣｓとするメリットであった加工ばらつきの少なさが失われ、結局ダミーセル充電電荷によるリファレンス電位にずれが生じセンス動作時の読み出しマージンを減少させる。
この発明の目的は、低電圧動作が可能で読み出しマージン向上と省面積レイアウトを実現したダイナミック型ＲＡＭを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数のビット線に対応して設けられ、スタック型キャパシタを有する複数のメモリセルからなるメモリアレイにおける一対のビット線のうちの一方のビット線に読み出されたメモリセルの記憶情報を他方のビット線に接続されたダミーセルにより形成された参照電圧によりセンスアンプによりセンスして増幅し、プリチャージ回路により上記センスアンプの動作電圧に対応したハイレベル又はロウレベルのプリチャージ電圧を上記ビット線に供給するとともに、上記メモリセルと同じ構造からなるダミーセルを上記メモリアレイの外側に設けられたダミーセル用ワード線とビット線の交点に設け、そのキャパシタには上記中間電圧をプリチャージするＭＯＳＦＥＴを設け、かかるＭＯＳＦＥＴのゲートを上記ダミーセル用ワード線と平行に延長されるダミーセル充電用ワード線に接続する。
低電圧のもとでも読み出しマージン向上、つまりは高速化と省面積レイアウトを実現することができる。
図３には、本発明に係るＤＲＡＭのメモリアレイ部の一実施例の概略回路図が示されている。この実施例は、特に制限されないが、センスアンプＳＡに対して一対の相補ビット線ＢＬＴ，ＢＬＢが平行に延長される折り返しビット線方式（又は二交点方式）であって、センスアンプＳＡを中心にして上記一対のビット線をセンスアンプＳＡの両側に配置するシェアードセンスアンプ方式のものに向けられている。同図には、センスアンプ部と、片方の相補ビット線に対応したメモリアレイ部とが例示的に示されている。メモリアレイ部は、一対の相補ビット線ＢＬＴ，ＢＬＢ、正規ワード線、及び２本のダミーワード線ＤＷＬ０，ＤＷＬ１と、正規ワード線とビット線ＢＬＴとの交点部に設けられた１つの正規メモリセル及び上記ダミーワード線ＤＷＬ１とビット線ＢＬＢとの交点部に設けられた１つのダミーセルが代表として示されている。
センスアンプ部は、ブラックボックスで示されたセンスアンプＳＡと、プリチャージ回路及びシェアードスイッチから構成される。プリチャージ回路は、前記図２と同様にセンスアンプＳＡの入出力ノードに設けられ、シェアードスイッチＭＯＳＦＥＴＱ４とＱ５を介して接続される相補ビット線ＢＬＴ，ＢＬＢを短絡するＭＯＳＦＥＴＱ１と、上記両ビット線ＢＬＴ，ＢＬＢにプリチャージ電圧を供給するＭＯＳＦＥＴＱ２とＱ３から構成される。上記ＭＯＳＦＥＴＱ２とＱ３は、プリチャージ電圧ＶＳＳを供給するものである。これらのＭＯＳＦＥＴＱ１〜Ｑ３がオン状態にされるプリチャージ期間には、上記シェアードスイッチＭＯＳＦＥＴＱ４とＱ５はオン状態にされる。図示しないもう片方の相補ビット線についても上記同様なシェアードスイッチＭＯＳＦＥＴを介して相補ビット線が設けられる。
正規メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと、記憶キャパシタＣｓとから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、正規ワード線ＷＬに接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレインは、ビット線ＢＬＴに接続され、他方のソース，ドレインは、キャパシタＣｓの一方の電極であるストレージノード（蓄積ノード）に接続される。このキャパシタＣｓの他方の電極は、他のキャパシタと他方の電極と共通化されてなるプレートとされて、特に制限されないが、メモリセルに蓄積される"Ｈ" ／ "Ｌ" データの中間電位ＶＤＤ／２が与えられる。
ダミーセルは、上記正規メモリセルと同様な選択ＭＯＳＦＥＴＱｄ１とキャパシタＣｄに加えて、キャパシタ充電用ＭＯＳＦＥＴＱｄ２から構成される。上記ＭＯＳＦＥＴＱｄ１のゲートは、ダミーワード線ＤＷＬ１に接続され、上記ＭＯＳＦＥＴＱｄ１の一方のソース，ドレインは、ビット線ＢＬＢに接続され、他方のソース，ドレインは、キャパシタＣｄの一方の電極であるストレージノード（蓄積ノード）に接続される。このキャパシタＣｄの他方の電極は、上記キャパシタＣｓと共通化されてなるプレートとされる。上記ＭＯＳＦＥＴＱｄ２のゲートは、ダミーワード線ＤＷＬ０に接続され、上記ＭＯＳＦＥＴＱｄ２の一方のソース，ドレインは、上記キャパシタＣｄの一方の電極であるストレージノード（蓄積ノード）に接続され、他方のソース，ドレインにはＶＤＤ／２のような電圧が供給される。
図４には、本発明に係るＤＲＡＭのメモリアレイ部の一実施例の構成図が示されている。この構成図は、図３の各素子及び配線の概略レイアウトであり、キャパシタ、ビット線、ワード線、プラグ及びメモリセル拡散層が例示的に示されている。上記各層の配置関係の理解が容易になるよう部分的にビット線、キャパシタ、ワード線を省略し、メモリセル拡散層や層間を接続するプラグのみを示している。
ダミーキャパシタＣｄの充電用ＭＯＳＦＥＴＱｄ２として、メモリアレイ内のアドレス選択（トランスファ）ＭＯＳＦＥＴＱｍに対応したＭＯＳＦＥＴを使用し、ダミーセル充放電は上記ダミーワード線ＤＷＬ０，ＤＷＬ１によって制御する構成とする。この回路を実現するためには、メモリセル外周のメモリセルをダミーセルとして、図に示すように、その拡散層を外周のガードリング方向へ延長する。伸ばした拡散層はダミーセル充電用のスイッチとなるワード線ＤＷＬ０を超えてＶＤＤ／２の電位が供給されたガードリングに接続されている。
ダミーセル充電時にはダミーセル用ワード線ＤＷＬ１を非選択レベルにして上記ＭＯＳＦＥＴＱｄ１をオフし、ダミーセル充電用ワード線ＤＷＬ０を選択レベルにすることで上記ＭＯＳＦＥＴＱｄ２をオンとしてダミーセルのキャパシタＣｄがＶＤＤ／２に充電される。また、ダミーセルのキャパシタＣｄの電荷をビット線ＢＬＢに読み出す際にはダミーセル用ワード線ＤＷＬ１を選択レベルにして上記ＭＯＳＦＥＴＱｄ１をオンさせ、ダミーセル充電用ワード線ＤＷＬ０を非選択レベルにすることで上記ＭＯＳＦＥＴＱｄ２をオフにしてダミーセルの電荷をビット線ＢＬＢに読み出すことが可能となる。
このＭＯＳＦＥＴＱｄ２とダミーワード線ＤＷＬ０からなるダミーセル充電用回路はメモリセルピッチにのったワード線を使用したトランスファＭＯＳＦＥＴによって構成されている。これにより、ダミーセルを正規メモリセルと連続して配置することが可能であり、プロセスばらつきによるダミーセル／正規メモリセル間の容量差を無くすことができる。また、ワード線１本（上記ＤＷＬ０）の追加と拡散層を伸ばすだけで良いため新たに追加する素子が必要なく、面積の増加を抑えることが可能となる。
図５及び図６には、本発明に係るＤＲＡＭのメモリアレイ部の一実施例の代表的な層ごとのレイアウトが示されされている。図５（ａ）には拡散層レイアウトが示され、図５（ｂ）にはワード線／ゲート層のレイアウトが示され、図６（ａ）にはビット線層／キャパシタレイアウトが示され、図６（ｂ）には断層構造が示されている。
この実施例では、図５（ａ）のように拡散層のみを変更し、メモリアレイ周辺のＶＤＤ／２に給電されたガードリングに接続するだけで良い。これより、メモリアレイの最外周のワード線ＤＷＬ０の下のトランスファＭＯＳＦＥＴがダミーセル充電用回路となる。つまり、ワード線ＤＷＬ０がダミーセル充電用信号線とされ、その下に形成されるトラスファＭＯＳＦＥＴが上記充電用ＭＯＳＦＥＴＱｄ２とされる。キャパシタは、図６に示すようにスタック型とされる。
図７には、この発明に係るＤＲＡＭメモリアレイ部でのデータ読み出し／書き込み時における正規メモリセル動作説明図が示されている。同図には、断面構造とそれに対応したレイアウトとが示されている。同図のデータ読み出し／書き込み時は、通常のメモリセルと同様である。つまり、ワード線ＷＬ０を選択レベル（ "ＯＮ”）にし、アドレス選択用のトランスファＭＯＳＦＥＴがオン状態となり、ビット線とキャパシタとが接続されて読み出し時にはビット線に電荷が伝えられ、書き込み時にはビット線の電位に従った電荷が蓄積される。
図８には、この発明に係るＤＲＡＭメモリアレイ部でのデータ読み出し／書き込み時におけるダミーセル動作説明図が示されている。同図には、前記図７と同様に断面構造とそれに対応したレイアウトとが示されている。同図に示すようにビット線がリファレンス側となった場合には、ダミーセル用ワード線ＤＷＬ１を選択レベル（ "ＯＮ”）にし、ダミーセル内のキャパシタの電荷がビット線に読み出される。ダミーセルキャパシタには、読み出しや書き込み時において最終的にはセンスアンプの増幅動作によってＶＤＤ又はＶＳＳに従った電荷が蓄積されるが、それ自体には意味がなく次のダミーセルプリチャージ動作によってプリチャージ電荷に置き換えられる。
図９には、この発明に係るＤＲＡＭメモリアレイ部でのダミーメモリセルプリチャージ動作説明図が示されている。同図には、前記図７と同様に断面構造とそれに対応したレイアウトとが示されている。図７，図８の読み出し／書き込み動作が終了すると、ダミーセル用ワード線ＤＷＬ１とメモリセルを挟んで反対側にあるダミーセル充電用ワード線ＤＷＬ０を選択レベル（ "ＯＮ”）にしてガードリング部のＶＤＤ／２レベルがダミーセルのキャパシタに充電される。
図１０には本発明に係るＤＲＡＭの動作の一例を説明するための波形図が示されている。同図には、リード "０”、ライト "０”（反転）、リード "１”、ライト "１”（反転）の例が示されている。特定のアドレスが選択され、該当する正規メモリセルのワード線ＷＬが立ち上がると、リファレンスとなるビット線に接続したダミーセル用のワード線ＤＷＬ１も立ち上がる。正規メモリセル側ビット線ＢＬＴ（又はＢＬＢ）にはメモリセル内の信号に対応した電位が読み出され、ダミーセル側ビット線ＢＬＢ（又はＢＬＴ）はリファレンス電位となる。その後センスアンプがオンすると、ビット線ＢＬＴ，ＢＬＢ間の微小電圧の大小を判定し増幅が行われる。読み出し／書き込みが終了しワード線ＷＬがオフすると、次サイクルに備えてダミーセルをＶＤＤ／２に再充電する必要がある。このため、ダミーセル充電用のワード線ＤＷＬ０がオン（選択レベル）してガードリング部からＶＤＤ／２が供給される。
つまり、リード "０”では、上記正規メモリセル側ビット線ＢＬＴ（又はＢＬＢ）にはメモリセル内の信号電荷に対応したＶＳＳが読み出され、上記のようにビット線ＢＬＴ，ＢＬＢ間の微小電圧の大小を判定し増幅が行われて、上記正規メモリセル側ビット線ＢＬＴ（又はＢＬＢ）にはＶＳＳにされ、ダミーセル側ビット線ＢＬＢ（又はＢＬＴ）はＶＤＤにされる。ライト "０”（反転）では上記正規メモリセル側ビット線ＢＬＴにはダミーセル側ビット線ＢＬＢ（又はＢＬＴ）のリファレンス電位よりみ高い電圧にされるが、ライト "０”に対応したセンスアンプの増幅出力に従って書き込みデータに対応したＶＳＳにされる。このとき、ダミーセル側ビット線ＢＬＢ（又はＢＬＴ）に接続したダミーセルの蓄積ノードはセンスアンプの増幅出力に対応してＶＤＤにされるが、その後のダミーセルプリチャージ動作によってＶＤＤ／２にプリチャージされる。
リード "１”では、上記正規メモリセル側ビット線ＢＬＴ（又はＢＬＢ）にはメモリセル内の信号電荷に対応したリファレンス電位より高い電圧にされ、センスアンプによって増幅されたＶＤＤに対応したハイレベルにされる。ライト "１”（反転）では上記正規メモリセル側ビット線ＢＬＴにはダミーセル側ビット線ＢＬＢ（又はＢＬＴ）のリファレンス電位より低い電圧にされるが、ライト "１”に対応したセンスアンプの増幅出力に従って書き込みデータに対応したＶＤＤにされる。ダミーセル側ビット線ＢＬＢ（又はＢＬＴ）に接続したダミーセルの蓄積ノードは、上記ダミーワード線ＤＷＬ１のオンにより、ビット線の電位を上記リファレンス電位にするが、センスアンプの増幅動作によって上記正規メモリセル側ビット線ＢＬＴ（又はＢＬＢ）と相補のレベルにされるが、その後のダミーセルプリチャージ動作によってＶＤＤ／２にプリチャージされる。なお、上記のようなダミーセルプリチャージ動作と並行して、ビット線ＢＬＴ，ＢＬＢはＢＬプリチャージ信号によってＶＳＳにプリチャージされる。
図１１には、この発明に係るダミーセル充電動作の波形図が示されている。同図には、２種類の充電動作が示されている。１つはダミーセル充電信号常時オンとするものであり、他の１つはダミーセル充電信号常時オフとするものである。ダミーセル充電信号常時オンの動作は、正規メモリセル／ダミーメモリセル用のワード線ＷＬ，ＤＷＬ１が立ち下がるとダミーセル充電用のワード線ＤＷＬ０が立ち上がりダミーセルへの充電が開始される。ダミーセル充電信号常時オンとするときには、ダミーセル内への充電（ＶＤＤ／２）が完了した後も充電用ワード線ＤＷＬ０をオンしておくことでダミーセル内をＶＤＤ／２に維持しておくことが可能である。しかし、この時正規メモリセル内のキャパシタＣｓの保持電位はリークによって徐々に低下していくので、図１１に示すように微少信号量差が（ΔＶBL−ΔＶLK）のように減少してしまう。
そこで、ダミーセル充電信号常時オフの動作は、上記同様にしてダミーセル内への充電が完了した後はダミーセル充電用ワード線ＤＷＬ０を立ち下げる仕様とする。こうすることで、メモリセル内のキャパシタＣｓのリーク（ΔＶLK) による電位低下に対応して、リファレンス電位を作り出すダミーセル内のキャパシタＣｄの電荷にもリーク（ΔＶLK')を生じさせて、信号量をΔＶBL−（ΔＶLK−ΔＶLK')のように大きくして、読み出しマージンを向上させることができる。
図１２には、本発明が適用されたＤＲＡＭマクロの一実施例のブロック図が示されている。この実施例のＤＲＡＭマクロは、いわゆる混載ＤＲＡＭに向けられており、それを制御する図示しない周辺回路とともに１つのＬＳＩに形成される。このＬＳＩは、特に制限されないが、キャシュメモリとして用いられる。ＬＳＩの外部インターフェイスは、プロセッサに対応したインターフェイスブロック、メモリに対応したインターフェイスブロックとを有し、かかる２つのインターフェイスブロックに対応して、ライトバッファ及びリードバッファ及びマルチプレクサが設けられる。特に制限されないが、上記ライトバッファやリードバッファは、スタティック型ＲＡＭから構成され、前記マルチプレクサ等はゲートアレイ等で形成された論理回路により構成される。
同図のＤＲＡＭマクロの大まかな動作は、メモリアレイからメインアンプ（Main Amp) を通して２８８ビットの単位で読み出し、それを１４４ビットの単位でレジスタＲ１，Ｒ２に記憶させ、マルチプレクサＭＵＸにより１つのレジスタを選択し、上記ＤＲＡＭマクロの外部に設けられたリードバッファに出力させる。ライトデータは、上記ＤＲＡＭマクロの外部に設けられたライトバッファから１４４ビットの単位で入力され、それに対応してレジスタＲ３，Ｒ４に保持される。ライトアンプは、２８８ビットの単位で読み出しデータがレジスタＲ５に保持され、上記レジスタＲ３，Ｒ４に保持された１４４ビット単位のデータが選択的に置き換えられる。書き込み動作のときには、上記レジスタＲ５の保持データがライトアンプを介して２８８ビット単位で一斉に書き込まれるが、上記レジスタＲ３，Ｒ４により１４４ビットの単位でのデータの書き換えが可能にされる。ＲＡＳアドレスによってワード線及びダミーワード線が選択されること以外は通常のＤＲＡＭマクロと同様である。
上記メモリアレイの選択のために、ＸアドレスＸＡがＲＡＳ信号に同期して入力され、ＹアドレスがＣＡＳ信号に同期して取り込まれる。クロックＣＬＫは、かかるクロックＣＬＫに同期して内部動作を動作させるものである。上記ＤＲＡＭメモリアレイは、階層ワード線方式とされ、そのメモリアレイのワード線の選択のために、ワード線選択回路として、メインワード線選択回路ＭＷＬドライバ、サブワード線選択回路（ＦＸ，ＳＷＬドライバ) 回路が設けられる。上記メモリアレイに対して前記のようなセンスアンプ（Sense Amp)とＹスイッチ（Y-Switch) が設けられる。これらの選択回路の動作のために、ロウ系タイミング制御回路ＲＡＳＧ，カラム系タイミング制御回路ＣＡＳＧ、ＣＡＳレイテンシィ制御回路ＣＡＳＬＣ、Ｙスイッチタイミング回路ＹＳＴＭＧ、センスアンプタイミング回路ＳＡＴＭＧ、メインアンプタイミング回路ＭＡＴＭＧ等が設けられる。
上記ＤＲＡＭマクロのＸアドレスの割り付けは、次の通りである。特に制限されないが、Ｘアドレスは、Ｘ０〜Ｘ１０の１１ビットから構成され、Ｘ１０〜Ｘ７の４ビットは、マット選択信号ＭＳ０〜１５を形成するために用いられる。Ｘ６〜Ｘ０は、各メモリマットのワード線選択に用いられ、そのうちＸ６〜Ｘ３の４ビットは、メインワード線に用いられる。Ｘ２〜Ｘ０はＦＸ選択、つまりは１つのメインワード線に割り当てられた８本のサブワード線を選択するために用いられる。
図１３には、この発明に係るＤＲＡＭマクロのメモリアレイの一実施例の概略レイアウト図が示されている。メモリアレイは、ワード線方向及びビット線方向にそれぞれ分割された複数のメモリアレイ（メモリマット）から構成される。分割されたメモリアレイは、ビット線方向にはセンスアンプＳＡによって分割される。ワード線方向にはサブワードドライバＳＷＤによって分割される。例えば、Ｘアドレスの上位４ビット（Ｘ７〜Ｘ１０）によってマットが指定される。このように４ビットのアドレスＸ７〜Ｘ１０によってマットを選択する構成では、上記ビット線方向に分割されるメモリアレイの数は、１６個とされる。
Ｘアドレスの下位７ビットによってメモリアレイのワード線が選択される。下位の７ビット（Ｘ６〜Ｘ０）はプリデコード信号配線であるメインワード線、ＦＸ線の選択に用いられる。ＦＸ線は、１つのメインワード線に割り当てられる複数のサブワード線の中の１つのサブワード線を選択するものであり、例えば、１つのメインワード線に８本のサブワード線を割り当てたときには、ＦＸ線は８本から構成される。このＦＸ線の選択のために３ビットのアドレスＸ０〜Ｘ２が用いられる。
通常のＤＲＡＭと異なる部分はマット選択信号とＸアドレスの最下位ビットＸ０を用いて、選択マットのダミーワード線用メインワードドライバとダミーセル充電用メインワードドライバが選択される点にある。最下位ビットの０／１はビット線対の片方を指定することになるため、ダミーワード線用のメインワードドライバはＸアドレスで指定された正規メモリセルと反対のビット線ＢＬに接続されているダミーセルを読み出し、充電する論理になっている。
つまり、ダミーワード線用のメインワードドライバは、ＤＭＷＬとＤＣＭＷＬからなり、ＤＭＷＬはダミーセルの選択に用いられるダミーワード線ＤＷＬ１をドライブするために用いられる。これに対してＤＣＭＷＬは、ダミーセル充電用のワード線ＤＷＬ０をドライブするために用いられる。図４の実施例のように上記ダミーワード線ＤＷＬ１とＤＷＬ０は、互いに他方のドライバにより駆動される。これに対応して、この実施例のような階層ワード線方式においても、メモリアレイを挟んでダミーワード線ＤＷＬ１用のドライバＤＷＤと、ダミーセル充電用のワード線ＤＷＬ０用のドライバＤＣＷＤとは左右に別れて配置される。これらのダミーセル充電用のワード線ＤＷＬ０用のドライバＤＣＷＤは、相補ビット線ＢＬＴとＢＬＢのそれぞれに必要とされるものであるので、メモリアレイを挟んで設けられる２つのセンスアンプ側に対応して２組設けられる。
図１４には、１つのメモリアレイとその周辺回路の構成図が示されている。メモリアレイのワード線方向の両側にはサブワードドライバが設けられ、サブワード線は両側に配置されたサブワードドライバに分散して接続される。これにより、サブワード線のピッチの約２倍のピッチでサブワードドライバを配置させることができる。上記メモリアレイのビット線方向の両側にはセンスアンプが設けられる。平行に延長される一対の相補ビット線は、前記のようなシェアードスイッチＭＯＳＦＥＴを介してセンスアンプの単位回路に対して交互に接続される。これにより、相補ビット線のピッチの約２倍のピッチでセンスアンプを配置させることができる。
この実施例のダミーセル用ワード線駆動サブワードドライバは、図１３に示したように一方が前記ダミーワード線ＤＷＬ１の選択信号を形成するドライバＤＷＤであり、他方がダミーセル充電用ダミーワード線ＤＷＬ０の選択信号を形成するドライバＤＣＷＤであり、上記相補ビット線ＢＬＴとＢＬＢのそれぞれに対応して２つのセンスアンプ側に対応して２組設けられる。
上記図１３のダミーセル用のメインワードドライバＤＭＷＬ，ＤＣＭＷＬとサブワードドライバＤＷＤ，ＤＣＷＤとはマットが選択されると選択メモリセルが接続されたビット線ＢＬＴ（又はＢＬＢ）に対して、ビット線ＢＬＢ（又はＢＬＴ）に接続されたダミーセルを選択するために上記２組のうちのいずれか一方が選択されるものであり、これらのメインワードドライバとサブワードドライバはマットが選択されると１／２の確率で選択される。このため、ドライバＤＭＷＬ，ＤＣＭＷＬ及びＤＷＤ，ＤＣＷＤを構成するＭＯＳＦＥＴのホットキャリアによる劣化が問題となる。
図１５には、ダミーセル用のサブワードドライバＤＷＤ（ＤＣＷＤ）を構成するＭＯＳＦＥＴの一実施例のレイアウト図が示されている。同図には、それと隣接して設けられる正規メモリセル用のサブワードドライバＳＷＤを構成するＭＯＳＦＥＴも合わせて示されている。この実施例では、上記ホットキャリアによる劣化を防止するために、上記ダミーセル用のサブワードドライバＤＷＤを構成するＭＯＳＦＥＴのゲート長Ｌｇは、それと隣接して設けられる正規ワード線ＷＬ０，ＷＬ１に対応したサブワードドライバＳＷＤを構成するＭＯＳＦＥＴのゲート電極のゲート長に比較して大きな値とする。つまり、ダミーセル用のサブワードドライバＤＷＤを構成するＭＯＳＦＥＴのゲート電極の配線幅を正規ワード線ＷＬ０，ＷＬ１用のサブワードドライバＳＷＤを構成するＭＯＳＦＥＴのゲート電極の配線幅を大きく形成することにより、ホットキャリアによる劣化を防止するものである。
また、図示しないが上記サブワードドライバと同様に、ダミーセル用のサブワードドライバＤＷＤ（ＤＣＷＤ）を駆動するメインワードドライバＤＭＷＬＤ（ＤＣＭＷＬＤ）のホットキャリアによる劣化を防止するために、ダミーセル用のサブワードドライバＤＷＤ（ＤＣＷＤ）を駆動するメインワードドライバＤＭＷＬＤを構成するＭＯＳＦＥＴのゲート長Ｌｇは、それと隣接して設けられる正規ワード線ＷＬ０，ＷＬ１に対応したメインワードドライバＭＷＬＤを構成するＭＯＳＦＥＴのゲート電極のゲート長に比較して大きな値とする。つまり、ダミーセル用のメインワードドライバＤＭＷＬＤを構成するＭＯＳＦＥＴのゲート電極の配線幅を正規ワード線ＷＬ０，ＷＬ１用のメインワードドライバＭＷＬＤを構成するＭＯＳＦＥＴのゲート電極の配線幅よりも大きく形成することにより、ホットキャリアによる劣化を防止するものである。
図１６には、図１４に示したメモリアレイの一実施例の概略レイアウト図が示されている。図１７には、その拡散層のレイアウト図が示されている。この実施例の構成では、もともと加工ダミーメモリセル（正規メモリセルの加工性を維持するために配置した未使用メモリセル）をダミーメモリセルとして利用し、最外周（センスアンプ側）のワード線ＷＬ、トランスファＭＯＳＦＥＴをダミーセル充電回路として使用するものである。これにより実質的なレイアウト面積を増加させることなく、ＶＳＳプリチャージを実現することができるものである。
図１８には、図１４に示したメモリアレイの他の一実施例の概略レイアウト図が示されている。図１９には、その拡散層のレイアウト図が示されている。前記図１６の実施例では、最外周はレイアウトパターンの疎密によって正規部分と完成寸法が異なる可能性があるため、その外周にもう一列加工ダミーとしてメモリセルを配置するものである。この構成では通常のメモリアレイに比較して、キャパシタ一列分の面積が増加するが、ダミーセルの加工性は向上しダミーセルと正規メモリセルとの容量ばらつきを抑えられることから、さらにノイズマージンが向上させることができる。
図２０には、図１４に示したメモリアレイの更に他の一実施例の概略レイアウト図が示されている。図２１には、その拡散層のレイアウト図が示されている。この実施例では、ワード線と並行方向の拡散層ガードリング部を、メタル配線／ＢＬ配線に置き換える構成である。拡散層の高抵抗によってメモリアレイ中央部では電圧ドロップが発生することが懸念されるが、低抵抗配線を用いることでこれを回避できる。また、図１１のダミーセル充電期間を短くすることができ、メモリサイクルの高速化も可能となる。
図２２には、この発明に係るメモリアレイの他の一実施例の概略レイアウト図が示されている。図２３には、その概略素子断面図が示されている。この実施例においては、各ダミーセルにＶＤＤ／２を給電している拡散層のガードリングに電圧を供給する構成が示されている。図２２及び図２３に示すように、通常メモリアレイ内の拡散層はシリサイド化されておらず、その上にコンタクトを取ることができない。このコンタクトのためにメモリセルと同様のプラグを使用すると高抵抗となる。そのため、コンタクトを取る部分のみがシリサイド化されるよう、シリサイド除去層がかからないように拡散層を延ばしてそこでＶＤＤ／２を給電するコンタクトをレイアウトする。
図２４には、図１４に示したメモリアレイの更に他の一実施例の概略レイアウト図が示されている。図２５には、図２４の拡散層及びプラグ（ＰＬＵＧ）層のレイアウト図が示されている。図２６には、図２４のコンタクト部（ＳＣＮＴ，ＢＬＣＴ）のレイアウト図が示されている。前記実施例のように、もともと加工ダミーメモリセルをダミーメモリセルとして利用し、最外周のワード線ＷＬ、トランスファＭＯＳＦＥＴをダミーセル充電回路として使用するに当たり拡散層形状が変化するので、それに伴い上記図２５に示した拡散層のようなレイアウト変更を行う。
つまり、プリチャージ用に伸ばした拡散層の間にある拡散層は、レイアウトが厳しくなるため矢印及び点線で示したように取り除く。そして、取り除いた拡散層に接続していたＰＬＵＧ（プラグ）Ａ及びＢの部分は、実際の動作に使用するものを最外周としないようにダミーとして残す。こうすることで動作するプラグ自体はメモリアレイ内部のプラグと隣接パターンが変わらない。外周部分のみ隣接パターンが疎になるのを防ぐことができるのでプロセス変動を抑えることができる。さらに、プラグ上のコンタクト部ＢＬＣＴレイアウトを図２６のようにする。つまり、拡散層をＶＤＤ／２に接続するために伸ばしているため、ガードリング部のＶＤＤ／２レベルとビット線がプラグを介してショートする恐れがある。つまり、図２６のＡとＢの部分において、プラグ（ＰＬＵＧ）を残して、ＢＬＣＴ層を取り除くことで，上記ショートを防ぐことが可能となる。また、図２６のＣの部分は、拡散層が無いキャパシタの部分を示している。
図２７、図２８及び図２９には、この発明に係るＤＲＡＭのメモリアレイの他の一実施例のレイアウト図が示されている。この実施例は、センスアンプを中心にして両側に相補ビット線ＢＬＴ，ＢＬＢが配置される、いわゆる１交点方式に向けられている。図２７には拡散層レイアウトが示され、図２８にはワード線／プラグ層以下レイアウトが示され、図２９にはキャパシタ／ビット線以下レイアウトが示されている。図２７の拡散層レイアウトにおいて、前記の２交点メモリセルに採用した場合と同様に１交点方式のメモリアレイ端の拡散層を伸ばすことで、ＶＳＳプリチャージに必要なダミーセル、ダミーセル充電回路を構成することが可能となる。
前記２交点方式のメモリアレイの場合と同様、この実施例の１交点方式においてもメモリアレイ端の拡散層が伸び周辺のパターン密度が変わるため、ショートマージンが増えるようにレイアウトを変更する。伸ばした拡散層の間にある未使用の拡散層を図２７において点線で示したように取り除くことでレイアウトパターンが密になるのを防ぐ。また図２８に示したように、プラグ（ＰＬＵＧ）層も、伸ばした拡散層とビット線がショートするのを防ぐため、メモリアレイ端のものは一部レイアウトしない様にする。
そして、図２９に示したようにキャパシタ及びビット線をレイアウトする。１交点型のメモリセルではセンスアンプがマットの間にあるようにレイアウトしなければならないため、前記のような図１３のようにメモリアレイをマット分割した場合には、端マットで無効なビット線が存在してしまう。しかし、図２９のようにビット線を折り返すと無効なビット線が無くなり、かつ面積も半分にすることができる。このようなレイアウトを行うときの注意点としてはビット線容量を正規マットのビット線と同一に保つ必要があるため、前記図２８に示すようにビット線容量の主因である最隣接プラグの個数が同一（図の例では１３個）になるようにレイアウトを行うことである。
上記のようにビット線の折り返してレイアウトを行うと同一ビット線が１本のワード線と２回交差することになり、ワード線をたち上げると２個所のトランスファＭＯＳＦＥＴがオンすることになる。これはメモリセル容量が２倍になった事と同等であり "Ｈ"(ハイレベル）側データの読み出しマージンが向上するというメリットがある。また、どちらかのメモリセル、トランスファＭＯＳＦＥＴが不良であっても片側のみ使用可できれば、通常マットのビット線と同等の信号量が確保できるため不良化することが少なくなる。そこでこの不良化することの少ない端マットは、冗長マットに使うと救済効率を向上させることができることを意味する。
図３０には、前記１交点方式メモリセルの動作の一例を説明するための波形図が示されている。この実施例では、前記図２９のように端マットを冗長マットとして使用した場合に、正規マット、冗長マット間でアレイ動作波形がどのようになるかを示している。冗長マットはメモリセルが２個接続しているため "Ｈ" データ読み出し時には通常の２倍の微小信号ΔＶDLが読み出される。リファレンスのビット線電位に対しては通常の３倍の信号量差が確保できマージンが拡大する。
図３１には、前記１交点方式ＤＲＡＭのワード線の選択動作の説明図が示されている。図３１（ａ）のようにあるアドレスに対応したワード線が選択されるとセンスアンプが共通のビット線に対してダミーセルを読み出す必要があるため、その両隣のマットにあるダミーセル用ワード線も活性化される。選択されたワード線に不良が発生し、図３１（ｂ）のような冗長ワード線により救済されている場合は、つまりは選択ワード線が端マットの冗長ワード線に置き換えられていると、上記不良ワード線に対応したダミーワード線は選択されない。その代わり冗長ワード線のある端マットの隣のマットにあるダミーセル用ワード線が活性化される。
同図のように端マットのビット線は折り返して１ワード線あたりのビット線交差数が半分になっている。冗長ワード線で正規と同じビット数を読み出そうとすると、２冗長マットが必要となる。このため１本のワード線を両端に準備した冗長マットのワード線２本に置き換えることでビット数を確保することができる。この冗長マットのビット線にもダミーセルを読み出す必要があるため、冗長マットに隣接するマットのダミーセル用ワード線を活性化する。このため図３１（ｂ）に示すように救済時には冗長ワード線２本＋ダミーセル用ワード線２本の合計４本が活性化することになる。このような構成によって、以上のような動作を行えば１交点方式メモリセルのＤＲＡＭにも本発明を適用することが可能である。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、メモリアレイのレイアウト構成は、種々の実施形態を採ることができる。この発明は、ＤＲＡＭ又はＤＲＡＭを搭載した半導体集積回路装置に広く利用することができる。
この発明に先立って検討されたＶＤＤ／２プリチャージ方式のＤＲＡＭの概略回路図である。 この発明に先立って検討されたＶＳＳプリチャージ方式のＤＲＡＭの概略回路図である。 本発明に係るＤＲＡＭのメモリアレイ部の一実施例を示す概略回路図である。 本発明に係るＤＲＡＭのメモリアレイ部の一実施例を示す構成図である。 本発明に係るＤＲＡＭのメモリアレイ部の一実施例を示す代表的な一部レイアウト図である。 本発明に係るＤＲＡＭのメモリアレイ部の一実施例を示す代表的な他の一部レイアウト図である。 本発明に係るＤＲＡＭメモリアレイ部でのデータ読み出し／書き込み時における正規メモリセル動作説明図である。 本発明に係るＤＲＡＭメモリアレイ部でのデータ読み出し／書き込み時におけるダミーセル動作説明図である。 本発明に係るＤＲＡＭメモリアレイ部でのダミーセルプリチャージ動作説明図である。 本発明に係るＤＲＡＭの動作の一例を説明するための波形図である。 本発明に係るダミーセル充電動作の一例を説明するための波形図である。 本発明が適用されたＤＲＡＭマクロの一実施例を示すブロック図である。 本発明に係るＤＲＡＭマクロのメモリアレイの一実施例を示す概略レイアウト図である。 図１３の１つのメモリアレイとその周辺回路の構成図である。 図１３のダミーセル用のサブワードドライバＤＷＤ（ＤＣＷＤ）を構成するＭＯＳＦＥＴの一実施例を示すレイアウト図である。 図１４に示したメモリアレイの一実施例を示す概略レイアウト図である。 図１６のメモリアレイの拡散層のレイアウト図である。 図１４に示したメモリアレイの他の一実施例を示す概略レイアウト図である。 図１８のメモリアレイの拡散層のレイアウト図である。 図１４に示したメモリアレイの更に他の一実施例を示す概略レイアウト図である。 図２０のメモリアレイの拡散層のレイアウト図である。 本発明に係るメモリアレイの他の一実施例を示す概略レイアウト図である。 図２２のメモリアレイの概略素子断面図である。 図１４に示したメモリアレイの更に他の一実施例を示す概略レイアウト図である。 図２４のメモリアレイの拡散層及びプラグ（ＰＬＵＧ）層のレイアウト図である。 図２４のメモリアレイのコンタクト部（ＳＣＮＴ，ＢＬＣＴ）のレイアウト図である。 本発明に係るメモリアレイの他の一実施例を示す拡散層のレイアウト図である。 本発明に係るメモリアレイの他の一実施例を示すワード線／プラグ層以下レイアウト図である。 本発明に係るメモリアレイの他の一実施例を示すキャパシタ／ビット線以下レイアウト図である。 図２８〜図２９の１交点方式メモリセルの動作の一例を説明するための波形図である。 図２８〜図２９の１交点方式ＤＲＡＭのワード線の選択動作の説明図である。
符号の説明
ＳＡ…センスアンプ、ＷＬ，ＷＬ０〜ＷＬ３…ワード線、ＢＬＴ，ＢＬＢ…ビット線、Ｑ１〜Ｑ５…ＭＯＳＦＥＴ、Ｑｍ…アドレス選択ＭＯＳＦＥＴ、Ｃｓ…キャパシタ、ＤＷＬ…ダミーワード線、ＤＷＬ１…ダミーワード線、ＤＷＬ０…ダミーセル充電用ワード線、ＭＰＸ…マルチプレクサ、Ｒ１〜Ｒ５…レジスタ、ＹＳＴＭＧ…Ｙスイッチタイミング信号発生回路、ＳＡＴＭＧ…センスアンプタイミング信号発生回路、ＭＡＴＭＧ…メインアンプタイミング発生回路、ＲＡＳＧ…ＲＡＳ系タイミング発生回路、ＣＡＳＧ…ＣＡＳ系タイミング発生回路、ＣＡＳＬＣ…ＣＡＳレイテンシィ制御回路、ＰＧ…パルス発生回路、ＷＡ…ライトアンプ。

Claims (10)

  1. 複数のワード線と複数のビット線に対応して設けられ、キャパシタを有する複数のメモリセルからなるメモリアレイと、
    一対のビット線に対応して設けられ、一方のビット線に読み出されたメモリセルの記憶情報を他方のビット線に接続されたダミーセルにより形成された参照電圧によりセンスして増幅するセンスアンプと、
    上記センスアンプの動作電圧に対応したハイレベル又はロウレベルのプリチャージ電圧を上記ビット線に供給するプリチャージ回路とを備えたメモリ回路を有し、
    上記ダミーセルは、上記メモリセルと同じ構造からなり、上記メモリアレイの外側に設けられたダミーセル用ワード線とビット線の交点に設けられ、
    上記ダミーセルを構成するキャパシタの蓄積ノードには、上記ハイレベルとロウレベルの中間電圧をプリチャージするＭＯＳＦＥＴが設けられ、かかるＭＯＳＦＥＴのゲートは、上記ダミーセル用ワード線と平行に延長されるダミーセル充電用ワード線に接続され、
    上記ダミーセル用ワード線と上記ダミーセル充電用ワード線は、上記メモリアレイにおけるワード線と連続して、かつ、相互に同じ繰り返し配線ピッチで形成され、
    上記ダミーセル用ワード線及びダミーセル充電用ワード線の外側に上記中間電圧が与えられた拡散層が設けられ、上記ＭＯＳＦＥＴの一方のソース、ドレインが上記拡散層まで延長されて形成され、
    上記拡散層は、メモリアレイのガードリングと併用されるものであることを特徴とする半導体集積回路装置。
  2. 請求項１において、
    上記ダミーセル用ワード線とダミーセル充電用ワード線は、メモリアレイのワード線を選択するワードドライバと同じ回路構成とされた選択回路により駆動されることを特徴とする半導体集積回路装置。
  3. 請求項２において、
    ダミーセル充電用ワード線は、上記ビット線に設けられたプリチャージ回路のプリチャージ期間内である特定のダミーセル充電期間だけ選択レベルにされて上記ＭＯＳＦＥＴをオン状態とし、それ以外の期間は非選択レベルにされてなることを特徴とする半導体集積回路装置。
  4. 請求項３において、
    上記ダミーセル充電用ワード線を駆動する選択回路のＭＯＳＦＥＴは、ワードドライバを構成するＭＯＳＦＥＴに比べてチャネル長が長く形成されるものであることを特徴とする半導体集積回路装置。
  5. 請求項１において、
    ダミーセル充電用と併用されたメモリアレイのガードリング部は、拡散層からの引き出し部のみシリサイド化されてなることを特徴とする半導体集積回路装置。
  6. 請求項１において、
    上記メモリアレイは、上記一対のビット線が平行に延長される２交点方式とされ、
    上記メモリアレイのビット線方向の一端側に一方のビット線に対応した上記ダミーセル及びダミーセル用ワード線とダミーセル充電用ワード線が配置され、
    上記メモリアレイのビット線方向の他端側に他方のビット線に対応した上記ダミーセル及びダミーセル用ワード線とダミーセル充電用ワード線が配置され、
    上記ＭＯＳＦＥＴの一方のソース、ドレインの伸ばした拡散層の間になる拡散層はレイアウトせず、その拡散層に接続するためのプラグは残し、コンタクト部はレイアウトしないようにすることを特徴とする半導体集積回路装置。
  7. 請求項１において、
    上記メモリアレイは、上記一対のビット線がセンスアンプの両側に延長される１交点方式とされ、
    上記センスアンプに隣接して上記ダミーセル及びダミーセル用ワード線とダミーセル充電用ワード線が配置され、
    上記ＭＯＳＦＥＴの一方のソース、ドレインの伸ばした拡散層の間になる拡散層はレイアウトせず、その拡散層に接続するためのプラグは残し、コンタクト部はレイアウトしないようにすることを特徴とする半導体集積回路装置。
  8. 請求項１において、
    上記メモリアレイは、上記一対のビット線がセンスアンプの両側に延長される１交点方式とされ、
    上記センスアンプに隣接して上記ダミーセル及びダミーセル用ワード線とダミーセル充電用ワード線が配置され、
    端マットのビット線は折り返してあり、ビット線を折り返していないマットのビット線と同等の容量となるように構成されることを特徴とする半導体集積回路装置。
  9. 請求項８において、
    上記端マットを冗長マットとして使用し、冗長マットの２本のワード線を立ち上げることで、正規マットの１本のワード線を立ち上げたときと同じビット数を読み出すことが可能となっていることを特徴とする半導体集積回路装置。
  10. 請求項１において、
    上記メモリアレイは、上記一対のビット線がセンスアンプの両側に延長される１交点方式とされ、
    上記センスアンプに隣接して上記ダミーセル及びダミーセル用ワード線とダミーセル充電用ワード線が配置され、
    選択ワード線とともに、上記センスアンプを挟んで隣接するマットに存在する２本のダミーワード線を活性化することを特徴とする半導体集積回路装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5000055B2 (ja) * 2001-09-19 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
JP4219663B2 (ja) * 2002-11-29 2009-02-04 株式会社ルネサステクノロジ 半導体記憶装置及び半導体集積回路
JP2005340227A (ja) * 2004-05-24 2005-12-08 Hitachi Ltd 半導体記憶装置と半導体装置
FR2874734A1 (fr) * 2004-08-26 2006-03-03 St Microelectronics Sa Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit
JP2006190732A (ja) * 2005-01-04 2006-07-20 Toshiba Corp 自動設計方法及び半導体集積回路
KR100649351B1 (ko) 2005-03-31 2006-11-27 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100571650B1 (ko) 2005-03-31 2006-04-17 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100652794B1 (ko) 2005-03-31 2006-12-01 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
JP4832004B2 (ja) * 2005-06-09 2011-12-07 パナソニック株式会社 半導体記憶装置
US7352640B2 (en) * 2006-08-09 2008-04-01 Atmel Corporation High-speed, self-synchronized current sense amplifier
US7558145B2 (en) * 2006-08-31 2009-07-07 Infineon Technologies Ag Word line control for improving read and write margins
JP2009059735A (ja) 2007-08-29 2009-03-19 Elpida Memory Inc 半導体記憶装置
US7848166B2 (en) * 2008-03-11 2010-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a Vdd level memory sense amplifier
JP5116588B2 (ja) * 2008-07-14 2013-01-09 ルネサスエレクトロニクス株式会社 ダイナミック型半導体記憶装置
US8059475B2 (en) * 2009-06-19 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Reference voltage regulator for eDRAM with VSS-sensing
US8873310B2 (en) 2009-06-19 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Reference voltage regulator for eDRAM with VSS-sensing
JP2012160230A (ja) * 2011-01-31 2012-08-23 Elpida Memory Inc 半導体装置
JP5947093B2 (ja) 2012-04-25 2016-07-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR20150046099A (ko) 2012-08-20 2015-04-29 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치
JP5733864B2 (ja) * 2013-10-09 2015-06-10 ラピスセミコンダクタ株式会社 半導体装置
JP6359332B2 (ja) * 2014-05-09 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61145794A (ja) * 1984-12-19 1986-07-03 Nec Corp 半導体メモリの駆動方法
JPH0352189A (ja) * 1989-07-19 1991-03-06 Toshiba Micro Electron Kk ダイナミック型ランダムアクセスメモリ
JPH1126720A (ja) * 1997-06-30 1999-01-29 Fujitsu Ltd ダイナミック型半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111802A (en) * 1997-05-19 2000-08-29 Fujitsu Limited Semiconductor memory device
JPH1139872A (ja) 1997-05-19 1999-02-12 Fujitsu Ltd ダイナミックｒａｍ
JP2000243082A (ja) * 1999-02-17 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
JP4138228B2 (ja) * 2000-11-20 2008-08-27 株式会社東芝 半導体メモリ
JP4216483B2 (ja) * 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
CA2342508A1 (en) * 2001-03-30 2002-09-30 Atmos Corporation Reference cells with integration capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61145794A (ja) * 1984-12-19 1986-07-03 Nec Corp 半導体メモリの駆動方法
JPH0352189A (ja) * 1989-07-19 1991-03-06 Toshiba Micro Electron Kk ダイナミック型ランダムアクセスメモリ
JPH1126720A (ja) * 1997-06-30 1999-01-29 Fujitsu Ltd ダイナミック型半導体記憶装置

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