JPS61145794A - 半導体メモリの駆動方法 - Google Patents
半導体メモリの駆動方法Info
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- JPS61145794A JPS61145794A JP59267832A JP26783284A JPS61145794A JP S61145794 A JPS61145794 A JP S61145794A JP 59267832 A JP59267832 A JP 59267832A JP 26783284 A JP26783284 A JP 26783284A JP S61145794 A JPS61145794 A JP S61145794A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナミック型メモリセルを用いり半導体メモ
リの駆動方法に関するものである。
リの駆動方法に関するものである。
（従来技術とその問題点）
従来のダイナミックメモリの典型的な回路には、たとえ
ば日経エレクトロニクス（１９７９年１月８日号、１１
０頁〜１３３頁）で述べられているようなものがある。
ば日経エレクトロニクス（１９７９年１月８日号、１１
０頁〜１３３頁）で述べられているようなものがある。
これのセンスアンプ及びビット線周辺の回路構成を第３
図に示し、動作波形を第４図に示す。両図において、８
人はセンスアンプ、ＭＣＯ，ＭＣＩはメモリセル、ＤＣ
ｏ 、ＤＣＩはダミーセル、ＢＯ、Ｂｌはビット線、Ｗ
Ｏ，Ｗｌはワード線、ＤＷＯ、ＤＷＩはダミーワード線
、ＰＱはビット線プリチャージ信号線、ＰＩはビット線
バランス信号線、Ｐ２はダミーリセット線、ＳＥはセン
スアンプ活性化信号線をそれぞれ示し、ＣＢ。
図に示し、動作波形を第４図に示す。両図において、８
人はセンスアンプ、ＭＣＯ，ＭＣＩはメモリセル、ＤＣ
ｏ 、ＤＣＩはダミーセル、ＢＯ、Ｂｌはビット線、Ｗ
Ｏ，Ｗｌはワード線、ＤＷＯ、ＤＷＩはダミーワード線
、ＰＱはビット線プリチャージ信号線、ＰＩはビット線
バランス信号線、Ｐ２はダミーリセット線、ＳＥはセン
スアンプ活性化信号線をそれぞれ示し、ＣＢ。
Ｃ８，ＣＢ、はそれぞれピント線容量、セル容量、第４
図を用いて第３図の動作を説明する。まず信号線ＰＯ、
ＰＩ 、Ｐ２を高レベルにしてピット線ＢＯ，Ｂ１１ｊ
ｔ電源ｖｐの電圧レベルＶＰに、ダミー容量ＣＲｔ−電
源ＶＲの電圧レベルＶＲにプリチャージしておく。次に
信号線ＰＯ，Ｐ２及びＰｌを低レベルにしてビット線Ｂ
Ｏ，Ｂｌとダミー容量ＣＲＩを各電源ＶＰ、ＶＲから分
離し、さらにビット線ＢＯ，Ｂｌもそれぞれ分離する。
図を用いて第３図の動作を説明する。まず信号線ＰＯ、
ＰＩ 、Ｐ２を高レベルにしてピット線ＢＯ，Ｂ１１ｊ
ｔ電源ｖｐの電圧レベルＶＰに、ダミー容量ＣＲｔ−電
源ＶＲの電圧レベルＶＲにプリチャージしておく。次に
信号線ＰＯ，Ｐ２及びＰｌを低レベルにしてビット線Ｂ
Ｏ，Ｂｌとダミー容量ＣＲＩを各電源ＶＰ、ＶＲから分
離し、さらにビット線ＢＯ，Ｂｌもそれぞれ分離する。
ここで外部からのアドレス情報により選択され几ワード
線とダミーワード線（例えばＷＯとＤＷＯ）ｆｔ高レベ
ルにして、メモリセルＭＣＯから２値情報、すなわちセ
ル容量Ｃ８に蓄えられている電荷をビット線ＢＯに読み
出すと共に、ダミーセルＤＣＯからもビット線Ｂｌに一
定のりファレノスレベルを発生させる。そして、ここで
読み出されたビット線ＢＯ、Ｂ１間の微小差信号を信号
線８Ｅ＝ｉ高レベルにしてセンスアンプ８Ａｔ−活性化
し、増幅するのでへる。このとき、ビット線のレベルは
通常、使用電源電圧レベルＶＤ又は接地レベルＧＮＤ近
くに駆動される。この後、ワード線ＷＯ及びダミーワー
ド線ＤＷｏを低レベルにしてメモリセルＭＣＯのセル容
量Ｃ８にビット線ＢＯ，Ｂｌのレベルを記憶する。そし
てセンスアンプｆ９Ａを非活性にした後で、信号線ＰＩ
及びｐｏ 、ｐｚ２高レベルにしてビット線対ＢＯ，Ｂ
ｌのバランスとプリチャージ（レベルＶＰ）及びダミー
セルＤＣＯ。
線とダミーワード線（例えばＷＯとＤＷＯ）ｆｔ高レベ
ルにして、メモリセルＭＣＯから２値情報、すなわちセ
ル容量Ｃ８に蓄えられている電荷をビット線ＢＯに読み
出すと共に、ダミーセルＤＣＯからもビット線Ｂｌに一
定のりファレノスレベルを発生させる。そして、ここで
読み出されたビット線ＢＯ、Ｂ１間の微小差信号を信号
線８Ｅ＝ｉ高レベルにしてセンスアンプ８Ａｔ−活性化
し、増幅するのでへる。このとき、ビット線のレベルは
通常、使用電源電圧レベルＶＤ又は接地レベルＧＮＤ近
くに駆動される。この後、ワード線ＷＯ及びダミーワー
ド線ＤＷｏを低レベルにしてメモリセルＭＣＯのセル容
量Ｃ８にビット線ＢＯ，Ｂｌのレベルを記憶する。そし
てセンスアンプｆ９Ａを非活性にした後で、信号線ＰＩ
及びｐｏ 、ｐｚ２高レベルにしてビット線対ＢＯ，Ｂ
ｌのバランスとプリチャージ（レベルＶＰ）及びダミー
セルＤＣＯ。
ＤＣＩのプリセット（レベルｖＲ）ｔ−行っている。
なお、第４図のビット線ＢＯ，Ｂｌの波形において、実
線及び破線はメモリセルＭＣＯから１及びＯ情報を読み
出したときの動作波形を示している。
線及び破線はメモリセルＭＣＯから１及びＯ情報を読み
出したときの動作波形を示している。
以上が従来メモリの動作例である。上記したピント線り
ｌ上に発生するリファレンスレベルは、メそリセルＭＣ
ｏから０又はｌ情報が読み出される際に生じるピット線
ＢＯ上の２つのレベルの中間になるように、ダミーセル
のダミー容量ＣＲとプリチャージレベルＶＢを変えてつ
くら几る。通常＆！、ＶＲ＝ＧＮＤでＣＢ＝Ｃ８／２
、！：するか、ＶＢ＝ＶＩ）／ｚでＣＲ＝Ｏ８としてい
、６゜ココテＶＤはセル容量Ｃ８に蓄えられる最高電圧
で通常は使用電源電圧にほぼ等しい。
ｌ上に発生するリファレンスレベルは、メそリセルＭＣ
ｏから０又はｌ情報が読み出される際に生じるピット線
ＢＯ上の２つのレベルの中間になるように、ダミーセル
のダミー容量ＣＲとプリチャージレベルＶＢを変えてつ
くら几る。通常＆！、ＶＲ＝ＧＮＤでＣＢ＝Ｃ８／２
、！：するか、ＶＢ＝ＶＩ）／ｚでＣＲ＝Ｏ８としてい
、６゜ココテＶＤはセル容量Ｃ８に蓄えられる最高電圧
で通常は使用電源電圧にほぼ等しい。
このような方式では、ＣＲ＝Ｃｆ１３／２とすれは、セ
ンスアング活性時にビット線対につく容量がアンバラン
ス（ＣＢ＋Ｃ８＞ＣＢ＋ＣＲ）となシセ／スアンプの動
作マージノが狭くなるという問題点があった、またＣＲ
＝Ｏ８とすればビット線にり〈容量のアンバランスはな
くなるが、ＶＲとして正確なＶ Ｄ ／ ｚレベルをテ
ッグ内部の定電圧回路で得る事が非常に難しいという問
題点があった。
ンスアング活性時にビット線対につく容量がアンバラン
ス（ＣＢ＋Ｃ８＞ＣＢ＋ＣＲ）となシセ／スアンプの動
作マージノが狭くなるという問題点があった、またＣＲ
＝Ｏ８とすればビット線にり〈容量のアンバランスはな
くなるが、ＶＲとして正確なＶ Ｄ ／ ｚレベルをテ
ッグ内部の定電圧回路で得る事が非常に難しいという問
題点があった。
（発明の目的）
本発明の目的は、上記の問題点を解決する事により、メ
モリセル内に書き込まれ７’ｊ０．１情報の記憶レベル
の中間レベル（ＶＤ／２）ｔ−ビット線のプリチャージ
レベルとは無関係に再現性よく簡単かつ正確に発生し、
これをダミーセルの記憶しベル（プリチャージレベル）
として書き込むための半導体メモリの駆動方法を提供す
る事にある。
モリセル内に書き込まれ７’ｊ０．１情報の記憶レベル
の中間レベル（ＶＤ／２）ｔ−ビット線のプリチャージ
レベルとは無関係に再現性よく簡単かつ正確に発生し、
これをダミーセルの記憶しベル（プリチャージレベル）
として書き込むための半導体メモリの駆動方法を提供す
る事にある。
（発明の構成）
本発明の半導体メモリの駆動方法は、少なくとも１組の
ビット線対と、２値情報を第１のレベル及び第２のレベ
ルとして容量素子に記憶する複数のメモリセルと、前記
ビット線対をなす各ビット線にそれぞれ１個づつ設けら
れた当該ビット線上に一定のリファレンスレベルを発生
するダミーセルと、前記各ビット線と前記メモリセルと
の接続状態を制御するワード線と、前記各ビット線と前
記ダミーセルとの接続状態を制御するダミーワード線及
びダミーリセット線と、アドレス情報に応じて選択され
た前記ワード線及び前記ダミーワード線により前記メモ
リセル及び前記ダミーセルから前記ビット線対上に微小
差信号を読み出すデータ読出し手段と、前記ビット線対
上の微小差信号を検出して増幅し当該ビット線対の一方
のビット線をよシ高い第３のレベルに他方のビット線を
より低い第４のレベルに駆動する検出増幅手段と、前記
ダミーリセット線により前記ビット線対と当該ビット線
対にそれぞれ設けられた前記ダミーセルとを接続するダ
ミーセル接続手段と、前記ビット線対を相互に接続して
前記第３及び第４のレベルの中間のレベルにバランスす
る３２７１手Ｒと、前記ビット線対を一定の保持レベル
に設定するプリチャージ手段とを備え比半導体メモリに
対して、前記ビット線対上に前記読出し手段により前記
メモリセルと前記ダミーセルから読み出された微小差信
号を前記検出増幅手段により増幅した後、前記ダミーセ
ル接続手段により非選択のダミーセルを含む前記すべて
のダミーセルをそれぞれの属するビット線と接続し、そ
して前記ワード線と前記ダミーワード線による前記ビッ
ト線対と当該メモリセル及びダミーセルとのそれぞれの
接続を断ち、前記バランス手段により前記ビット線対を
相互に接続して当該ビット線上にバラ／スレベルｔｌた
後前記ダミーリセット線による前記ビット線対と前記ダ
ミーセルとの接続を断ち、その後前記プリチャージ手段
により前記ビット線対を一定の保持レベルに設定するこ
とから構成される。
ビット線対と、２値情報を第１のレベル及び第２のレベ
ルとして容量素子に記憶する複数のメモリセルと、前記
ビット線対をなす各ビット線にそれぞれ１個づつ設けら
れた当該ビット線上に一定のリファレンスレベルを発生
するダミーセルと、前記各ビット線と前記メモリセルと
の接続状態を制御するワード線と、前記各ビット線と前
記ダミーセルとの接続状態を制御するダミーワード線及
びダミーリセット線と、アドレス情報に応じて選択され
た前記ワード線及び前記ダミーワード線により前記メモ
リセル及び前記ダミーセルから前記ビット線対上に微小
差信号を読み出すデータ読出し手段と、前記ビット線対
上の微小差信号を検出して増幅し当該ビット線対の一方
のビット線をよシ高い第３のレベルに他方のビット線を
より低い第４のレベルに駆動する検出増幅手段と、前記
ダミーリセット線により前記ビット線対と当該ビット線
対にそれぞれ設けられた前記ダミーセルとを接続するダ
ミーセル接続手段と、前記ビット線対を相互に接続して
前記第３及び第４のレベルの中間のレベルにバランスす
る３２７１手Ｒと、前記ビット線対を一定の保持レベル
に設定するプリチャージ手段とを備え比半導体メモリに
対して、前記ビット線対上に前記読出し手段により前記
メモリセルと前記ダミーセルから読み出された微小差信
号を前記検出増幅手段により増幅した後、前記ダミーセ
ル接続手段により非選択のダミーセルを含む前記すべて
のダミーセルをそれぞれの属するビット線と接続し、そ
して前記ワード線と前記ダミーワード線による前記ビッ
ト線対と当該メモリセル及びダミーセルとのそれぞれの
接続を断ち、前記バランス手段により前記ビット線対を
相互に接続して当該ビット線上にバラ／スレベルｔｌた
後前記ダミーリセット線による前記ビット線対と前記ダ
ミーセルとの接続を断ち、その後前記プリチャージ手段
により前記ビット線対を一定の保持レベルに設定するこ
とから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例による半導体メモリの構成を
示す回路図、第２図はその動作波形図で、それぞれ従来
例の第３図及び第４図に対応している。
示す回路図、第２図はその動作波形図で、それぞれ従来
例の第３図及び第４図に対応している。
本実施例による半導体メモリは、少なくとも１組のビッ
ト線ＢＯ，Ｂｌ対と、２値情報を第１のＶ Ｄ Ｌ／
ヘ＃ 及（ｊ 第２のＧＮＤレベルとしてセル容量Ｃ８
に記憶する２個のメモリセルＭＣＯ、ＭＣＩと、前記ビ
ット線対をなす各ビット線ＢＯ，Ｂｌにそれぞれ１個づ
つ設けらル九当該ビット線上に一定のり７アレノスレベ
ルを発生するダミーセルＤＣＯＯ，ＤＣＩＯと、各ビッ
ト線ＢＯ，ＢｌとメモリセルＭＣＯ，ＭＣＩとの接続状
態を制御するワード線ＷＯ、Ｗｌと、各ビット線Ｂｏ
、ＢｕとダミーセルＤＣＯＯ，ＤＣＩＯとの接続状態を
制御するダミーワード線ＤＷｏ、ＤＷ１及びダミーリセ
ット線Ｐ３と、アドレス情報に応じて選択された例えば
ワード線ＷＯ及びダミーワード線ＤＷＯによりメモリセ
ルＭＣＯ及びダミーセルＤＣＯＯからビット線ＢＯ、Ｂ
ｌｌ上上微小差信号を読み出すデータ読出し手段として
のトラ７スフアゲート用トランジスタＱｌ 、Ｑ２と、
ビット線ＢＯ，Ｂｌ対上の微小差信号を検出して増幅し
当該ビット線対の一方のビット線をよシ高い第３のレベ
ルに他方のビット線をより低い第４のレベルに駆動する
検出増幅手段としてのセンスアンプＳＡと、ダミーリセ
ット線Ｐ３によりピット線ＢＯ，Ｂｌ対と当該ビット線
対にそれぞれ設けられたダミーセルＤＣＯＯとを接続す
るダミーセル接続手段としてのトラ／スフアゲートトラ
ンジスタＱｓと、ビット線ＢＯ，Ｂｌ対を相互に接続し
て前記第３及び第４のレベルの中間のレベルにバランス
するバランス手段としてのゲートにビット線バランス信
号線ＰＩが接続されビット＠Ｂｏ、Ｂ１間に挿入され九
ゲーｉ用トランジスタＱ４と、ビット線ＢＯ。
ト線ＢＯ，Ｂｌ対と、２値情報を第１のＶ Ｄ Ｌ／
ヘ＃ 及（ｊ 第２のＧＮＤレベルとしてセル容量Ｃ８
に記憶する２個のメモリセルＭＣＯ、ＭＣＩと、前記ビ
ット線対をなす各ビット線ＢＯ，Ｂｌにそれぞれ１個づ
つ設けらル九当該ビット線上に一定のり７アレノスレベ
ルを発生するダミーセルＤＣＯＯ，ＤＣＩＯと、各ビッ
ト線ＢＯ，ＢｌとメモリセルＭＣＯ，ＭＣＩとの接続状
態を制御するワード線ＷＯ、Ｗｌと、各ビット線Ｂｏ
、ＢｕとダミーセルＤＣＯＯ，ＤＣＩＯとの接続状態を
制御するダミーワード線ＤＷｏ、ＤＷ１及びダミーリセ
ット線Ｐ３と、アドレス情報に応じて選択された例えば
ワード線ＷＯ及びダミーワード線ＤＷＯによりメモリセ
ルＭＣＯ及びダミーセルＤＣＯＯからビット線ＢＯ、Ｂ
ｌｌ上上微小差信号を読み出すデータ読出し手段として
のトラ７スフアゲート用トランジスタＱｌ 、Ｑ２と、
ビット線ＢＯ，Ｂｌ対上の微小差信号を検出して増幅し
当該ビット線対の一方のビット線をよシ高い第３のレベ
ルに他方のビット線をより低い第４のレベルに駆動する
検出増幅手段としてのセンスアンプＳＡと、ダミーリセ
ット線Ｐ３によりピット線ＢＯ，Ｂｌ対と当該ビット線
対にそれぞれ設けられたダミーセルＤＣＯＯとを接続す
るダミーセル接続手段としてのトラ／スフアゲートトラ
ンジスタＱｓと、ビット線ＢＯ，Ｂｌ対を相互に接続し
て前記第３及び第４のレベルの中間のレベルにバランス
するバランス手段としてのゲートにビット線バランス信
号線ＰＩが接続されビット＠Ｂｏ、Ｂ１間に挿入され九
ゲーｉ用トランジスタＱ４と、ビット線ＢＯ。
Ｂｌ対を一定の保持レベルに設定するグリテヤージ手段
としての、ゲートがビット線プリチャージ信号線ＰＯに
ドレインがプリチャージ用の電源ＶＰにソースがビット
線ＢＯ及びＢｌにそれぞれ接続されたゲートトランジス
タＱｓ 、Ｑａとｔ−備、ｔている。ここでトランジス
タＱ１〜Ｑ６はＮチャネルＭＩ８ＦＥＴである。
としての、ゲートがビット線プリチャージ信号線ＰＯに
ドレインがプリチャージ用の電源ＶＰにソースがビット
線ＢＯ及びＢｌにそれぞれ接続されたゲートトランジス
タＱｓ 、Ｑａとｔ−備、ｔている。ここでトランジス
タＱ１〜Ｑ６はＮチャネルＭＩ８ＦＥＴである。
すなわち、本実施例の半導体メモリが、従来例の第３図
と異なるのはダミーセルＤＣＯＯ、ＤＣＩＯの回路構成
を変えてビット線Ｂｏ、Ｂｌとダミー容量ＣＲの接続状
態をダミーリセット線Ｐ３により制御できるようにし九
ことである。またダミー容量ＣＲの大きさはセル容量Ｃ
８とほぼ等しく、それのプリチャージレベルＶＲＩはほ
ぼＶＤ／２になっている。このレベルＶＲＩの大きさに
ついては後の説明で詳しく述べる。
と異なるのはダミーセルＤＣＯＯ、ＤＣＩＯの回路構成
を変えてビット線Ｂｏ、Ｂｌとダミー容量ＣＲの接続状
態をダミーリセット線Ｐ３により制御できるようにし九
ことである。またダミー容量ＣＲの大きさはセル容量Ｃ
８とほぼ等しく、それのプリチャージレベルＶＲＩはほ
ぼＶＤ／２になっている。このレベルＶＲＩの大きさに
ついては後の説明で詳しく述べる。
第１図、第２図を用いて本発明の一実施例について説明
する。メモリセルＭＣＯとダミーセルＤＣＯＯからビッ
ト線ＢＯ，Ｂｌ上に微小差信号を読み出し、それをセン
スアンプＳＡで増幅し、ビット線ＢＯ，Ｂｌのレベルｔ
ＶＤ又はＧＮＤとするまでの動作は従来例の動作とまっ
たく同様である。
する。メモリセルＭＣＯとダミーセルＤＣＯＯからビッ
ト線ＢＯ，Ｂｌ上に微小差信号を読み出し、それをセン
スアンプＳＡで増幅し、ビット線ＢＯ，Ｂｌのレベルｔ
ＶＤ又はＧＮＤとするまでの動作は従来例の動作とまっ
たく同様である。
センスアンプ８Ａによりビット線ＢＯ，Ｂｌのレベルが
ＶＤ又はＧＮＤ近くまで駆動されると、ダミーリセット
線Ｐ３を高レベルにして、今まで非選択であう九ダミー
セルＤＣＩＯをビット線ＢＯに接続し、ダミーセルＤＣ
ＩＯ内のダミー容量をビット線ＢＯと同レベルにプリチ
ャージする。このとき、ビット線ＢＯ，Ｂｌ上の信号は
センスア／グＳ人で充分大きく増幅されているので、突
然ダミーセルＤＣＩＯがビット線Ｂ、Ｏに接［れても若
干のノイズがそのビット線ＢＯ上に発生するけれどもセ
ンスアンプ８Ａの誤動作を招く事はない。その後、アド
レス情報により選択されていたワード線Ｗｏとダミーワ
ード線ＤＷＯを低レベルにしてメモリセルＭＣ０ｔビツ
ト線ＢＯから切り離すが、このときダミーセルＤＣｏｏ
のビット線Ｂ１への接続はダミーワード線ＤＷＯによ
っては断たれるが、ダミーリセット線Ｐ３により保たれ
ている。
ＶＤ又はＧＮＤ近くまで駆動されると、ダミーリセット
線Ｐ３を高レベルにして、今まで非選択であう九ダミー
セルＤＣＩＯをビット線ＢＯに接続し、ダミーセルＤＣ
ＩＯ内のダミー容量をビット線ＢＯと同レベルにプリチ
ャージする。このとき、ビット線ＢＯ，Ｂｌ上の信号は
センスア／グＳ人で充分大きく増幅されているので、突
然ダミーセルＤＣＩＯがビット線Ｂ、Ｏに接［れても若
干のノイズがそのビット線ＢＯ上に発生するけれどもセ
ンスアンプ８Ａの誤動作を招く事はない。その後、アド
レス情報により選択されていたワード線Ｗｏとダミーワ
ード線ＤＷＯを低レベルにしてメモリセルＭＣ０ｔビツ
ト線ＢＯから切り離すが、このときダミーセルＤＣｏｏ
のビット線Ｂ１への接続はダミーワード線ＤＷＯによ
っては断たれるが、ダミーリセット線Ｐ３により保たれ
ている。
次にセンスアンプＳＡを非活性とした後でピット線バラ
ンス信号線Ｐｌｔ−高レベルにしてビット線ＢＯとＢｌ
（Ｄ対をバランスさせる。このバランスレベルＶＲＩは
、ビット線ＢＯ，Ｂｌにつく容量がそれぞれＣＢ＋ＣＲ
と等しく、それらのレベルがＶＤ又はＧＮＤとなってい
るのでＶＲ１＝ＶＤ／２となる。当然ながらダミーセル
ＤＣＯＯ，ＤＣ１０内のダミー容量ＣＢのプリチャージ
レベルもＶＲｌにバランスする。ここでダミーリセット
線Ｐ３を低レベルにしてダミーセルＤＣＯＯ，ＤＣＩＯ
とビット線Ｂｌ、ＢＯとの接ｉｆｃを断ち、ビット線プ
リチャージ信号線ＰＯｔ−高レベルにしてビット線ＢＯ
，Ｂｉｔ−レベルｖＰにプリチャージし、以後保持状態
となる。このとき、すべてのダミーセルの記憶レベルす
なわちダミー容量ＯＲのプリチャージレベルが、ＶＲ１
＝ＶＤ／２となっている事は明白である。
ンス信号線Ｐｌｔ−高レベルにしてビット線ＢＯとＢｌ
（Ｄ対をバランスさせる。このバランスレベルＶＲＩは
、ビット線ＢＯ，Ｂｌにつく容量がそれぞれＣＢ＋ＣＲ
と等しく、それらのレベルがＶＤ又はＧＮＤとなってい
るのでＶＲ１＝ＶＤ／２となる。当然ながらダミーセル
ＤＣＯＯ，ＤＣ１０内のダミー容量ＣＢのプリチャージ
レベルもＶＲｌにバランスする。ここでダミーリセット
線Ｐ３を低レベルにしてダミーセルＤＣＯＯ，ＤＣＩＯ
とビット線Ｂｌ、ＢＯとの接ｉｆｃを断ち、ビット線プ
リチャージ信号線ＰＯｔ−高レベルにしてビット線ＢＯ
，Ｂｉｔ−レベルｖＰにプリチャージし、以後保持状態
となる。このとき、すべてのダミーセルの記憶レベルす
なわちダミー容量ＯＲのプリチャージレベルが、ＶＲ１
＝ＶＤ／２となっている事は明白である。
以上が本発明における半導体メモリの駆動方法である。
このように、ｏｊｌ情報としてメモリセルに記憶さルる
レベルＶＤ及びＧＮＤに駆動され九ヒツト線対を相互に
バランスし、このトｔｋビット線上に生じるバランスレ
ベルＶＤ／２をダミーセルの記憶（プリチャージ）レベ
ルとして用いる事で、簡単かつ正確に最適のダミーセル
記憶レベルを得る事ができる。またセル容ｊｌＣ８と／
ξ−容量ＣＲｔ−等しい大きさにする事でセンスアンプ
動作時のビット線ＢＯ，Ｂ１間での容量アンバランスが
なくなシ、センスアンプの動作マージンを大きくできる
。
レベルＶＤ及びＧＮＤに駆動され九ヒツト線対を相互に
バランスし、このトｔｋビット線上に生じるバランスレ
ベルＶＤ／２をダミーセルの記憶（プリチャージ）レベ
ルとして用いる事で、簡単かつ正確に最適のダミーセル
記憶レベルを得る事ができる。またセル容ｊｌＣ８と／
ξ−容量ＣＲｔ−等しい大きさにする事でセンスアンプ
動作時のビット線ＢＯ，Ｂ１間での容量アンバランスが
なくなシ、センスアンプの動作マージンを大きくできる
。
以上の説明では、ダミーリセット線Ｐ３の低レベルから
高レベルへの変化をピットｌｉ＋Ｂｏ、Ｂｌのレベルが
ＶＤ又はＧＮＤ近くになってから行うような場合を販り
上げたが、このレベル変化はビット線間の差信号がこの
ときにビット線上に生じるダン−セルからのノイズよシ
センスアンプの誤動作を招かない程度に大きく増幅嘔れ
た後であれば、センスアンプが非活性になる直前まで杆
式れる。また、セル容量Ｃ８とダミー容量ＣＢの大きさ
を同じとして説明したが、これらが異なっていても本発
明の基本的な動作にはなんら問題はない。
高レベルへの変化をピットｌｉ＋Ｂｏ、Ｂｌのレベルが
ＶＤ又はＧＮＤ近くになってから行うような場合を販り
上げたが、このレベル変化はビット線間の差信号がこの
ときにビット線上に生じるダン−セルからのノイズよシ
センスアンプの誤動作を招かない程度に大きく増幅嘔れ
た後であれば、センスアンプが非活性になる直前まで杆
式れる。また、セル容量Ｃ８とダミー容量ＣＢの大きさ
を同じとして説明したが、これらが異なっていても本発
明の基本的な動作にはなんら問題はない。
さらに、ダミーセルとビット線との接続状態を制御する
２本の信号線のうちのダミーワード線をタミーセルから
ビット線へのリファレンスレベル読出し制御線と考え、
他方のダミーリセット線をビット線からダミーセルへの
プリチャージレベル書込み線と考えれば、本発明はここ
で説明したｌトラ／ラスタ型ダイナミックメモリセルを
用いた半導体メモリに限らず、これと同様の原理に基い
て動作する他のどのようなダイナミックメモリセルを用
い九半導体メモリにも同様に適用し得るものである。
２本の信号線のうちのダミーワード線をタミーセルから
ビット線へのリファレンスレベル読出し制御線と考え、
他方のダミーリセット線をビット線からダミーセルへの
プリチャージレベル書込み線と考えれば、本発明はここ
で説明したｌトラ／ラスタ型ダイナミックメモリセルを
用いた半導体メモリに限らず、これと同様の原理に基い
て動作する他のどのようなダイナミックメモリセルを用
い九半導体メモリにも同様に適用し得るものである。
さらに、以上の説明は便宜上すべてＮチャネルＭＬＳＦ
ＥＴ を使用した例により行りたが、本発明はＰチャ
ネルＭｒｓｉ；”Ｅ’ｒ でもまた他のどのような形
式のトランジスタでも本質的に同様に適用し得るもので
ある。
ＥＴ を使用した例により行りたが、本発明はＰチャ
ネルＭｒｓｉ；”Ｅ’ｒ でもまた他のどのような形
式のトランジスタでも本質的に同様に適用し得るもので
ある。
なお、信号線ＰＯ，ＰＬにより動作するビット線プリチ
ャージ回路及びバランス回路はどのような形式及び方式
のものでもよく、ここに述べた１つのトラ７ジスタによ
る回路に制限されるものでないことは明らかである。
ャージ回路及びバランス回路はどのような形式及び方式
のものでもよく、ここに述べた１つのトラ７ジスタによ
る回路に制限されるものでないことは明らかである。
（発明の効果）
以上詳述したように、本発明の半導体メモリの駆動方法
によると、上記構成によ、り、０．ｌ情報としてメモリ
セルに記憶嘔れるレベルＶＤ及びＧＮＤに駆動されたビ
ット線対を相互にバランスし、このときビット線上に生
じるバランスレベルＶＤ／２をダン−セルのプリチャー
ジレベルトシて用いる事ができるために、再現性よく簡
単かつ正確に最適のプリチャージレベルであるＶＤ／２
をダミーセルに書込み、記憶する事が可能になるという
効果を得る。また、ビット線のプリチャージレベルをダ
ミーセルのプリチャージレベル（ＶＤ／２）とは無関係
に任意のレベルに設定できるので、どのような形式のセ
ンスアンプでも使用する事ができ、それぞれの動作モー
ドに合わせて最適のビット線プリチャージレベルとする
事が可能になるという効果を得る。
によると、上記構成によ、り、０．ｌ情報としてメモリ
セルに記憶嘔れるレベルＶＤ及びＧＮＤに駆動されたビ
ット線対を相互にバランスし、このときビット線上に生
じるバランスレベルＶＤ／２をダン−セルのプリチャー
ジレベルトシて用いる事ができるために、再現性よく簡
単かつ正確に最適のプリチャージレベルであるＶＤ／２
をダミーセルに書込み、記憶する事が可能になるという
効果を得る。また、ビット線のプリチャージレベルをダ
ミーセルのプリチャージレベル（ＶＤ／２）とは無関係
に任意のレベルに設定できるので、どのような形式のセ
ンスアンプでも使用する事ができ、それぞれの動作モー
ドに合わせて最適のビット線プリチャージレベルとする
事が可能になるという効果を得る。
さらに、セル容量Ｃ８とダミー容量ＣＲとを同じ大きさ
にする事ができるためにセンスアンズ動作時にそれぞれ
対をなすビット線間で容量の７７バランスがまったくな
くなシ、センスアンプの動作マージンが大きくなるとい
う効果を得る。
にする事ができるためにセンスアンズ動作時にそれぞれ
対をなすビット線間で容量の７７バランスがまったくな
くなシ、センスアンプの動作マージンが大きくなるとい
う効果を得る。
第１図、第２図は本発明の一実施例による半導体メモリ
の構成を示す回路図とその動作波形図、第３図、第４図
は従来の半導体メそりの駆動方法の一例による半導体メ
モリの構成を示す回路図とその動作波形図である、 ＢＯ、Ｂｌ・・・・・・ビット線、ＣＢ・・・用ビット
線容量、ＣＲ・・・・・・ダミー容量、Ｃ８・・・・・
・セル容量、ＤＣＯ、ＤＣＩ 、ＤＣＯＯ、ＤＣＩＯ・
−・−ダミーセル、ＤＷＯ、ＤＷＩ −−−−−−ｆ
ミー’７−１’線、ＭＣＯ，ＭＣＩ・・・・・・メモリ
セル、ＰＯ・・・・・・ビット線プリチャージ信号線、
ＰＩ・・・・・・ビット線バラ７ス信号線、Ｐ２゜Ｐ３
・・・・・・ダミーリセット線、Ｑ１〜Ｑ７・・・・・
・ＮチャネルＭＩＳＦＥＴ％ＳＡ・・・・・・センスア
ンプ、ＢＢ・・・・・・センスアンプ活性化信号線、ｖ
ｐ、ｖ几・・・由電源、ＷＯ，Ｗｌ・・・・・・ワード
線。
の構成を示す回路図とその動作波形図、第３図、第４図
は従来の半導体メそりの駆動方法の一例による半導体メ
モリの構成を示す回路図とその動作波形図である、 ＢＯ、Ｂｌ・・・・・・ビット線、ＣＢ・・・用ビット
線容量、ＣＲ・・・・・・ダミー容量、Ｃ８・・・・・
・セル容量、ＤＣＯ、ＤＣＩ 、ＤＣＯＯ、ＤＣＩＯ・
−・−ダミーセル、ＤＷＯ、ＤＷＩ −−−−−−ｆ
ミー’７−１’線、ＭＣＯ，ＭＣＩ・・・・・・メモリ
セル、ＰＯ・・・・・・ビット線プリチャージ信号線、
ＰＩ・・・・・・ビット線バラ７ス信号線、Ｐ２゜Ｐ３
・・・・・・ダミーリセット線、Ｑ１〜Ｑ７・・・・・
・ＮチャネルＭＩＳＦＥＴ％ＳＡ・・・・・・センスア
ンプ、ＢＢ・・・・・・センスアンプ活性化信号線、ｖ
ｐ、ｖ几・・・由電源、ＷＯ，Ｗｌ・・・・・・ワード
線。
Claims (1)
- 少なくとも１組のビット線対と、２値情報を第１のレ
ベル及び第２のレベルとして容量素子に記憶する複数の
メモリセルと、前記ビット線対をなす各ビット線にそれ
ぞれ１個づつ設けられた当該ビット線上に一定のリファ
レンスレベルを発生するダミーセルと、前記各ビット線
と前記メモリセルとの接続状態を制御するワード線と、
前記各ビット線と前記ダミーセルとの接続状態を制御す
るダミーワード線及びダミーリセット線と、アドレス情
報に応じて選択された前記ワード線及び前記ダミーワー
ド線により前記メモリセル及び前記ダミーセルから前記
ビット線対上に微小差信号を読み出すデータ読出し手段
と、前記ビット線対上の微小差信号を検出して増幅し当
該ビット線対の一方のビット線をより高い第３のレベル
に他方のビット線をより低い第４のレベルに駆動する検
出増幅手段と、前記ダミーリセット線により前記ビット
線対と当該ビット線対にそれぞれ設けられた前記ダミー
セルとを接続するダミーセル接続手段と、前記ビット線
対を相互に接続して前記第３及び第４のレベルの中間の
レベルにバランスするバランス手段と、前記ビット線対
を一定の保持レベルに設定するプリチャージ手段とを備
えた半導体メモリに対して、前記ビット線対上に前記デ
ータ読出し手段により前記メモリセルと前記ダミーセル
から読み出された微小差信号を前記検出増幅手段により
増幅した後、前記ダミーセル接続手段により非選択のダ
ミーセルを含む前記すべてのダミーセルをそれぞれの属
する、ビット線と接続し、そして前記ワード線と前記ダ
ミーワード線による前記ビット線対と当該メモリセル及
びダミーセルとのそれぞれの接続を断ち、前記バランス
手段により前記ビット線対を相互に接続して当該ビット
線上にバランスレベルを得た後、前記ダミーリセット線
による前記ビット線対と前記ダミーセルとの接続を断ち
、その後前記プリチャージ手段により前記ビット線対を
一定の保持レベルに設定することを特徴とする半導体メ
モリの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267832A JPS61145794A (ja) | 1984-12-19 | 1984-12-19 | 半導体メモリの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267832A JPS61145794A (ja) | 1984-12-19 | 1984-12-19 | 半導体メモリの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145794A true JPS61145794A (ja) | 1986-07-03 |
Family
ID=17450235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267832A Pending JPS61145794A (ja) | 1984-12-19 | 1984-12-19 | 半導体メモリの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0610158U (ja) * | 1991-12-13 | 1994-02-08 | 天昇電気工業株式会社 | 収納容器の留め具 |
| JP2005051044A (ja) * | 2003-07-29 | 2005-02-24 | Hitachi Ltd | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100233A (en) * | 1978-01-24 | 1979-08-07 | Nec Corp | Integrated memory |
| JPS5512600A (en) * | 1974-07-23 | 1980-01-29 | Ibm | Sensor amplifier |
-
1984
- 1984-12-19 JP JP59267832A patent/JPS61145794A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512600A (en) * | 1974-07-23 | 1980-01-29 | Ibm | Sensor amplifier |
| JPS54100233A (en) * | 1978-01-24 | 1979-08-07 | Nec Corp | Integrated memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0610158U (ja) * | 1991-12-13 | 1994-02-08 | 天昇電気工業株式会社 | 収納容器の留め具 |
| JP2005051044A (ja) * | 2003-07-29 | 2005-02-24 | Hitachi Ltd | 半導体集積回路装置 |
| JP4574136B2 (ja) * | 2003-07-29 | 2010-11-04 | 株式会社日立製作所 | 半導体集積回路装置 |
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