JPS61145795A - 半導体メモリの駆動方法 - Google Patents
半導体メモリの駆動方法Info
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- JPS61145795A JPS61145795A JP59267834A JP26783484A JPS61145795A JP S61145795 A JPS61145795 A JP S61145795A JP 59267834 A JP59267834 A JP 59267834A JP 26783484 A JP26783484 A JP 26783484A JP S61145795 A JPS61145795 A JP S61145795A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナミック型メモリセルを用いた半導体メモ
リの駆動方法に関するものである。
リの駆動方法に関するものである。
（従来技術とその問題点）
従来のダイナミックメモリの典型的な回路には、たとえ
ば日経エレクトロニクス（１９７９年１月８日号、１１
０頁〜１３３頁）で述べられているようなものがある。
ば日経エレクトロニクス（１９７９年１月８日号、１１
０頁〜１３３頁）で述べられているようなものがある。
これのセンスアンプ及びビット線周辺の回路構成を第３
図に示し、動作波形を第４図に示す。両図において、８
Ａはセンスアンプ、ＭＣＯ，ＭＣＩはメモリセル、ＤＣ
Ｏ，ＤＣＩはダミーセル、ＢＯ，Ｂｌはビット線、ｗｏ
、ｗｌはワード線、ＤＷＯ，ＤＷＩはダミーワード線、
ＰＯはビット線プリチャージ信号線、Ｐｌはビット線バ
ランス信号線、Ｐ２はダミーリセット線、８Ｅはセンス
アンプ活性化信号線をそれぞれ示し、ＣＢ、Ｃ８，ＣＢ
はそれぞれビット線容量、セルを示している。
図に示し、動作波形を第４図に示す。両図において、８
Ａはセンスアンプ、ＭＣＯ，ＭＣＩはメモリセル、ＤＣ
Ｏ，ＤＣＩはダミーセル、ＢＯ，Ｂｌはビット線、ｗｏ
、ｗｌはワード線、ＤＷＯ，ＤＷＩはダミーワード線、
ＰＯはビット線プリチャージ信号線、Ｐｌはビット線バ
ランス信号線、Ｐ２はダミーリセット線、８Ｅはセンス
アンプ活性化信号線をそれぞれ示し、ＣＢ、Ｃ８，ＣＢ
はそれぞれビット線容量、セルを示している。
第４図を用いて第３図の動作を説明する。まず信号線Ｐ
Ｏ，ＰＩ、Ｐ２を高レベルにしてビット線ＢＯ，Ｂｌを
プリチャージ電源ＶＰの電圧レベルＶＰに、ダミー容量
ＣＲを電源ＶＲの電圧レベルＶＰにプリチャージしてお
く。次に信号線ＰＯ。
Ｏ，ＰＩ、Ｐ２を高レベルにしてビット線ＢＯ，Ｂｌを
プリチャージ電源ＶＰの電圧レベルＶＰに、ダミー容量
ＣＲを電源ＶＲの電圧レベルＶＰにプリチャージしてお
く。次に信号線ＰＯ。
Ｐ２及びＰＩを低レベルにしてビット線ＢＯ，Ｂ１とダ
ミー容量ＣＢを各電源ｖｐ、ｖ几から分離し、さらにビ
ット線ＢＯ，Ｂｌもそれぞれ分離する。ここで外部から
のアドレス情報により選択されたワード線とダミーワー
ド線（例えばＷＯとＤＷＯ）を高レベルにしてメモリセ
ルＭＣＯから２値情報、すなわちセル容量Ｃ８に蓄えら
れている電荷をビット線ＢＯに読み出すと共に、ダミー
セルＤＣＯからもビット線Ｂｌに一定のり７アレンスレ
ベルを発生させる。そして、ここで読み出されたビット
線ＢＯ，Ｂ１間の微小差信号を信号線ＳＥを高レベルに
してセンスアンプ８Ａを活性化し、増幅するのである。
ミー容量ＣＢを各電源ｖｐ、ｖ几から分離し、さらにビ
ット線ＢＯ，Ｂｌもそれぞれ分離する。ここで外部から
のアドレス情報により選択されたワード線とダミーワー
ド線（例えばＷＯとＤＷＯ）を高レベルにしてメモリセ
ルＭＣＯから２値情報、すなわちセル容量Ｃ８に蓄えら
れている電荷をビット線ＢＯに読み出すと共に、ダミー
セルＤＣＯからもビット線Ｂｌに一定のり７アレンスレ
ベルを発生させる。そして、ここで読み出されたビット
線ＢＯ，Ｂ１間の微小差信号を信号線ＳＥを高レベルに
してセンスアンプ８Ａを活性化し、増幅するのである。
このとき、ビット線のレベルは通常、使用電源レベルＶ
Ｄ又は接地レベルＧＮＤ近くに駆動される。この後、ワ
ード線ＷＯ及びダミーワード線ＤＷｏを低レベルにして
メモリセルＭＣＯのセル容量Ｃ８に前記ビット線のレベ
ルを記憶する。そしてセンスアンプＳＡを非活性にした
後で、信号線Ｐ１及びｐｏ、Ｐ２を高レベルにしてビッ
ト線対のバランスとプリチャージ（レベルｖｐ）及びダ
ミーセルＤＣＯ，ＤＣＩのプリセット（レベルＶＲ）を
行っている。
Ｄ又は接地レベルＧＮＤ近くに駆動される。この後、ワ
ード線ＷＯ及びダミーワード線ＤＷｏを低レベルにして
メモリセルＭＣＯのセル容量Ｃ８に前記ビット線のレベ
ルを記憶する。そしてセンスアンプＳＡを非活性にした
後で、信号線Ｐ１及びｐｏ、Ｐ２を高レベルにしてビッ
ト線対のバランスとプリチャージ（レベルｖｐ）及びダ
ミーセルＤＣＯ，ＤＣＩのプリセット（レベルＶＲ）を
行っている。
なお、第４図のビット線ＢＯ，Ｂｌの波形において実線
及び破線はメモリセルＭＣｏから１及び０情報を読み出
したときの動作波形を示している。
及び破線はメモリセルＭＣｏから１及び０情報を読み出
したときの動作波形を示している。
以上が従来メモリの動作例である。前記したビット線り
ｌ上に発生するリファレンスレベルは、メモリセルＭＣ
Ｏから０又は１情報が読み出される際に生じるビット線
ＢＯ上の２つのレベルの中間になるように、ダミーセル
のダミー容量ＣＲとプリチャージレベルＶＲを変えてつ
くられる。通常は、ＶＲ−ＧＮＤでＣＲ−Ｃ８／２とす
るか、ＶＲ−ＶＤ／２でＣＲ＝Ｃ８としてい、６゜ココ
テＶＤは゛セル容量Ｃ８に蓄えられる最高電圧で通常は
使用電源電圧にほぼ等しい。
ｌ上に発生するリファレンスレベルは、メモリセルＭＣ
Ｏから０又は１情報が読み出される際に生じるビット線
ＢＯ上の２つのレベルの中間になるように、ダミーセル
のダミー容量ＣＲとプリチャージレベルＶＲを変えてつ
くられる。通常は、ＶＲ−ＧＮＤでＣＲ−Ｃ８／２とす
るか、ＶＲ−ＶＤ／２でＣＲ＝Ｃ８としてい、６゜ココ
テＶＤは゛セル容量Ｃ８に蓄えられる最高電圧で通常は
使用電源電圧にほぼ等しい。
このような方式では、ＣＢ、−Ｃ８／２とすればセンス
アンプ活性時にビット線対につく容量がアンバランス（
ＣＢ＋Ｃ８＞ＣＢ十〇Ｒ）となシ、センスアンプの動作
マージンが狭くなるという欠点があった。また、ＣＲ−
、Ｃ８とすればビット線につく容量のアンバランスはな
くなるが、ＶＲとして正確なＶＤ／２レベルをチップ内
部の定電圧回路で得る事が非常に難しいという問題点が
あった。
アンプ活性時にビット線対につく容量がアンバランス（
ＣＢ＋Ｃ８＞ＣＢ十〇Ｒ）となシ、センスアンプの動作
マージンが狭くなるという欠点があった。また、ＣＲ−
、Ｃ８とすればビット線につく容量のアンバランスはな
くなるが、ＶＲとして正確なＶＤ／２レベルをチップ内
部の定電圧回路で得る事が非常に難しいという問題点が
あった。
（発明の目的）
本発明の目的は、上記の問題点を解決する事により、メ
モリセル内に書き込まれた０、 １情報の記憶レベル
の中間レベル（’ＶＤ／２）をビット線のプリチャージ
レベルとは無関係に再現性よく簡単かつ正確に発生し、
これをダミーセルの記憶レベル（プリチャージレベル）
として書き込むための半導体メモリの駆動方法を提供す
る事にある。
モリセル内に書き込まれた０、 １情報の記憶レベル
の中間レベル（’ＶＤ／２）をビット線のプリチャージ
レベルとは無関係に再現性よく簡単かつ正確に発生し、
これをダミーセルの記憶レベル（プリチャージレベル）
として書き込むための半導体メモリの駆動方法を提供す
る事にある。
（発明の構成）
本発明の半導体メモリの駆動方法は、少なくとも１組の
ビット線対と、２値情報を第１のレベル及び第２のレベ
ルとして容量素子に記憶する複数のメモリセルと、前記
ビット線対をなす各ビット線にそれぞれ１個づつ設けら
れた当該ビット線上に一定のリファレンスレベルを発生
する前記メモリセルと同一回路構成のダミーセルと、前
記各ビット線と前記メモリセルとの接続状態を制御する
ワード線と、前記各ビット線と前記ダミーセルとの接続
状態を制御するダミーワード線と、アドレス情報に応じ
て選択された前記ワード線及び前記ダミーワード線によ
り前記メモリセル及び前記ダミーセルから前記ビット線
対上に微小差信号を読み出すデータ読出し手段と、前記
ビット線対上の微小差信号を検出して増幅し当該ビット
線対の一方のビット線をより高い第３のレベルに他方の
ビット線をより低い第４のレベルに駆動する検出増幅手
段と、前記ビット線対を相互に接続して前記第３及び第
４のレベルの中間のレベルにバランスするバランス手段
と、前記ビット線対を一定の保持レベルに設定するプリ
チャージ手段とを備えた半導体メモ９に対して、前記ビ
ット線対上に前記読出し手段により前記メモリセルと前
記ダミーセルから読み出された微小差信号を前記検出増
幅手段により増幅した後、前記選択されたダミーワード
線と対をなす他方のダミーワード線により尚該ダミーワ
ード線に属する前記すべてのダミーセルをそれぞれの属
するビット線と接続し、そして前記ワード線による前記
ビット線と当該メモリセルとの接続を断ち、前記バラン
ス手段により前記ビット線対を相互に接続して当該ビッ
ト線上にバランスレベルを得た後、前記ダミーワード線
による前記ビット線対と前記ダミーセルとの接続を断ち
、その後前記プリチャージ手段により前記ビット線対を
一定の保持レベルに設定することから構成される。
ビット線対と、２値情報を第１のレベル及び第２のレベ
ルとして容量素子に記憶する複数のメモリセルと、前記
ビット線対をなす各ビット線にそれぞれ１個づつ設けら
れた当該ビット線上に一定のリファレンスレベルを発生
する前記メモリセルと同一回路構成のダミーセルと、前
記各ビット線と前記メモリセルとの接続状態を制御する
ワード線と、前記各ビット線と前記ダミーセルとの接続
状態を制御するダミーワード線と、アドレス情報に応じ
て選択された前記ワード線及び前記ダミーワード線によ
り前記メモリセル及び前記ダミーセルから前記ビット線
対上に微小差信号を読み出すデータ読出し手段と、前記
ビット線対上の微小差信号を検出して増幅し当該ビット
線対の一方のビット線をより高い第３のレベルに他方の
ビット線をより低い第４のレベルに駆動する検出増幅手
段と、前記ビット線対を相互に接続して前記第３及び第
４のレベルの中間のレベルにバランスするバランス手段
と、前記ビット線対を一定の保持レベルに設定するプリ
チャージ手段とを備えた半導体メモ９に対して、前記ビ
ット線対上に前記読出し手段により前記メモリセルと前
記ダミーセルから読み出された微小差信号を前記検出増
幅手段により増幅した後、前記選択されたダミーワード
線と対をなす他方のダミーワード線により尚該ダミーワ
ード線に属する前記すべてのダミーセルをそれぞれの属
するビット線と接続し、そして前記ワード線による前記
ビット線と当該メモリセルとの接続を断ち、前記バラン
ス手段により前記ビット線対を相互に接続して当該ビッ
ト線上にバランスレベルを得た後、前記ダミーワード線
による前記ビット線対と前記ダミーセルとの接続を断ち
、その後前記プリチャージ手段により前記ビット線対を
一定の保持レベルに設定することから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例による半導体メモリの構成を
示す回路図、第２図はその動作波形図で、それぞれ従来
例の第３図及び第４図に対応している。
示す回路図、第２図はその動作波形図で、それぞれ従来
例の第３図及び第４図に対応している。
本実施例による半導体メモリ絋、少なくとも１組のビッ
ト線ＢＯ，Ｂｌ対と、２値情報を第１のレベル及び第２
のレベルとしてセル容量Ｃ８に記憶する２個のメモリセ
ルＭ ＣＯ＝ Ｍ ＣＩ ト、前記ビット線対をなす各
ビット線ＢＯ，Ｂｌにそれぞれ１個づつ設けられた当該
ビット線上に一定のり７アレンスレベルを発生ｆる前記
メモリセルＭＣＯ，ＭＣＩと同一回路構成のダミーセル
ＤＣｏｏ。
ト線ＢＯ，Ｂｌ対と、２値情報を第１のレベル及び第２
のレベルとしてセル容量Ｃ８に記憶する２個のメモリセ
ルＭ ＣＯ＝ Ｍ ＣＩ ト、前記ビット線対をなす各
ビット線ＢＯ，Ｂｌにそれぞれ１個づつ設けられた当該
ビット線上に一定のり７アレンスレベルを発生ｆる前記
メモリセルＭＣＯ，ＭＣＩと同一回路構成のダミーセル
ＤＣｏｏ。
ＤＣＩＯと、各ビット線ＢＯ，ＢｌメモリセルＭＣｏ、
ＭＣＩとの接続状態を制御するワード線ＷＱ。
ＭＣＩとの接続状態を制御するワード線ＷＱ。
Ｗｌと、各ビット線ＢＯ，ＢｌとダミーセルＤＣ００、
ＤＣＩＯとの接続状態を制御するダミーワード線ＤＷｏ
、ＤＷ１と、アドレス情報に応じて選択された例えば、
ワード線Ｗｏ及びダミーワード線ＤＷＯによりメモリセ
ルＭＣｏ及びダミーセルＤＣｏｏからビット線ＢＯ，Ｂ
ｌ対上に微小差信号を読み出すデータ読出し手段として
のトランファゲート用トランジスタＱ１．Ｑｚと、ビッ
ト線ＢＯ，Ｂｌ対上の微小差信号を検出して増幅し当該
ビット線対の一方のビット線をより高い第３のレベルに
他方のビット線をより低い第４のレベルに駆動する検出
増幅手段としてのセンス７７１８人と、ビット線ＢＯ，
Ｂｌ対を相互に接続して前記第３及び第４のレベルの中
間のレベルにバランスするバランス手段としてのゲート
にビット線バランス信号線Ｐ１が接続されビット線Ｂｏ
、Ｂ１間に挿入されたゲート用トランジスタＱ３と、ビ
ット線ＢＯ，Ｂｌ対を一定の保持レベルに設定するプリ
チャージ手段としてのゲートがビット線プリチャージ信
号線ＰＯにドレインがプリチャージ用の電源ＶＰにソー
スがビット線ＢＯ及びＢ１にそれぞれ接続されたゲート
用トランジスタＱ４．ＱＢとを備えている。ここでトラ
ンジスタＱ１〜ＱｓはＮチャネルＭＩ８ＦＥＴである。
ＤＣＩＯとの接続状態を制御するダミーワード線ＤＷｏ
、ＤＷ１と、アドレス情報に応じて選択された例えば、
ワード線Ｗｏ及びダミーワード線ＤＷＯによりメモリセ
ルＭＣｏ及びダミーセルＤＣｏｏからビット線ＢＯ，Ｂ
ｌ対上に微小差信号を読み出すデータ読出し手段として
のトランファゲート用トランジスタＱ１．Ｑｚと、ビッ
ト線ＢＯ，Ｂｌ対上の微小差信号を検出して増幅し当該
ビット線対の一方のビット線をより高い第３のレベルに
他方のビット線をより低い第４のレベルに駆動する検出
増幅手段としてのセンス７７１８人と、ビット線ＢＯ，
Ｂｌ対を相互に接続して前記第３及び第４のレベルの中
間のレベルにバランスするバランス手段としてのゲート
にビット線バランス信号線Ｐ１が接続されビット線Ｂｏ
、Ｂ１間に挿入されたゲート用トランジスタＱ３と、ビ
ット線ＢＯ，Ｂｌ対を一定の保持レベルに設定するプリ
チャージ手段としてのゲートがビット線プリチャージ信
号線ＰＯにドレインがプリチャージ用の電源ＶＰにソー
スがビット線ＢＯ及びＢ１にそれぞれ接続されたゲート
用トランジスタＱ４．ＱＢとを備えている。ここでトラ
ンジスタＱ１〜ＱｓはＮチャネルＭＩ８ＦＥＴである。
すなわち１本実施例の半導体メモリが、従来例の第３図
と異なるのはダミーセルＤＣＯＯ，ＤＣＩＯの回路構成
をメモリセルＭＣＯ，ＭＣＩと同一にしたことである。
と異なるのはダミーセルＤＣＯＯ，ＤＣＩＯの回路構成
をメモリセルＭＣＯ，ＭＣＩと同一にしたことである。
またダミー容量ＣＲの大きさはセル容量Ｃ８と等しく、
それのプリチャージレベルＶＲＩはほぼＶ Ｄ ／ ２
になっている。このレベルＶ′ｆＬｌの大きさについて
は後の説明で詳しく述べる。
それのプリチャージレベルＶＲＩはほぼＶ Ｄ ／ ２
になっている。このレベルＶ′ｆＬｌの大きさについて
は後の説明で詳しく述べる。
第１図、第２図を用いて本発明の一実施例について説明
する。メモリセルＭＣＯとダミーセルＤＣｏｏからビッ
ト線ＢＯ，Ｂｌ上に微小差信号を読み出し、それをセン
スアンプＳＡで増幅し、ビット線ＢＯ，Ｂｌのレベルを
ＶＤ又はＧＮＤとするまでの動作は従来例の動作とまっ
たく同様である。
する。メモリセルＭＣＯとダミーセルＤＣｏｏからビッ
ト線ＢＯ，Ｂｌ上に微小差信号を読み出し、それをセン
スアンプＳＡで増幅し、ビット線ＢＯ，Ｂｌのレベルを
ＶＤ又はＧＮＤとするまでの動作は従来例の動作とまっ
たく同様である。
センスアンプＳ人によ）ビット線ＢＯ，Ｂｌのレベルが
ＶＤ又はＧＮＤ近くまで駆動されると、ダミーワード線
ＤＷ１を高レベルにして今まで非選択であったダミーセ
ルＤＣ１０をピッ）線ＢＯに接続し、ダミーセルＤＣＩ
Ｏ内のダミー容量をビット線ＢＯと同レベルにプリチャ
ージする。このとき、ビット線ＢＯ，Ｂｌ上の信号はセ
ンスアンプ８Ａで充分大きく増幅されているので、突然
ダミーセルＤＣＩＯがビット線ＢＯに接続されても若干
のノイズがそのビット線ＢＯ上に発生するけれどもセン
スアンプ８Ａの誤動作を招く事はない。その後、アドレ
ス情報により選択されていたワード線ＷＯを低レベルに
してメモリセルＭＣ。
ＶＤ又はＧＮＤ近くまで駆動されると、ダミーワード線
ＤＷ１を高レベルにして今まで非選択であったダミーセ
ルＤＣ１０をピッ）線ＢＯに接続し、ダミーセルＤＣＩ
Ｏ内のダミー容量をビット線ＢＯと同レベルにプリチャ
ージする。このとき、ビット線ＢＯ，Ｂｌ上の信号はセ
ンスアンプ８Ａで充分大きく増幅されているので、突然
ダミーセルＤＣＩＯがビット線ＢＯに接続されても若干
のノイズがそのビット線ＢＯ上に発生するけれどもセン
スアンプ８Ａの誤動作を招く事はない。その後、アドレ
ス情報により選択されていたワード線ＷＯを低レベルに
してメモリセルＭＣ。
をビット線ＢＯから切）離す。
次にセンスアンプ８Ａを非活性とした後でビット線バラ
ンス信号線Ｐ１を高レベルにしてビット線ＢＯとＢｌの
対をバランスさせる。このバランスレベルＶＲＩは、ビ
ット線ＢＯ，Ｂｌにつく容量がＣＢ＋ＣＲと等しくそれ
らのレベルがＶＤ又はＧＮＤとなっているので、ＴＲＩ
−ＶＤ／２となる。
ンス信号線Ｐ１を高レベルにしてビット線ＢＯとＢｌの
対をバランスさせる。このバランスレベルＶＲＩは、ビ
ット線ＢＯ，Ｂｌにつく容量がＣＢ＋ＣＲと等しくそれ
らのレベルがＶＤ又はＧＮＤとなっているので、ＴＲＩ
−ＶＤ／２となる。
当然ながらダミーセルＤＣＯＯ，ＤＣＩＯ内のダミー容
量ＣＲのプリチャージレベル４ＶＲＩＫバラｙスする。
量ＣＲのプリチャージレベル４ＶＲＩＫバラｙスする。
ここでダミーワード線ＤＷＱ、ＤＷＩを低レベルにして
ダミーセルＤＣＯＯ，ＤＣＩＯとビット線Ｂｌ、ＢＯと
の接続を断ち、ビット線プリチャージ信号線ＰＯを高し
ベルセしてビット線ＢＯ，ＢｌをレベルｖＰＫプリチャ
ージし、以後保持状態となる。このとき、すべてのダミ
ーセルの記憶レベルすなわちダミー容量ＣＲのプリチャ
ージレベルがＶＲＩ−ＶＤ／２となっている事は明白で
ある。
ダミーセルＤＣＯＯ，ＤＣＩＯとビット線Ｂｌ、ＢＯと
の接続を断ち、ビット線プリチャージ信号線ＰＯを高し
ベルセしてビット線ＢＯ，ＢｌをレベルｖＰＫプリチャ
ージし、以後保持状態となる。このとき、すべてのダミ
ーセルの記憶レベルすなわちダミー容量ＣＲのプリチャ
ージレベルがＶＲＩ−ＶＤ／２となっている事は明白で
ある。
このように、本実施例によると、０，１情報としてメモ
リセルに記憶されるレベルＶＤ及びＧＮＤＫ駆動された
ビット線対及びダミーセルを相互にバランスし、このと
きビット線上に生きるバランスレベルＶ Ｄ ／ ２を
ダミー七ルの記憶（プリチャージ）レベルとして用いる
事で、簡単かつ正確に最適のダミーセル記憶レベルを得
る事ができる。
リセルに記憶されるレベルＶＤ及びＧＮＤＫ駆動された
ビット線対及びダミーセルを相互にバランスし、このと
きビット線上に生きるバランスレベルＶ Ｄ ／ ２を
ダミー七ルの記憶（プリチャージ）レベルとして用いる
事で、簡単かつ正確に最適のダミーセル記憶レベルを得
る事ができる。
またセル容量Ｃ８とダき一容量ＣＲを等しい大きさにす
る事でセンスアンプ動作時のビット線８０１８１間での
容量アンバランスがなくなシ、センスアンプの動作マー
ジンを大きくできる。
る事でセンスアンプ動作時のビット線８０１８１間での
容量アンバランスがなくなシ、センスアンプの動作マー
ジンを大きくできる。
以上の説明ではダミーワード線ＤＷＩの低レベルから高
レベルへの変化をビット線ＢＯ，ＢｌのレベルがＶＤ又
はＧＮＤ近くになってから行うような場合を取シ上げた
が、このレベル変化はビット線間の差信号がこのときに
ビット線上に生じるダミーセルからのノイズよりセンス
アンプの誤動作を招かない程度に大きく増幅された後で
あれば、センスアンプが非活性になる直前まで許される
。
レベルへの変化をビット線ＢＯ，ＢｌのレベルがＶＤ又
はＧＮＤ近くになってから行うような場合を取シ上げた
が、このレベル変化はビット線間の差信号がこのときに
ビット線上に生じるダミーセルからのノイズよりセンス
アンプの誤動作を招かない程度に大きく増幅された後で
あれば、センスアンプが非活性になる直前まで許される
。
また、セル容量Ｃ８とダミー容量ＣＲの大きさを同じと
して説明したが、これらが異なっていても本発明の基本
的な動作にはなんら問題はない。
して説明したが、これらが異なっていても本発明の基本
的な動作にはなんら問題はない。
さらに、ダミーセルとビット線との接続状態を制御する
ダミーワード線をダミーセルからビット線へのリファレ
ンスレベル読出し制御及びビット線からダイ−セルへの
プリチャージレベル書込み制御兼用線と考えれば、本発
明はここで説明した１トランジスタ型ダイナミツクメモ
リセルを用いた半導体メモリに限らず、これと同様の原
理に基いて動作する他のどのようなダイナミックメモリ
セルを用いた半導体メモリにも同様に適用し得るもので
ある。
ダミーワード線をダミーセルからビット線へのリファレ
ンスレベル読出し制御及びビット線からダイ−セルへの
プリチャージレベル書込み制御兼用線と考えれば、本発
明はここで説明した１トランジスタ型ダイナミツクメモ
リセルを用いた半導体メモリに限らず、これと同様の原
理に基いて動作する他のどのようなダイナミックメモリ
セルを用いた半導体メモリにも同様に適用し得るもので
ある。
さらに、以上の説明は便宜上すべてＮチャネルＭＩ８Ｆ
ＥＴを使用した例により行りたが、本発明はＰチャネル
ＭＩＳＦＥＴでもまた他のどのような形式のトランジス
タでも本質的に同様に適用し得るものである。
ＥＴを使用した例により行りたが、本発明はＰチャネル
ＭＩＳＦＥＴでもまた他のどのような形式のトランジス
タでも本質的に同様に適用し得るものである。
なお、信号線ＰＯ，ＰＩＫよシ動作するビット線プリチ
ャージ回路及びバランス回路はどのような形式及び方式
のものでもよく、こむに述べた１つのトランジスタによ
る回路に制限されるものでないことは明らかである。
ャージ回路及びバランス回路はどのような形式及び方式
のものでもよく、こむに述べた１つのトランジスタによ
る回路に制限されるものでないことは明らかである。
（発明の効果）
以上詳述したように本発明の半導体メそりの駆動方法に
よると、上記構成により、０．１情報としてメモリセル
に記憶されるレベルＶＤ及びＧＮＤに駆動されたビット
線対及びダミーセルを相互にバランスし、このときビッ
ト線上に生じるバランスレベルＶ Ｄ ／ ２をダは−
セルのプリチャージレベルとして用いる事ができる為に
再現性よく簡単かつ正確に最適のプリチャージレベルで
あるＶＤ／２をダミーセルに書込み、記憶する事が可能
になるという効果を得る。また、ビット線のプリチャー
ジレベルをダミーセルのプリチャージレベル（ＶＤ／２
）とは無関係に任意のレベルに設定できるのでどのよう
な形式のセンスアンプでも使用する事ができ、それぞれ
の動作モードに合わせて最適のビット線プリチャージレ
ベルとする事が可能になるという効果を得る。
よると、上記構成により、０．１情報としてメモリセル
に記憶されるレベルＶＤ及びＧＮＤに駆動されたビット
線対及びダミーセルを相互にバランスし、このときビッ
ト線上に生じるバランスレベルＶ Ｄ ／ ２をダは−
セルのプリチャージレベルとして用いる事ができる為に
再現性よく簡単かつ正確に最適のプリチャージレベルで
あるＶＤ／２をダミーセルに書込み、記憶する事が可能
になるという効果を得る。また、ビット線のプリチャー
ジレベルをダミーセルのプリチャージレベル（ＶＤ／２
）とは無関係に任意のレベルに設定できるのでどのよう
な形式のセンスアンプでも使用する事ができ、それぞれ
の動作モードに合わせて最適のビット線プリチャージレ
ベルとする事が可能になるという効果を得る。
さらに、セル容量Ｃ８とタミー容量ＣＲＩとを同じ大き
さにする事ができる為にセンスアンプ動作時にそれぞれ
対をなすビット線間で容量のアンバランスがまったくな
くなり、センスアンプの動作マージンが大きくなるとい
う効果を得る。
さにする事ができる為にセンスアンプ動作時にそれぞれ
対をなすビット線間で容量のアンバランスがまったくな
くなり、センスアンプの動作マージンが大きくなるとい
う効果を得る。
第１図、第２図は本発明の一実施例による半導体メモリ
の構成を示す回路図とその動作波形図、第３図、第４図
は従来の半導体メモリの駆動方法の一例による半導体メ
モリの構成を示す回路図とその動作波形図である。 ＢＯ，Ｂｌ・・・・・・ビット線、ＣＢ・・・・・・ビ
ット線容量、ＣＲ・・・・・・ダζ−容量、Ｃ８・・・
・・・セル容量、ＤＣＯ，ＤＣＩ、ＤＣＯＯ，ＤＣＩＯ
・・・・・・ダミーセル、ＤＷＯ，ＤＷＩ・・・・・・
ダミーワード線、ＭＣＯ，ＭＣＩ・・・・・・メモリセ
ル、ＰＱ・・・・・・ビット線プリチャージ信号線、Ｐ
Ｉ・・・・・・ビット線バランス信号線、Ｑ１〜Ｑ６．
・・１．・ＮｆヤネルＭＩＳＦＥＴ 、８Ａ・・・・・
・センスアンプ、８Ｂ・・・・・・センスアンプ活性化
信号線、ＶＰ、 ＶＲ・・・・・・電源、ＷＯ，Ｗｌ・
・・・・・ワード線。 第１閃
の構成を示す回路図とその動作波形図、第３図、第４図
は従来の半導体メモリの駆動方法の一例による半導体メ
モリの構成を示す回路図とその動作波形図である。 ＢＯ，Ｂｌ・・・・・・ビット線、ＣＢ・・・・・・ビ
ット線容量、ＣＲ・・・・・・ダζ−容量、Ｃ８・・・
・・・セル容量、ＤＣＯ，ＤＣＩ、ＤＣＯＯ，ＤＣＩＯ
・・・・・・ダミーセル、ＤＷＯ，ＤＷＩ・・・・・・
ダミーワード線、ＭＣＯ，ＭＣＩ・・・・・・メモリセ
ル、ＰＱ・・・・・・ビット線プリチャージ信号線、Ｐ
Ｉ・・・・・・ビット線バランス信号線、Ｑ１〜Ｑ６．
・・１．・ＮｆヤネルＭＩＳＦＥＴ 、８Ａ・・・・・
・センスアンプ、８Ｂ・・・・・・センスアンプ活性化
信号線、ＶＰ、 ＶＲ・・・・・・電源、ＷＯ，Ｗｌ・
・・・・・ワード線。 第１閃
Claims (1)
- 少なくとも１組のビット線対と、２値情報を第１のレ
ベル及び第２のレベルとして容量素子に記憶する複数の
メモリセルと、前記ビット線対をなす各ビット線にそれ
ぞれ１個づつ設けられた当該ビット線上に一定のリファ
レンスレベルを発生する前記メモリセルと同一回路構成
のダミーセルと、前記各ビット線と前記メモリセルとの
接続状態を制御するワード線と、前記各ビット線と前記
ダミーセルとの接続状態を制御するダミーワード線と、
アドレス情報に応じて選択された前記ワード線及び前記
ダミーワード線により前記メモリセル及び前記ダミーセ
ルから前記ビット線対上に微小差信号を読み出すデータ
読出し手段と、前記ビット線対上の微小差信号を検出し
て増幅し当該ビット線対の一方のビット線をより高い第
３のレベルに他方のビット線をより低い第４のレベルに
駆動する検出増幅手段と、前記ビット線対を相互に接続
して前記第３及び第４のレベルの中間のレベルにバラン
スするバランス手段と、前記ビット線対を一定の保持レ
ベルに設定するプリチャージ手段とを備えた半導体メモ
リに対して、前記ビット線対上に前記読出し手段により
前記メモリセルと前記ダミーセルから読み出された微小
差信号を前記検出増幅手段により増幅した後、前記選択
されたダミーワード線と対をなす他方のダミーワード線
により当該ダミーワード線に属する前記すべてのダミー
セルをそれぞれの属するビット線と接続し、そして前記
ワード線による前記ビット線と当該メモリセルとの接続
を断ち、前記バランス手段により前記ビット線対を相互
に接続して当該ビット線上にバランスレベルを得た後、
前記ダミーワード線による前記ビット線対と前記ダミー
セルとの接続を断ち、その後前記プリチャージ手段によ
り前記ビット線対を一定の保持レベルに設定することを
特徴とする半導体メモリの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267834A JPS61145795A (ja) | 1984-12-19 | 1984-12-19 | 半導体メモリの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267834A JPS61145795A (ja) | 1984-12-19 | 1984-12-19 | 半導体メモリの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145795A true JPS61145795A (ja) | 1986-07-03 |
Family
ID=17450265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267834A Pending JPS61145795A (ja) | 1984-12-19 | 1984-12-19 | 半導体メモリの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761407B1 (ko) | 2004-10-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
-
1984
- 1984-12-19 JP JP59267834A patent/JPS61145795A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761407B1 (ko) | 2004-10-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
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