JPH03160684A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体記憶装置に関し、特に、メモノセルに
キ勺パシタが用いられるダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）の動作の高速化に関するものである． （ロ）従来の技術 近年ＤＲＡＭにおいては高集積化及び大容量化が進み、
ＩＭビット、ＤＲＡＭ．４ＭビットＤＲＡＭのような大
容量メモリが出現している．更に、アクセスタイムの短
縮化が図られ、６０ｎｓ程度の高速ＤＲＡＭが開発され
ている． アクセスタイムを短縮するためにはセンスアンプのセン
ス動作を短縮する必要がある．そのために従来は、一対
のビット線とセンスアンプの間にトランジスタを一対設
け、このトランジスタのゲート電圧に所定の固定電圧、
通常電源電圧を印加し、トランジスタのオン抵抗によっ
てセンスアンプの入力端子の容量を小さくしセンスアン
プの高速動作を実現していた．この技術は特開昭６３−
２３７２８９号公報に開示されている．しかしながら、
ビット線とセンスアンプの間にトランジスタを挿入し、
ゲート電圧を固定すると、センス動作終了後にメモリセ
ルに完全な″１”のデータをリストアする際に、トラン
ジスタのオン抵抗のためにリストア動作に時間がかかる
不都合がある． そこで、第３図に示す回路において、第４図に示すタイ
ミングで読み出し動作を行うことが考えられた． 第３図において、ＢＬ及び申ＢＬはビット線、ＷＬ．及
びＷＬｔはワード線、ＭＣ．及びＭＣ，はメモリセル、
ＳＡはセンスアンプ、ＲＳはリストア回路、Ｑ１及びＱ
，はＮチャンネル型ＭＯＳトランジスタである．第３図
の回路の動作タイミングを第４図を参照して説明する． 最初制御信号φ，はＶｃｃ＋　Ｖｔ（　Ｖｃｃは電源電
圧、ＶｔはＭＯＳ｝ランジスタＱ，及びＱ，のスレッシ
ッルド電ｊＥ）以上にあり、ＭＯＳトランジスタＱ１及
びＱｄｔ才ン状態となる．そして、ビット線ＢＬ及び傘
ＢＬは電圧Ｖｃｃ／２にブリチケージされる．次に、ロ
ーアドレス制御信号傘ＲＡＳの立ち下がりに従って、選
択されたワードｌｉ　Ｗ　Ｌ　＊がＶｃｃ＋Ｖｔ（Ｖｔ
はメモリセルＭＣのトランジスタ？スレッショルド電圧
）以上に上昇する．これにより、メモリセルＭＣ．に蓄
積された情報に従って、ビット＊ＢＬ及び本ＢＬに電位
差が生じる．次に、制御信号φ７が接地電圧まで降下し
ＭＯＳトランジスタＱ，及びＱ，が才フする．その後、
センスアンプＳＡが活勢化することにより、センスアン
プＳＡの入力に生じた電位差が高速に拡大する．再び、
制御信号φ１がＶｃｃ＋Ｖｔ以上に上昇することにより
ＭＯＳトランジスタＱ．及びＱ■がオンする．このとき
りストア回路ＲＳが動作することにより、メモリセルＭ
Ｃ．へのりストアが為される． このように、ＭＯＳトランジスタＱ，及びＱ，をセンス
動作時に才フするように制御することにより、センスア
ンプＳＡの高速化が図れ、アクセスタイムの短縮化が図
れる． （ハ）発明が解決しようとする課題 しかしながら、第３図の回路によると、ＭＯＳトランジ
スタＱ，とＱ，を制御する制御信号線は、数多くのビッ
ト線ＢＬ及び傘ＢＬを渡って配線され、また、各ビット
！ｉＢＬ及び傘ＢＬとの距離も高集積化が進むに従って
短くなるため、制御信号線と各ビッ｝ｆｉＢＬ及び＊Ｂ
Ｌ間の結合容量が大きくなる．そのために、制御信号線
に接地電圧からＶｃｅ＋Ｖｔ以上の電圧の間で変化する
制御信号φ１を印加すると、カップリングノイズがビッ
ト線ＢＬ及びＩＢＬに発生し好ましくない．特に、セン
スアンプＳＡのセンス動作開始直前に制御信号φ１を変
化させることは、ビット線ＢＬ及び＊ＢＬに生じた微小
な電位差を破壊する虞れがある．（二〉課題を解決する
ための手段 本発明は上述した点に鑑みて創作されたものであり、複
数のメモリセルが接続された一対の第１ビット線と、セ
ンスアンプ及びリストア回路が接続された一対の第２ビ
ット線と、前記第１ビット線と第２ビット線の間に設け
られた一対のＭＯＳトランジスタとを備えた半導体記憶
装置において、前記ＭＯＳトランジスタは前記メモリセ
ルの読み出し及び前記センスアンプのセンス期間に前記
第１及び第２ビット線のプリチャージ電圧より高いゲー
ト電圧が印加されて所定の抵抗値となり、前記リストア
回路の動作時にリストア電圧より高いゲート電圧が印加
されて低抵抗となることを特徴とするものであり、これ
により、誤動作の無い高速半導体記憶装置を提供するも
のである。

〈傘〉作用 上述の手段によれば、メモリセルの電荷をビット線に読
み出すとき、及び、センスアンプがセンス動作をすると
きにＭＯＳトランジスタのゲートに印加されるゲート電
圧は、第１ビット線と第２ビット線を抵抗成分を有する
ＭＯＳトランジスタで接続し、また、リストア動作時に
印加されるゲート電圧は第１ビット線と第２ビット線を
低抵抗のＭＯＳトランジスタで接続するように作用する
．これにより、メモリセルの読み出し時及びセンス動作
時には、ＭＯＳトランジスタの抵抗或分を介して読み出
された電位差がセンスアンプに伝達され、また、抵抗成
分によりセンスアンプの負荷が軽減されて高速センスと
なる．更に、リストア時には、低抵抗のＭＯＳトランジ
スタを介してリストア電圧がメモリセルに伝達されるた
め高速リストアとなる．また、センス直前にＭＯＳトラ
ンジスタのゲート電圧を変える必要もなく、リストア時
に印加するゲート電圧も変化幅が小さくなるため、カッ
プリングノイズを防止することができる． （へ〉実施例 第１図は本発明の実施例を示す回路図である．図におい
て、ＢＬＩ及びｌＬ１は第１ビット線、ＢＬ２及び申Ｂ
Ｌ２は第２ビット線、ＭＣａ及びＭＣ．は第１ビット線
ＢＬＩ及び＊Ｂ　Ｌ　１に接続されたメモリセル、ＷＬ
．及びＷＬ．はメモリセルＭＣ．及びＭＣＩを選択する
ワード線、Ｑ．及びＱ，は第１ビット線ＢＬＩ及びＩＢ
　Ｌ　１と第２ビット線ＢＬ２及び傘ＢＬ２を接続する
Ｎチ勺ンネル型のＭＯＳ｝ランジスタ、φ，はＭＯＳ｝
ランジスタＱ，及びＱ，を制御する制御信号である．Ｓ
Ａは第２ビット線ＢＬ２及び＊Ｂ　Ｌ　２にセンス人力
Ｓ及び傘Ｓが接続されたセンスアンプ、φ，はセンスア
ンプＳＡのセンス動作を制御する制御信号、ＲＳは第２
ビット線ＢＬ２及び傘Ｂ　Ｌ　２に出力Ｒ及び傘Ｒが接
続されたりストア回路、φ１はりストア回路ＲＳのリス
トア動作を制御する制御信号である．ここで、センスア
ンプＳＡはクロス接続された一対のＮチケンネル型ＭＯ
Ｓ｝ランジスタで構成され、そのソースに制御信号φＳ
が印加される．また、リストア回路ＲＳはクロス接続さ
れた一対のＰチャンネル型ＭＯＳトランジスタで構成さ
れ、そのンースにリストア電圧、即ち、電源電圧ＶＣＣ
を供給する制御信号φ，が印加される．ここで、ＭＯＳ
トランジスタＱ，及びＱｍを制御する制御信号φ，は、
メモリセルＭＣ．及びＭＣ．の読み出し時及びセンスア
ンプＳＡのセンス動作時に、ＭＯＳ｝ランジスタＱ，及
びＱ，が抵抗成分を持つような大きさ、即ち、第１ビッ
ト線ＢＬＩ及び傘Ｂ　Ｌ　１と第２ビット線ＢＬ２及び
傘ＢＬ２のプリチケージ電圧Ｗｅｅ／２よりＭＯＳトラ
ンジスタＱ，及びＱ，のスレッショルド電圧Ｖｔ＋ΔＶ
，（ΔＶはＭＯＳ｝ランジスタＱ，及びＱ．のバックゲ
ートバイアスで上昇するスレッショルド電圧分）だけ高
い電圧Ｖ　ｃｃ／　２　＋　Ｖｔ＋ΔＶに設定される．
また、制御信号φ１は、リストア時に、第１ビット線Ｂ
ＬＩ及び＊Ｂ　Ｌ　１と第２ビットＩ！ＢＬ２及び＊Ｂ
Ｌ２に供給されるリストア電圧、即ち、電ｍ電圧Ｖ。０
よりＭＯＳトランジスタＱ１及びＱ，のスレッショルド
電圧Ｖｔ＋ΔＶ，（Δｖ，はバックゲートバイアスで上
昇するスレッショルド電圧分）以上高い電圧、即ち、Ｖ
ｃｃ＋Ｖｔ＋ΔＶ，以上に設定される．今、ｉｔｔ源電
圧ＶＣＣを５．ＯＶとすれば、ＭＯＳトランジスタＱ．
及びＱ，に抵抗成分を持たせる制御信号φ１の電圧は５
，Ｏｖ程度となり、完全に才ンさせるための制御信号φ
７の電圧は８．０ｖ程度が適当である．この８．Ｏｖの
高電圧は、ワード線ＷＬ．及びＷＬ＋の選択電圧として
半導体チップ内部で昇圧作成された電圧を使用する．具
体的に制御信号φ７を５．ＯｖとしたときのＭＯＳトラ
ンジスタＱ，及びＱ，の才ン抵抗は５０ＫΩ程度であり
、制御信号φ１を８．Ｏｖにしたときの才ン抵抗は３．
８ＫΩ程度が望ましい．これは、センスアンブＳＡの能
力及びリストア回路ＲＳの能力等によって設定される． 次に第２図に示された動作を示す波形図を参照して動作
を説明する． 先ず、ローアドレス制御信号傘ＲＡＳ（第１図には示さ
れていないがワード線を選択するローアドレスを入力す
るための制御信号である）がＶＣＣ（５．ＯＶ）である
場合、制御信号φ１は８．Ｏｖであり、ＭＯＳトランジ
スタＱ，及びＱ，は低抵抗でオンし、第１ビット線ＢＬ
Ｉ及び傘ＢＬＩと第２ビット１１Ｂ　Ｌ　２及び傘ＢＬ
２低抵抗で接続されている．また、この状態はプリチケ
ージ期間であり、第１ビットｌｉＢＬ１及び傘Ｂ　Ｌ　
１と第２ビット線ＢＬ２及び＊ＢＬ２はＶｃｃ／　２　
（　２　．５　Ｖ　）にプリチャージされ、更に、制御
信号φ，及びφ，も２．５ｖにプリチケージされている
． 次に、ローアドレス制御信号傘ＲＡＳが接地レベルに降
下すると、制御信号φ７は、Ｓ．ＯＶから５．Ｏｖに降
下する．これにより、ＭＯＳトランジスタＱ，及びＱ，
は抵抗成分を有して第１ビット線ＢＬＩ及び傘Ｂ　Ｌ　
１と第２ビット線ＢＬ２及び＊Ｂ　Ｌ　２を接続するこ
とになる．その後、選択されたワード線ＷＬ．が８．Ｏ
ｖに上昇する．これにより、メモリセルＭＣ．に蓄積さ
れた電荷が第１ビット線ＢＬＩ及び傘Ｂ　Ｌ　１に伝達
され、更にＭＯＳ｝ランジスタＱ，及びＱ，を介して第
２ビットｍＢＬ２及び串ＢＬ２に伝達される．従って、
第１　ヒｙ　ト１ａＢ　Ｌ　１　ト申Ｂ　Ｌ　１及Ｃ）
’第２　ヒット］ａＢＬ２と傘Ｂ　Ｌ　２の間に微少な
電位差が生じる．その後、制御信号φ，が２．５ｖから
降下し始めるとセンスアンプＳＡのセンス動作が開始さ
れ、第２ビット線ＢＬ２と傘ＢＬ２の電位差は急速に拡
大する．このとき、ＭＯＳトランジスタＱ，及びＱ，の
抵抗成分はセンスアンプＳＡの負荷を軽減する作用をす
る．即ち、ＭＯＳトランジスタＱ８及びＱ，の抵抗成分
により第１ビットＩＩＢＬ１と傘ＢＬ１の電位差の拡大
は、緩やかになる．センスアンプＳＡのセンス動作が終
了すると、制御信号φ３が２．５ｖから５．Ｏｖに上昇
すると共に、制御信号φ７が５．Ｏｖから８．Ｏｖに上
昇する．これにより、リストア回路ＲＳが動作を開始し
、第２ビット線ＢＬ２及び＊ＢＬ２にリストア電圧５．
Ｏｖを供給する．このときＭＯＳトランジスタＱ，及び
Ｑ，は完全にオンし、低抵抗状態となっているため、リ
ストア電圧５．ＯｖはＭＯＳトランジスタＱ，及びＱ，
を介してすばやく第１ビット線ＢＬＩ及び申Ｂ　Ｌ　１
に供給され、選択されたメモリセルＭＣ．へのりストア
が行われる．このように、メモリセルＭＣ０の読み出し
時及びセンス動作時にはＭＯＳ｝ランジスタＱ１及びＱ
，は抵抗成分を有するため、センスアンプＳＡは高速動
作となり、また、リストア時にはＭＯＳトランジスタＱ
．及びＱ，は低抵抗となるためリストア動作は高速とな
る．これにより、アクセスタイムを大幅に短縮すること
が可能となる．また、センス動作直前に制御信号φ１を
変化させる必要がないのでカップリングノイズの影響が
無くなる．更に、リストア時に制御信号φ１を変化させ
る変化幅も小さくなるため、このカップリングノイズの
影響も減少できる． 尚、本実施例では、ＮチケンネルＭＯＳのセンスアンプ
とＰチ勺ンネルＭＯＳのりストア回路を使用したが、逆
に、ＰチケンネルＭＯＳのセンスアンプとＮチ勺ンネル
ＭＯＳのりストア回路を使用しても同様である．更に、
本実施例ではセンス動作の後にリストア動作を行なうよ
うにしたが、センス動作とりストア動作を同時に行なう
様にしてもよい．この場合には、ＭＯＳトランジスタＱ
１およびＱ，は、センス動作とりストア動作の後に完全
に才ンするよう高い電圧を加える．〈ト〉発明の効果 上述の如く本発明によれば、アクセスタイムの短い高速
半導体記憶装置を実現できる共に誤動作も無くなり信頼
性が大幅に向上するものである．特に、高集積化、大容
量化によって実現された大容量メモリに於いてはその効
果は大なるものがある．

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は第１図
に示された回路の動作を示す波形図、第３図は従来例を
示す回路図、第４図は第３図に示された従来例の動作を
示す波形図である．ＢＬＩ，＊ＢＬ１・・・第１ビット
線、　　ＢＬ２，＊Ｂ　Ｌ　２・・・第２ビット線、　
ＭＣ．，ＭＣ１・・メモリセル、　　ＷＬ．，ＷＬ１・
・ワード線、　　Ｑ．，Ｑ．・・・ＭＯＳトランジスタ
、　　ＳＡ・・・センスアンプ、ＲＳ・・・リストア回
路、　φ７，φ，，φ，・・・制御信号．

Claims (1)

【特許請求の範囲】
1. （１）複数のメモリセルが接続された一対の第１ビット
   線と、センスアンプ及びリストア回路が接続された一対
   の第２ビット線と、前記第１ビット線と第２ビット線の
   間に設けられた、一対のＭＯＳトランジスタとを備えた
   半導体記憶装置において、前記ＭＯＳトランジスタは、
   前記メモリセルの読み出し及び前記センスアンプのセン
   ス期間に前記第１及び第２ビット線のプリチャージ電圧
   より高いゲート電圧が印加されて所定の抵抗値となり、
   前記リストア回路の動作時又は動作後にリストア電圧よ
   り高いゲート電圧が印加されて低抵抗となることを特徴
   とする半導体記憶装置。