JP3805987B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
［発明の目的］
【０００２】
【発明の属する技術分野】
本発明は、高密度集積化された半導体記憶装置に関する。
【０００３】
【従来の技術】
１トランジスタ／１キャパシタのメモリセル構造を持つＤＲＡＭは、素子の微細化によってますます高密度集積化がなされている。素子の微細化は主として、スケーリング則によって行われる。この素子の微細化によって、トランスファゲートＭＯＳトランジスタのゲート酸化膜は、１ＭＤＲＡＭでは２５nm、１６ＭＤＲＡＭでは１５nm、６４ＭＤＲＡＭでは１０nm、２５６ＭＤＲＡＭでは７nmというように薄膜化している。このゲート酸化膜の薄膜化により、ゲート酸化膜にかかる電界により経時破壊ＴＤＤＢ（Ｔime Ｄepedent Ｄioxiside Breakdown）が大きな問題になっている。
【０００４】
ＤＲＡＭのトランスファゲートＭＯＳトランジスタのゲートに接続されるワード線には、キャパシタとビット線間のデータ授受を完全に行うために通常、電源電位Ｖcc（チップ内部で電源電位を降圧している場合は内部電源電位Ｖcc1 ）よりも少なくともＭＯＳトランジスタのしきい値電圧ＶTだけ高い電圧が印加される。ＭＯＳトランジスタのゲート酸化膜の膜厚と電源電位とは、スケーリングによってほぼ比例した状態で小さくできるが、しきい値電圧はＤＲＡＭの記憶保持特性を保証する必要上スケーリングされないから、ワード線にＶcc＋ＶT以上の昇圧電位を与えなければならないことが、高集積化によってＴＤＤＢ寿命を低下させる大きな原因となっている。
【０００５】
より具体的に説明する。従来のＤＲＡＭでは通常、非選択ワード線は接地電位Ｖssであり、ビット線およびメモリセルの“Ｌ”レベル電位もＶssである。この状態でトランスファゲートＭＯＳトランジスタの電流遮断能力が良くないと、メモリセルの電荷保持特性の劣化、即ち情報記憶可能時間の低下を引き起こす。この状態のＭＯＳトランジスタ特性は所謂サブスレッショルド特性として知られている。サブスレッショルド特性は、素子を微細化してゲート酸化膜を薄膜化しても余りも改善されない。サブスレッショルド特性の改善は、ゲート電位を６０ｍＶ〜７０ｍＶ下げることでリーク電流を１桁低下させる程度（これを、Ｓファクター６０ｍＶ〜７０ｍＶという）が物理的限界とされている。したがって、この状態での電流を十分低下させるためには、ＭＯＳトランジスタのしきい値電圧を高く設定することが必要であり、素子の微細化が進んでもしきい値電圧を下げることができなかった。これによって、トランスファゲートＭＯＳトランジスタのゲート酸化膜にかかる電界が素子の微細化と共に大きくなり、信頼性が大きな問題になる。
【０００６】
また、トランスファゲートＭＯＳトランジスタのサブスレッショルド特性を改善するため、従来より、メモリセルアレイが形成されたｐ型シリコン基板（またはｐ型ウェル）領域にチャージポンプ回路からなる基板バイアス回路によって接地電位Ｖssより低い電位を与えることが行われていた。したがって、ＤＲＡＭ動作に直接関係しない基板バイアス回路による消費電流が存在する事も問題である。さらに、ワード線にＶcc＋ＶT 以上の電位を与えなければならないため、特別なワード線昇圧回路を必要とする。
【０００７】
非選択ワード線に接地電位Ｖssより低い負バイアスを与える方式のＤＲＡＭも提案されている（特開昭６４−７６５５８号公報，特開平２−１６８４９４号公報等）。しかし、非選択のワード線数は非常に多く、大きな容量の非選択ワード線に長時間負バイアスを与えなければならない。このために必要とする内部回路は、前述の基板バイアス発生回路と同様のチャージポンプ回路であって、やはり消費電流が問題になり、また回路も複雑になる。
【０００８】
【発明が解決しようとする課題】
以上のように従来のＤＲＡＭでは、高密度集積化によってＴＤＤＢ寿命が大きな問題になっており、また十分なメモリ特性を保証するために基板バイアス回路による消費電流を必要とすること、特別なワード線昇圧回路を必要とすること、等の問題があった。
【０００９】
本発明は上記の点に鑑みなされたもので、トランスファゲートＭＯＳトランジスタのしきい値電圧を低くすることを可能にすると共に、ＴＤＤＢ寿命を改善し、また基板バイアス回路やワード線昇圧回路を用いることなく優れた特性を得ることを可能とした半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、第１に、互いに交差して配設されたビット線とワード線、およびこれらの交差部に配列形成されたＭＯＳトランジスタとキャパシタからなるメモリセルを有するメモリセルアレイと、前記ワード線を選択するためのデコーダと、前記デコーダにより選択されたワード線に“Ｈ”レベル電位を与え、非選択のワード線に“Ｌ”レベル電位を与えるワード線駆動回路と、前記ビット線に接続されて前記メモリセルから読み出された信号電圧を増幅するビット線センスアンプとを有する半導体記憶装置において、出力端子が活性化された前記ビット線センスアンプを介して“Ｌ”レベル側のビット線に接続されて、前記ワード線の“Ｌ”レベル電位より高い“Ｌ”レベル電位を発生するビット線“Ｌ”レベル電位発生回路を備えたことを特徴とする。
【００１１】
本発明は、第２に、上述のビット線“Ｌ”レベル電位発生回路に加えて、出力端子が活性化された前記ビット線センスアンプを介して“Ｈ”レベル側のビット線に接続されて、前記ワード線の“Ｈ”レベル電位より低い“Ｈ”レベル電位を発生するビット線“Ｈ”レベル電位発生回路を備えたことを特徴とする。
【００１２】
本発明は、第３に、上述したビット線“Ｌ”レベル電位発生回路に加えて、前記ビット線センスアンプの活性化初期に一時的に、センスアンプのノードを前記ビット線“Ｌ”レベル電位発生回路から得られる“Ｌ”レベル電位より低い電位に接続する手段を備えたことを特徴とする。
【００１３】
本発明は、第４に、上述したビット線“Ｌ”レベル電位発生回路とビット線 “Ｈ”レベル電位発生回路を有する半導体記憶装置に更に加えて、外部から供給される電源電位の変動を検出する電源変動検出手段と、この電源変動検出手段により外部電源電位の低下が検出された時に、これに応じて前記ビット線“Ｈ”レベル電位発生回路の出力電位と前記ビット線“Ｌ”レベル電位発生回路の出力を互いに追随させて低下させると共に、前記ワード線駆動回路により非選択ワード線に与えられる“Ｌ”レベル電位を低下させる制御を行う制御手段とを備えたことを特徴とする。
【００１４】
【作用】
本発明による半導体記憶装置では、非選択ワード線の“Ｌ”レベル電位よりビット線の“Ｌ”レベル電位が高く設定される。換言すれば、非選択ワード線に繋がるメモリセルにおいて、トランスファゲートＭＯＳトランジスタのソース電位がゲート電位より高い状態になる。これによって、非選択時のトランスファゲートＭＯＳトランジスタ電流遮断特性が改善される。そしてトランスファゲートＭＯＳトランジスタの電流遮断特性が改善されれば、このトランスファゲートＭＯＳトランジスタのしきい値電圧を従来より低くできる。例えば、ＭＯＳトランジスタのチャネル不純物濃度を従来より低くして、しきい値電圧を零または負に設定することもできる。
【００１５】
更に、トランスファゲートＭＯＳトランジスタのしきい値低減とチャネル不純物濃度の低減によって、バックバイアス効果も低減して、メモリセルに“Ｈ”レベルを書き込み際のトランスファゲートＭＯＳトランジスタのしきい値も低下する。この結果、選択ワード線に与えられる“Ｈ”レベル電位として格別な昇圧電位を用いなくても“Ｈ”レベルの書き込みが可能になる。ワード線昇圧回路を用いなければ、トランスファゲートＭＯＳトランジスタのゲート酸化膜にかかる電界もそれだけ小さく抑えられるから、ゲート酸化膜の信頼性が向上し、ＴＤＤＢ寿命の長い半導体記憶装置が得られる。
【００１６】
また、非選択時のトランスファゲートＭＯＳトランジスタのソース電位がＶssより高いため、メモリセルを配置したｐ型ウェルの電位をＶssとしても実効的に基板バイアスが印加されたのと同じになる。したがって非選択時のトランスファゲートＭＯＳトランジスタの電流遮断特性が向上することから、従来必要とされていた基板バイアス発生回路も不要となり、消費電流が削減される。
【００１７】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
【００１８】
図１は、本発明の第１の実施例に係るＤＲＡＭの要部構成である。複数のビット線対ＢＬk ，／ＢＬk （ｋ＝０，１，…）と複数本のワード線ＷＬj （ｊ＝０，１，…）が互いに交差して配列されて、それらの交差部にｎチャネルトランスファゲートＭＯＳトランジスタとキャパシタからなるメモリセルＭＣが配設されて、メモリセルアレイが構成されている。この実施例では、メモリセルＭＣのトランスファゲートＭＯＳトランジスタは、しきい値電圧が零または負となるようにチャネル不純物濃度が設定されている。各ワード線ＷＬj の端部には、ワード線を選択するデコーダ３およびこのデコーダ３で選択されたワード線を駆動するワード線駆動回路２が設けられている。ワード線駆動回路２はこの実施例では、図２に示すように、“Ｈ”レベル出力がＶBLH と等しい電源電位Ｖcc、“Ｌ”レベル出力が接地電位ＶssであるＣＭＯＳインバータにより構成されている。各ビット線対ＢＬK ，／ＢＬK の端部にはそれぞれ、メモリセルＭＣからビット線に読み出された信号電圧を増幅するビット線センスアンプ１が設けられている。
【００１９】
ビット線センスアンプ１は、図３に示すように、ＰチャネルＭＯＳトランジスタＱ21，Ｑ22からなるＰＭＯＳセンスアンプＰＳＡと、ｎチャネルＭＯＳトランジスタＱ23，Ｑ24からなるＮＭＯＳセンスアンプＮＳＡにより構成されている。ＰＭＯＳセンスアンプＰＳＡの共通ソース線ＳＡＰはｐチャネルの活性化用ＭＯＳトランジスタＱ11を介して電源電位Ｖccに接続されている。ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡＮはｎチャネルの活性化用ＭＯＳトランジスタＱ12を介して、ビット線“Ｌ”レベル電位発生回路４に接続されている。
【００２０】
ビット線“Ｌ”レベル電位発生回路４は、ビット線センスアンプ１が活性化されたときにこれを介して“Ｌ”レベル側のビット線に出力端子が接続され、そのビット線に“Ｌ”レベル電位を与える。このビット線“Ｌ”レベル電位発生回路４から得られるビット線“Ｌ”レベル電位ＶBLL は、ワード線駆動回路２により非選択ワード線に与えられる“Ｌ”レベル電位（いまの場合接地電位Ｖss）よりも高い値に設定されている。
【００２１】
ビット線“Ｌ”レベル電位発生回路４の具体的な構成例は、図４に示されている。ビット線“Ｌ”レベル電位発生回路４は、抵抗Ｒ1 ，Ｒ2 により構成される基準電位発生回路４１、ｎチャネルのドライバＭＯＳトランジスタＱ41，Ｑ42と能動負荷を構成するｐチャネルＭＯＳトランジスタＱ43，Ｑ44により構成されるカレントミラー型ＣＭＯＳ差動増幅回路４２、および出力端子Ｎ1 の電位をＭＯＳトランジスタＱ42のゲートに帰還する抵抗Ｒ3 ，Ｒ4 からなる帰還回路４３により構成されている。これによりビット線“Ｌ”レベル電位発生回路４は、基準電位発生回路４１から得られる基準電位と出力端子Ｎ1 の電位を比較して、出力端子Ｎ1 には接地電位Ｖssより高いビット線“Ｌ”レベル電位ＶBLL を出力する。この出力は、制御信号ＳＥＮにより制御される活性化用ＭＯＳトランジスタＱ12を介してビット線センスアンプのＮＭＯＳセンスアンプ側の共通ソース線／ＳＡＮに供給されることになる。
【００２２】
図では省略しているが、この他に通常のＤＲＡＭと同様に、ビット線選択（カラム選択）を行うデコーダ、外部アドレスを取り込むアドレスバッファ，外部入出力端子とデータのやり取りを行うデータ入出力バッファ等が設けられる。
【００２３】
この実施例によるＤＲＡＭの動作を次に説明する。図５は、その動作波形である。デコーダ３により選択されたワード線ＷＬに、ワード線駆動回路２から“Ｈ”レベル電位＝Ｖccが与えられる。これにより、選択ワード線ＷＬに沿うメモリセルＭＣの信号電荷がビット線ＢＬk に読み出される。同時に、図では省略しているが、ダミーワード線が選択されてダミーセルのデータがダミービット線／ＢＬk に読み出される。いま、読み出されるデータが“Ｈ”レベルであるとすると、ビット線対ＢＬk ，／ＢＬk の間に微小電位差が生じる。ついで、制御信号ＳＥＮ，ＳＥＰによってセンスアンプ活性化用ＭＯＳトランジスタＱ11，Ｑ12がオンになり、ＰＭＯＳセンスアンプの共通ソース線ＳＡＰはＶccに、ＮＭＯＳセンスアンプの共通ソース線／ＳＡＮはＶBLL に設定される。これによりビット線センスアンプ１が活性化されて、ビット線対ＢＬk ，／ＢＬk の電位差が増幅されて、“Ｈ”レベル側のビット線ＢＬk がＶccに、“Ｌ”レベル側のビット線／ＢＬk がＶBLL にラッチされる。すなわち図３のＰＭＯＳセンスアンプＰＳＡではＭＯＳトランジスタＱ21がオンになって、これを介してビット線ＢＬk に電源電位Ｖccが与えられ、ＮＭＯＳセンスアンプＮＳＡではＭＯＳトランジスタＱ24がオンになって、これとトランスファゲートＭＯＳトランジスタＱ26を介してビット線“Ｌ”レベル電位発生回路４の出力であるＶBLL がビット線／ＢＬk に伝達される。
【００２４】
そして、ビット線ＢＬk の“Ｈ”レベルデータは、読み出されたメモリセルのキャパシタにトランスファゲートＭＯＳトランジスタを介して再書き込みされる。この時、メモリセルＭＣのトランスファゲートＭＯＳトランジスタのしきい値電圧が零または負に設定されているため、“Ｈ”レベル電位Ｖccが、所謂しきい値落ちを伴うことなく、そのまま書き込まれることになる。
【００２５】
読み出されたデータが“Ｌ”レベルの場合には、ビット線にラッチされる電位は、ビット線“Ｌ”レベル電位発生回路４から供給される電位ＶBLL であり、これがメモリセルに再書き込みされる。
【００２６】
この実施例のＤＲＡＭにおいてメモリセルのトランスファゲートＭＯＳトランジスタのゲート酸化膜に印加される電圧とメモリセルに蓄積される信号電圧の関係を、従来の代表的なＤＲＡＭと比較する。この実施例の場合、メモリセルに蓄えられる信号電圧は、Ｖcc−ＶBLL である。トランスファゲートＭＯＳトランジスタのゲート酸化膜に印加される電圧はＶccである。これに対して従来方式のＤＲＡＭでは、メモリセルに蓄積される信号電圧はＶcc−Ｖssである。トランスファゲートＭＯＳトランジスタのゲートに印加される電圧はＶcc＋ＶT(H)＋αである。ここで、αは、メモリセルに“Ｈ”レベルが書き込まれる際のトランスファゲートＭＯＳトランジスタのしきい値電圧ＶT(H)に対するマージンである。しきい値電圧ＶT(H)は、ソース電位がＶccとなるために、バックバイアス効果をＶcc−ＶBBだけ受けている。ここでＶBBは、基板バイアス発生回路から基板に与えられる基板バイアス電圧である。したがってこの実施例では、従来方式に比べて、トランスファゲートＭＯＳトランジスタのゲート酸化膜に印加される電圧が、従来方式と比較してＶT(H)分低くなる。これにより、この実施例では信頼性が向上する。
【００２７】
次に、実施例と従来例とでメモリセルに蓄積される信号電圧が同じとした場合を比較する。従来方式で、チップ内部で電位Ｖcc1 と電位Ｖssを用いているとする。このとき従来方式でゲート酸化膜に印加される電圧は、Ｖcc1 ＋ＶT ＋マージン＝Ｖcc−ＶBLL ＋ＶT(H)＋マージンである。ここで、ＶBLL は、ワード線非選択時のトランスファゲートＭＯＳトランジスタのしきい値電圧ＶT(L)程度である。したがってこの様な信号電圧一定の条件で比較しても、この実施例の方が従来方式に比べてゲート酸化膜に印加される電圧は、ＶT(H)−ＶT(L)分低くなる。これにより、やはり信頼性が向上する。
【００２８】
またこの実施例では、トランスファゲートＭＯＳトランジスタのソース電位が最低でもＶBLL になるから、その分ＭＯＳトランジスタにはバックバイアスがかかっている。したがって従来のように、メモリセルアレイが形成されたｐ型基板（またはｐ型ウェル）に負バイアスを与えるための基板バイアス発生回路が不要であり、ｐ型基板（またはｐ型ウェル）の電位を接地電位Ｖssにすることができる。さらにワード線昇圧回路も必要としない。
【００２９】
図６は、本発明の第２の実施例のＤＲＡＭの要部構成である。先の実施例と対応する部分には先の実施例と同一符号を付してある。この実施例では、ビット線“Ｌ”レベル電位発生回路４の他に、ビット線“Ｈ”レベル電位発生回路５が設けられ、その出力端子Ｎ2 がＰＭＯＳセンスアンプの活性化用ＭＯＳトランジスタＱ11のソースに接続されている。このビット線“Ｈ”レベル電位発生回路５は、選択ワード線に与えられる“Ｈ”レベル電位＝Ｖccよりも低い“Ｈ”レベル電位をビット線に与えるためのものである。
【００３０】
ビット線“Ｈ”レベル電位発生回路５の具体的な構成例は、図７に示されている。図示のようにビット線“Ｈ”レベル電位発生回路５は、抵抗Ｒ71，Ｒ72により構成される基準電位発生回路５１、ｐチャネルのドライバＭＯＳトランジスタＱ73，Ｑ74と能動負荷を構成するｎチャネルＭＯＳトランジスタＱ71，Ｑ72により構成されるカレントミラー型ＣＭＯＳ差動増幅回路５２、および出力端子Ｎ2 の電位をＭＯＳトランジスタＱ74のゲートに帰還する抵抗Ｒ73，Ｒ74からなる帰還回路５３により構成されている。これによりビット線“Ｌ”レベル電位発生回路５は、電源電位Ｖccよりは低いビット線“Ｈ”レベル電位ＶBLH を出力する。この出力は、制御信号ＳＥＰにより制御される活性化用ＭＯＳトランジスタＱ11を介して、ビット線センスアンプ１のＰＭＯＳセンスアンプ側の共通ソース線ＳＡＰに供給され、ビット線センスアンプ１が活性化されたときに“Ｈ”レベル側ビット線に供給されることになる。
【００３１】
図８は、この実施例のＤＲＡＭの動作波形を、先の実施例の図５に対応させて示している。
【００３２】
この実施例によっても先の第１の実施例と同様の効果が得られる。またこの実施例では、ビット線“Ｈ”レベル電位ＶBLH が選択ワード線の電位Ｖccより低く設定されているために、メモリセルのトランスファゲートＭＯＳトランジスタのしきい値電圧を第１の実施例程に低くしなくても、“Ｈ”レベルビット線の“Ｈ”レベル電位をそのまま書き込む事ができる。
【００３３】
図１の実施例において、ワード線駆動回路２の部分にワード線昇圧回路を設け、選択ワード線にＶcc＋αなる“Ｈ”レベル電位を与えるようにしてもよい。その場合の動作波形を、図５に対応させて示すと、図９のようになる。この様にすれば、第１の実施例の場合に比較してトランスファゲートＭＯＳトランジスタのしきい値電圧をそれ程低くすることなく、“Ｈ”レベルのビット線電位をメモリセルに書き込む事ができる。しかしこの場合でも、従来方式に比べるとトランスファゲートＭＯＳトランジスタのしきい値電圧を低くして十分な電流遮断特性を得ることができる。そしてメモリセルに書き込まれる“Ｌ”レベル電位が従来方式より高くなるため、ゲート酸化膜にかかる電圧は低くなり、信頼性は向上する。
【００３４】
図１０は、本発明のＤＲＡＭでのトランスファゲートＭＯＳトランジスタのしきい値電圧と従来例のそれとを等しいとした場合に得られるトランスファゲートＭＯＳトランジスタの特性を比較して示している。すなわち本発明ではゲート電位がソース電位よりＶBLL だけ低い状態でオフしているから、電流遮断特性が従来より優れている。そして本発明の場合、従来よりもしきい値電圧を少なくともＶBLL 分だけ下げても、従来と同程度の電流遮断特性が得られることになる。
【００３５】
次に、図１１を用いて、ビット線“Ｌ”レベル電位ＶBLL とワード線“Ｈ”レベル電位ＶWLH の関係を定量的に説明する。ここでは、トランスファゲートＭＯＳトランジスタのゲート酸化膜の膜厚を７nmとしている。図１１の横軸は、ビット線“Ｌ”レベル電位ＶBLL であり、縦軸はメモリセルにしっかりと“Ｈ”レベルが書き込むに最低必要なワード線“Ｈ”レベル電位ＶWLH である。但し、トランスファゲートＭＯＳトランジスタのチャネル不純物濃度は、ビット線“Ｌ”レベル電位ＶBLL により変化させている。
【００３６】
従来方式では、トランスファゲートＭＯＳトランジスタのしきい値電圧に下限がある。それは、サブスレッショルド・スイングＳと許容リーク電流で決まる。室温でＳ＝７０ｍＶ／decade、許容リーク電流１０-15 Ａという典型値を用いると、しきい値電圧の下限は、約０．６Ｖである。すなわち、しきい値電圧Ｖt をドレイン電流１０-6Ａが得られるゲート電圧であると定義すると、
−log １０-15 −log １０-6＝９
Ｖt ＝９×７０［ｍＶ］＝０．６３
となり、およそ０．６Ｖとなる。
【００３７】
ワード線の“Ｌ”レベル電位をＶss＝０Ｖとし、ビット線“Ｌ”レベル電位ＶBLL を０Ｖより高くすれば、従来方式よりしきい値電圧を下げることができ、チャネル不純物濃度も下げられる。ワード線“Ｈ”レベル電位ＶWLH は、“Ｈ”レベルが十分にメモリセルに書き込めるように、次の式で下限が決まる。
【００３８】
ＶWLH ＝ＶBLH ＋Ｖt(0)＋ΔＶt
ここで、Ｖt(0)はバックバイアスのかからない０Ｖ書き込みの場合のしきい値電圧であり、ΔＶt はバックバイアス効果分である。
【００３９】
ビット線“Ｌ”レベル電位ＶBLL を０Ｖより高くしてチャネル不純物濃度を低くできると、ΔＶt も小さくなるので、ワード線“Ｈ”レベル電位ＶWLH を下げることができる。信号量であるＶBLH −ＶBLL が一定としても、ＶBLL を高くした分だけしきい値電圧Ｖt(0)を下げられるので、結局ワード線“Ｈ”レベル電位ＶWLL を下げられる。
【００４０】
図１１では、ＶBLL を０Ｖより高くすることで、ワード線“Ｈ”レベル電位ＶWLH をどの程度下げられるかが、信号量ＶBLH −ＶBLL をパラメータとして示されている。従来方式すなわちＶBLL ＝０Ｖにおけるワード線“Ｈ”レベル電位ＶWLH は、信号量２．０Ｖで３．１７Ｖ以上でないといけない。ビット線“Ｌ”レベル電位ＶBLL を１Ｖ程度に上げ、信号量ＶBLH −ＶBLL ＝２．０Ｖとすると、ワード線“Ｈ”レベル電位ＶWLH が２，７Ｖ程度で良いことがわかる。
【００４１】
なお、ＶBLL が１Ｖ以上ではＶcc＝３．３Ｖを仮定した場合、Ｖccmin （＝３Ｖと仮定する）で信号量を２．０Ｖとることができなくなるので、図では、この部分を破線で示している。
【００４２】
図１１を別の観点から見れば、従来と同じワード線“Ｈ”レベル電位ＶWLL 、すなわち同じ信頼性を仮定すると、本発明によってより多くの信号量が蓄えられることが分かる。
【００４３】
図１２は、トランスファゲートＭＯＳトランジスタのチャネル不純物濃度ＮA （／cm3 ）をパラメータとして、ビット線“Ｌ”レベル電位ＶBLL と選択ワード線の“Ｈ”レベル電位ＶWLH の関係を示している。図の斜線部で回路およびトランジスタを設計すれば、外部電源電位Ｖcc＝３．３Ｖ±０．３Ｖにおいてワード線を昇圧することなく信号量２．０Ｖを得ることができる。
【００４４】
図１３は、本発明の第３の実施例のＤＲＡＭの要部構成を示す。基本構成は、図１に示した第１の実施例と同様である。図１の実施例と異なる点は、ビット線センスアンプ１のＮＭＯＳセンスアンプ側の活性化用ＭＯＳトランジスタＱ12に並列に、もう一つの活性化用ＭＯＳトランジスタＱ13が設けられていることである。第１の活性化用ＭＯＳトランジスタＱ12のソースには第１の実施例と同様にビット線“Ｌ”レベル電位発生回路４が設けられている。第２の活性化用ＭＯＳトランジスタＱ13のソースは接地電位に接続されている。この第２の活性化用ＭＯＳトランジスタＱ13のゲートは、ビット線センスアンプ１の活性化初期に一時的に立ち上がる制御信号ＳＥＮ2 により制御される。
【００４５】
ビット線“Ｌ”レベル電位発生回路４は、基本的に先の実施例と同様のものでよいが、この実施例では図１４のように構成されている。抵抗Ｒ31，Ｒ32によって基準電位発生回路３１が構成されている。ｐチャネルのドライバＭＯＳトランジスタＱ31，Ｑ32とｐチャネル側の電流源トランジスタＱ33、能動負荷を構成するｎチャネルのＭＯＳトランジスタＱ34，Ｑ35とｎチャネル側の電流源トランジスタＱ36によりカレントミラー型ＣＭＯＳ差動増幅回路３２が構成されている。基準電位発生回路３１の出力端子が一方のドライバＭＯＳトランジスタＱ31のゲートに接続され、他方のドライバＭＯＳトランジスタＱ32のゲートが出力端子Ｎ1 に接続されている。そしてゲートがドライバＭＯＳトランジスタＱ31のドレインに接続され、ドレインが出力端子Ｎ1 に接続されたｎチャネルＭＯＳトランジスタＱ37が設けられている。
【００４６】
このビット線“Ｌ”レベル電位発生回路では、基準電位発生回路３１がビット線“Ｌ”レベルの設計電位を発生し、この設計電位と端子Ｎ1 の電位をカレントミラー型比較回路が比較してトランジスタＱ37を制御することにより、端子Ｎ1 にビット線“Ｌ”レベル電位ＶBLL を発生する。
【００４７】
この実施例のＤＲＡＭの動作を、図１５の動作波形を参照して説明する。選択されたワード線が立ち上がってメモリセルデータがビット線対ＢＬ，／ＢＬに読み出される。その後、ＰＭＯＳセンスアンプ側の制御信号ＳＥＰが立ち下がり、ＮＭＯＳセンスアンプ側の制御信号ＳＥＮ1 が立ち上がってビット線センスアンプ１が活性化される。このビット線センスアンプ１の活性化の初期に、図３に示すビット線センスアンプ１のＮＭＯＳセンスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡ間のトランスファゲートＭＯＳトランジスタＱ25，Ｑ26の制御クロックφT が“Ｌ”レベルになって、ＮＭＯＳセンスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡが一旦切り離される。そしてＮＭＯＳセンスアンプＮＳＡ側の第２の活性化ＭＯＳトランジスタＱ13の制御信号ＳＥＮ1 が立ち上がる。
【００４８】
これにより、ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡＮが接地されて、ビット線ＢＬk ，／ＢＬk の微小電位差が与えられていたＮＭＯＳセンスアンプＮＳＡのノードＢＬk ′，／ＢＬk ′の電位差が増幅され、“Ｌ”レベル側のノード（図１５の場合ノード／ＢＬk ′）が、ビット線“Ｌ”レベル電位より低いおよそ０Ｖまで下がる。
【００４９】
その後、制御信号ＳＥＮ2 が“Ｌ”レベルに戻って第２の活性化用ＭＯＳトランジスタＱ13はオフになり、制御信号φT が“Ｈ”レベルになってＮＭＯＳセンスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡが再び接続されて、“Ｈ”レベル側ビット線ＢＬk がＰＭＯＳセンスアンプＰＳＡにより電源電位Ｖccまで引き上げられる。“Ｌ”レベル側ビット線／ＢＬK は、第１の実施例と同様に、ビット線“Ｌ”レベル電位発生回路４から得られる“Ｌ”レベル電位ＶBLL に設定される。
【００５０】
この実施例によれば、ビット線センスアンプでの増幅動作が高速化される。これを従来方式と比較して具体的に説明する。信号量は、従来例と本実施例とで等しく、Ｖcc1 ＝Ｖcc−ＶBLL であるとし、また（１／２）Ｖccプリチャージ方式を採用しているとする。この実施例の場合、ビット線プリチャージ電位は、ＶBLL ＋（１／２）Ｖccであり、従来方式では（１／２）Ｖcc1 である。従来例では、ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡＮはプリチャージ電位（１／２）Ｖccから接地電位に向けて引き下げられる。したがってＮＭＯＳセンスアンプの構成トランジスタのゲート・ソース間電圧は最大でも（１／２）Ｖccである。これに対してこの実施例では、ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡＮを活性化初期に一時的に接地電位Ｖssまで落とすから、センスアンプ・トランジスタのゲート・ソース間電圧はＶBLL ＋（１／２）Ｖccと大きくなる。したがって従来例よりも高速のセンス動作が保証されることになる。
【００５１】
その他、ＤＲＡＭの信頼性等に関しては、この実施例でも先の実施例と同様の効果が得られる。
【００５２】
図１６は、第４の実施例のＤＲＡＭの要部構成である。この実施例は、図１３の実施例に対して更に、ビット線“Ｈ”レベル電位発生回路５を設けたものである。
【００５３】
ビット線“Ｈ”レベル電位発生回路５は、先に説明した第２の実施例のものと基本的に同じものでよいが、この実施例では、図１７の構成を用いている。即ち、抵抗Ｒ51，Ｒ52からなる基準電位発生回路７１と、ｎチャネルのドライバＭＯＳトランジスタＱ51，Ｑ52、ｎチャネル側の電流源トランジスタＱ52、能動負荷を構成するｐチャネルのＭＯＳトランジスタＱ54，Ｑ55とｐチャネル側電流源トランジスタＱ56により構成されるカレントミラー型ＣＭＯＳ差動増幅回路７２を有する。またゲートがドライバＭＯＳトランジスタＱ51のドレインに接続され、ドレインが出力端子Ｎ1 に接続されたｐチャネルＭＯＳトランジスタＱ57が設けられている。
【００５４】
基準電位発生回路７１は、ビット線“Ｌ”レベル設計電位を出力し、この電位と端子Ｎ2 の電位をカレントミラー型比較回路で比較して、トランジスタＱ57を制御することにより、ビット線“Ｈ”レベル電位ＶBLH を出力する。
【００５５】
この実施例のＤＲＡＭの動作波形は図１８に示されている。基本的に第３の実施例のものと同様であり、ビット線センスアンプの活性化初期にＮＭＯＳセンスアンプの共通ソースノードが接地されて、高速のセンス動作が行われる。またこの実施例では、ビット線“Ｈ”レベル電位発生回路５によって、第２の実施例の場合と同様、ビット線の“Ｈ”レベル電位がＶccより低い値に設定されている。
【００５６】
従ってこの実施例によれば、第２の実施例の効果と第３の実施例の効果が併せて得られる。
【００５７】
図１９は、本発明の第５の実施例のＤＲＡＭの要部構成である。この実施例は、第４の実施例の構成に加えて、ＰＭＯＳセンスアンプの共通ソース線ＳＡＰに活性化用ｐチャネルＭＯＳトランジスタＱ11と並列に、もう一つの活性化用ｐチャネルＭＯＳトランジスタＱ14が設けられている。第１の活性化用ＭＯＳトランジスタＱ11のソースはビット線“Ｈ”レベル電位発生回路５に接続され、第２の活性化用ＭＯＳトランジスタＱ14のソースは電源電位Ｖccに接続されている。この第２の活性化用ＭＯＳトランジスタＱ14は、ＮＭＯＳセンスアンプの共通ソース線／ＳＡＮの第２の活性化用ＭＯＳトランジスタＱ13と同様に、センスアンプ活性化の初期に一時的に制御信号ＳＥＰ2 により制御されてオンして、“Ｈ”レベル側ビット線をＶccまで上昇させる働きをする。
【００５８】
図２０にこの実施例のＤＲＡＭの動作波形が示されている。その動作は基本的に第４の実施例と同様である。センス動作の初期に制御信号ＳＥＮ2 が立ち上がって活性化用ＭＯＳトランジスタＱ13の働きで、ＮＭＯＳセンスアンプＮＳＡの“Ｌ”レベル側ノードが接地電位Ｖssまで落ちると同時に、制御信号ＳＥＰ2 が立ち下がって活性化用ＭＯＳトランジスタＱ14の働きでＰＭＯＳセンスアンプＰＳＡの共通ソース線が電源電位Ｖccまで引き上げられる。
【００５９】
従ってこの実施例によれば、“Ｈ”レベル側ビット線を、ビット線“Ｈ”レベル電位発生回路５により制限される電位ＶBLH までリストアするに要する時間が短縮される。
【００６０】
図２１は、図１３に示した第３の実施例のＤＲＡＭにおけるビット線“Ｌ”レベル電位ＶBLL とメモリセルに蓄えられる信号量の最大値の関係を示している。この実施例のように選択ワード線の電位ＶWLH とビット線“Ｈ”レベル電位ＶBLH が共に電源電位Ｖccである場合、トランスファゲートＭＯＳトランジスタの信頼性が一定（すなわちＶWLH ＝一定）となり、ビット線“Ｌ”レベル電位ＶBLL を、従来例での接地電位Ｖssより大きくすることによって、図示のように蓄えられる信号量を大きくする事ができる。そして、ビット線“Ｌ”レベル電位ＶBLL を０．７Ｖ程度にすることによって、最大信号量が得られる。ビット線“Ｌ”レベル電位ＶBLL が０．７Ｖ以上になると、メモリセルに“Ｈ”レベルが書き込まれる際のトランスファゲートＭＯＳトランジスタのしきい値ＶT(H)をワード線非選択時の電流遮断特性を劣化させることなく０Ｖ以下にすることができるにも拘らず、メモリセルに書き込むことのできる電位がＶBLH （＝Ｖcc））を越えることがなく一定であるため、蓄えられる信号量（Ｖcc−ＶBLL ）は減少に転ずる。
【００６１】
従ってこのデータから、図１３の実施例の場合に、信頼性を一定に保ったままメモリセルにＶBLH （＝Ｖcc）をフルに書き込みたいならば、ＶBLL を０．７Ｖ以上に設定し、信頼性を一定に保ったまま信号量を可能な限り大きくしたいならば、ＶBLL を０．７Ｖ程度に設定する事が重要である。また信号量を一定に保ったまま信頼性を可能な限り向上させたい場合にも、ＶBLL を０．７Ｖ程度に設定することが重要である。
【００６２】
図２２は、メモリセルに蓄えられる信号量（ＶBLH −ＶBLL ）と初期センス時間の関係を示している。初期センス時間は、センス初期段階にＮＭＯＳセンスアンプによりビット線対の電位差が十分大きくなるまでの時間であり、具体的にここではビット線対の電位差が蓄えられる信号量の２０％になるまでの時間としている。図では、ビット線“Ｌ”レベル電位ＶBLL ＝Ｖssである従来例と、ＶBLL ＝０．８Ｖの本発明の場合について、ＮＭＯＳセンスアンプのトランジスタのしきい値電圧をパラメータとして示しているが、ＶBLL が他の値である場合も同様である。
【００６３】
２５６ＭＤＲＡＭでは、トランスファゲートＭＯＳトランジスタの信頼性を確保するため内部電源電位は２Ｖ程度まで下がるが、図から明らかなように従来方式では、／ＳＡＮを接地する本発明の実施例に比べてセンス速度が遅くなる。集積度がさらに向上して内部電源電位をさらに小さくしなければならない場合、従来例ではセンスすらできなくなる。
【００６４】
さらに図２３は、トランスファゲートＭＯＳトランジスタのにしきい値電圧と初期センス時間の関係を示している。これは信号量が２Ｖの場合であるが、他の信号量の場合も同様である。ＭＯＳトランジスタのしきい値はプロセス条件によって±０．２Ｖ程度の変動を示すので、従来方式ではセンス速度はプロセス条件に大きく影響を受けることになる。ビット線“Ｌ”レベル電位をＶssより高く設定し、かつ初期増幅時に／ＳＡＮを接地する本発明により、その悪影響を抑制できることがわかる。
【００６５】
図１３，図１６，図１９等の実施例において、ワード線駆動回路２において、選択ワード線に与える“Ｈ”レベル電位をＶccとしたが、これらにＶcc以外の例えば昇圧電位を用いることも有効である。その場合、ワード線駆動回路２は、図２４(a) 或いは(b) に示すように、ＣＭＯＳインバータを構成するｐチャネルＭＯＳトランジスタのソースには、内部で生成された信号φW （＝ＶWLH ）が入ることになる。
【００６６】
図２５は、図１３の実施例において、φW ＝Ｖcc＋αなる昇圧電位を用いた場合の動作波形を図１５に対応させて示している。この様にワード線昇圧電位を用いれば、ビット線“Ｈ”レベル電位がＶccであるため、図１３の実施例において必要とされる程にトランスファゲートＭＯＳトランジスタのしきい値電圧を下げることなく、“Ｈ”レベル電位をメモリセルに書き込むことができる。しかし従来例に比べるとトランスファゲートＭＯＳトランジスタのしきい値電圧をさげることができ、したがってワード線選択時の“Ｈ”レベル電位ＶWLH はより低く設定できるから、トランスファゲートＭＯＳトランジスタのゲート酸化膜にかかる電圧を小さくして信頼性向上をはかることができる。
【００６７】
図２６，図２７は同様に、それぞれ図１６，図１９の実施例においてワード線駆動回路２の“Ｈ”レベル側ワード線電位に昇圧電位を用いた場合の動作波形を、それぞれ図１８，図２０に対応させて示している。
【００６８】
以上の実施例では、チップ内部電源電位を外部電源電位Ｖccとして説明したが、外部電源電位を降下した内部電源電位を用いてもよい。また図２４に示したワード線駆動回路２において、ワード線“Ｈ”レベル電位ＶWLH として、Ｖccより昇圧した電位ではなく、Ｖccより低い電位を用いることもできる。
【００６９】
図２８は、図１３の実施例のＤＲＡＭにおいてその様なＶccより低いワード線“Ｈ”レベル電位を用いた場合の動作波形を、図１５に対応させて示している。これは、“Ｈ”レベルが書き込まれる際のトランスファゲートＭＯＳトランジスタのしきい値電圧を負になるまで下げることにより実現できる。この場合、トランスファゲートＭＯＳトランジスタのゲート酸化膜に印加される電圧はさらに低くなり、信頼性が一層向上する。
【００７０】
同様に、図２９は、図１６の実施例に於いて、ワード線の“Ｈ”レベル電位ＶWLH をＶccより低いビット線“Ｈ”レベル電位ＶBLH に設定した場合の動作波形を、図１９に対応させて示している。これは、ワード線“Ｈ”レベル電位供給回路としてビット線“Ｈ”レベル電位発生回路５を共用することにより得られる。この場合、図１６の実施例と同じ信頼性を保証しながら、メモリセルへの“Ｈ”レベル書き込みが出来る。
【００７１】
同様に、図３０は、図１９の実施例に於いて、ワード線の“Ｈ”レベル電位ＶWLH をＶccより低いビット線“Ｈ”レベル電位ＶBLH に設定した場合の動作波形を、図２０に対応させて示している。
【００７２】
本発明において、図３１(a) 或いは(b) のようなワード線駆動回路２を用いることもできる。これは、ワード線“Ｌ”レベル電位を発生するｎチャネルＭＯＳトランジスタのソースを接地電位Ｖssではなく、それより高い電位、例えば図のようにビット線“Ｌ”レベル電位ＶBLL としたものである。
【００７３】
図３２は、図１３の実施例においてこの様なワード線駆動回路を用いた場合の動作波形を、図１５に対応させて示している。図のように、ワード線“Ｈ”レベル電位には昇圧電位φW ＝Ｖcc＋αを用い、ワード線“Ｌ”レベル電位にはビット線“Ｌ”レベル電位ＶBLL を用いている。ワード線“Ｌ”レベル電位の発生回路としては、ビット線“Ｌ”レベル電位発生回路をそのまま共用することができる。
【００７４】
図３３は、図１６の実施例に於いて、ワード線“Ｌ”レベル電位としてビット線“Ｌ”レベル電位ＶBLL を用いた場合の動作波形である。ワード線“Ｈ”レベル電位としてはこの場合Ｖccを用いている。
【００７５】
さらに図３４は、図１９の実施例において同様にワード線“Ｌ”レベル電位としてビット線“Ｌ”レベル電位ＶBLL を用いた場合の動作波形である。
【００７６】
図３５〜図３７は、本発明のＤＲＡＭのビット線“Ｌ”レベル電位発生回路４の配置に着目した具体的なチップレイアウトの例である。
【００７７】
図３５では、チップ１０に図示のようにセルアレイブロック１１1 ，１１2 ，…が配置され、そのセルアレイブロック１１の間にＮＭＯＳセンスアンプの共通ソース線／ＳＡＮ1 ，／ＳＡＮ2 ，…が配設されて、これら共通ソース線／ＳＡＮ1 ，／ＳＡＮ2 ，…の端部にそれぞれビット線“Ｌ”レベル電位発生回路４が配置されている。
【００７８】
図３６では、複数のセルアレイブロック１１でビット線“Ｌ”レベル電位発生回路４が共用される例を示している。
【００７９】
図３７では、ビット線“Ｌ”レベル電位発生回路４が、各セルアレイブロック１１毎に設けられる回路部４1 ，４2 ，…と複数のセルアレイブロック１１で共用される回路部４0 に分割されて配置される場合を示している。例えば、増幅時には、各セルアレイブロック毎に設けられた駆動能力の小さい回路部４1 ，４2 ，…のみを用い、それ以外の用途には電流引き抜き能力の高い共用回路部４0 を活性化して用いるといった使用方法が可能である。
【００８０】
図１６，図１９等の実施例におけるビット線“Ｈ”レベル電位発生回路５についても、上に述べたビット線“Ｌ”レベル電位発生回路４の配置に準じて配置すればよい。
【００８１】
以上の実施例では、ビット線センスアンプ１として、図３に示すようにＰＭＯＳセンスアンプＰＳＡとＮＭＯＳセンスアンプＮＳＡの間に、制御信号φT で制御されるトランスファゲートＭＯＳトランジスタが設けられた構成を用いたが、他のセンスアンプ構成を用いることもできる。
【００８２】
例えば、図３８に示すように、ＰＭＯＳセンスアンプＰＳＡとＮＭＯＳセンスアンプＮＳＡのノードが常に接続された状態として、これとビット線ＢＬk ，／ＢＬk の間にトランスファゲートＭＯＳトランジスタＱ61，Ｑ62を設ける構成としてもよい。これにより、センス速度をより速くすることができる。この場合、トランスファゲートＭＯＳトランジスタＱ61，Ｑ62にｎチャネルＭＯＳトランジスタを用いると、データ転送にしきい値落ちがあるので注意が必要である。特にビット線“Ｈ”レベル電位がＶccの場合には、制御信号φT としてＶcc以上に昇圧した電位を必要とする。これに対して、図に示すようにトランスファゲートＭＯＳトランジスタＱ61，Ｑ62にｐチャネルを用いれば、昇圧電位を用いることなく、確実なデータ転送ができる。そして初期センス時にＮＭＯＳセンスアンプ側の共通ソース線／ＳＡＮの引き下げと同時にＰＭＯＳセンスアンプ側共通ソース線ＳＡＰの引上げを行うことにより、ビット線対ＢＬk ，／ＢＬk 間の電位差が十分大きくなるまでの時間（初期センス時間）を短縮することができる。
【００８３】
さらに、図３９に示すように、ビット線センスアンプを左右のビット線対で共用する共有センスアンプ方式とすれば、チップ面積の縮小が可能である。
【００８４】
以上の実施例では、ビット線のプリチャージ電位がビット線“Ｈ”レベル電位とビット線“Ｌ”レベル電位の中間に設定される場合を前提としたが、これ以外のプリチャージ電位を用いた場合にも本発明は有効である。更に、ビット線“Ｌ”レベル電位発生回路４で生成した電位をビット線“Ｌ”レベル電位としてのみ用いることなく、他の周辺回路の信号として利用することもできる。ビット線“Ｈ”レベル電位発生回路５により得られる電位についても同様である。
【００８５】
以上においては、外部電源電位Ｖccが一定でかつ十分低いという前提で実施例を説明した。外部電源電位Ｖccが異なる幾つかの使用環境下でＤＲＡＭを使用する場合には、信頼性とメモリ性能に対する配慮が必要である。
【００８６】
図４０は、ビット線“Ｌ”レベル電位ＶBLL とビット線“Ｈ”レベル電位ＶBLH の電源電位Ｖcc依存性との関係でその問題点を示したものである。電源電位Ｖccが高い環境では、既に述べたようにメモリセルのトランスファゲートＭＯＳトランジスタのゲート酸化膜の信頼性が大きな問題になる。これに対して電源電位Ｖccの低い環境で使用すると、ビット線“Ｈ”レベル電位ＶBLH が必然的に図４１に示すように電源電位Ｖccともに低下するので、メモリセルに蓄積される信号量ＶBLH −ＶBLL が小さくなる。したがってビット線センスアンプによる安定なセンス動作ができなくなる。
【００８７】
図４１は、この様な問題を解決した本発明の第６の実施例のＤＲＡＭの要部構成である。これは、先の図１６の実施例の構成を基本として、これに対して電源電位変動に対する補償手段を組み込んだ実施例である。ビット線“Ｌ”レベル電位発生回路８１およびビット線“Ｈ”レベル電位発生回路８３がそれぞれ、図１６のビット線“Ｌ”レベル電位発生回路４およびビット線“Ｈ”レベル電位発生回路５に対応して、後に説明するようにこれらとは異なる構成をもって設けられている。またこれまでの実施例にはない外部電源電位Ｖccの低下を検出する電源電位低下検出回路８４が設けられている。この電源電位低下検出回路８４の出力により制御される駆動回路８５によって駆動されるチャージポンプ回路８６が設けられている。チャージポンプ回路８６は、外部電源電位の変動によって出力電位が変動するビット線“Ｈ”レベル電位発生回路８３の出力を電源として用いて、ワード線駆動回路２の“Ｌ”レベル電位端子に電源変動に依存した“Ｌ”レベル電位を与えるものとして用いられる。ビット線“Ｌ”レベル電位発生回路８１の基準電位を生成する基準電位発生回路８２も、このチャージポンプ回路８６の出力により制御されるようになっている。またワード線駆動回路２の“Ｌ”レベル電位端子は、ＭＯＳトランジスタＱ80を介して接地されており、このＭＯＳトランジスタＱ80は電源電位低下検出回路８４の出力により制御されてオン，オフするようになっている。
【００８８】
図４２は、図４１のビット線“Ｈ”レベル電位発生回路８３およびチャージポンプ回路８６の部分の具体的な構成である。ビット線“Ｈ”レベル電位発生回路８３は、抵抗Ｒ81とダイオード接続されたｎチャネルＭＯＳトランジスタＱ91により構成された基準電位発生回路と、比較回路となる演算増幅器ＯＰ、およびｐチャネルＭＯＳトランジスタＱ92と抵抗Ｒ82，Ｒ83の直列回路により構成されている。基準電位発生回路からはＭＯＳトランジスタＱ91のしきい値電圧ＶTNなる基準電位が得られ、抵抗Ｒ82，Ｒ83の接続ノードの電位がこれと比較される。
【００８９】
したがってこのビット線“Ｈ”レベル電位発生回路８３の出力電位ＶBLH は、図４５に示すように、外部電源電位Ｖccがある値以下においては電源電位Ｖccに比例し、その電源電位以上においては一定の値となる。その一定値は、
ＶBLH ＝ＶTN・（Ｒ82＋Ｒ83）／Ｒ82
で表される。
【００９０】
この様にしてビット線“Ｈ”レベル電位発生回路８３からは電源電位変動に依存したビット線“Ｈ”レベル電位ＶBLH が発生され、これがチャージポンプ回路８６の電源として用いられる。
【００９１】
チャージポンプ回路８６は、電荷を蓄積転送するためのキャパシタＣ、最初のキャパシタに電荷を汲み上げるポンプの働きをするダイオード接続されたｎチャネルＭＯＳトランジスタＱ93、キャパシタＣ間を一方向に電荷転送するダイオード接続されたｎチャネルＭＯＳトランジスタＱ94，Ｑ95，Ｑ96により構成された周知のものである。通常接地電位に接続されるＭＯＳトランジスタＱ93のソースが、ビット線“Ｈ”レベル電位発生回路８３の出力に接続されており、外部電源電位Ｖccの低下がなく、このビット線“Ｈ”レベル電位発生回路８３の出力電位が一定の間はチャージポンプ回路８６からは負の出力は得られない。電源電位Ｖccが低下してこの“Ｈ”レベル電位発生回路から得られる出力電位が低下すると、チャージポンプ回路８６はそれに比例して負の出力を出せる状態になる。このチャージポンプ回路８６は、電源電位低下検出回路８４によって検出されたある電源電位以下で動作開始する駆動回路８５から得られるクロックφ1 ，φ2 より制御されて、その電源電位以下に於いて、接地電位より低い、電源電位変動に依存するワード線“Ｌ”レベル電位ＶWLL が発生されることになる。
【００９２】
このようにしてチャージポンプ回路８６から得られるワード線“Ｌ”レベル電位ＶWLL が、図４３に示すようにワード線駆動回路２を構成するＣＭＯＳインバータのｎチャネルＭＯＳトランジスタのソース端子に入力されることになる。
【００９３】
これによって、図４５に示すように、ビット線“Ｈ”レベル電位ＶBLH の変動に追随したワード線“Ｌ”レベル電位ＶWLL が得られる。すなわち、電源電位低下によってビット線“Ｈ”レベル電位ＶBLH が低下した場合には、非選択ワード線に与えられるワード線“Ｌ”レベル電位ＶWLL もそれに比例して低下する。
【００９４】
さらに、ビット線“Ｌ”レベル電位発生回路８１およびその基準電位発生回路８２もチャージポンプ回路８６の出力により制御される。ビット線“Ｌ”レベル電位発生回路８１およびその基準電位発生回路８２の部分の具体的に構成は、図４４に示されている。ビット線“Ｌ”レベル電位発生回路８１は、基本的には先の実施例で説明した例えば図１４に示したものと同じであり、カレントミラー型ＣＭＯＳ差動増幅回路である。基準電位発生回路８２は、電源電位変動によらず一定の基準電位を発生する抵抗Ｒ91とダイオード接続されたｎチャネルＭＯＳトランジスタＱ108 の部分と、電源電位変動に依存する抵抗Ｒ91とダイオード接続されたｎチャネルＭＯＳトランジスタＱ109 の部分とからなる。すなわち、一方のＭＯＳトランジスタＱ108 のソースは接地されていて、そのドレインからは電源電位変動によらず一定の基準電位として、ｎチャネルＭＯＳトランジスタＱ108 のしきい値電圧相当の出力が得られる。もう一方のＭＯＳトランジスタＱ109 のソースにはチャージポンプ回路８６から得られるワード線“Ｌ”レベル電位ＶWLL が入っている。したがってそのしきい値電圧をＶT として、このＭＯＳトランジスタのドレインからは、ＶT ＋ＶWLL なる電源変動に依存する基準電位が得られる。
【００９５】
この様な二種の基準電位が入ることによって、ビット線“Ｌ”レベル電位発生回路８１からは、図４５に示すように、ある電源電位以上で一定値を示し、それ以下で電源電位に追随するビット線“Ｌ”レベル電位ＶBLL が得られる。
【００９６】
電源電位低下検出回路８４の具体的構成は、図４３に示されている。ｎチャネルＭＯＳトランジスタからなる能動負荷とｐチャネルＭＯＳトランジスタからなるドライバを持つカレントミラー型差動増幅回路を用い、電源電位変動に依存しない抵抗Ｒ92とＭＯＳトランジスタＱ110 からなる基準電位発生回路の出力と、電源電位変動に依存する抵抗Ｒ93，Ｒ94による基準電位発生回路の出力を比較して、電源電位Ｖccがある値以上で“Ｌ”レベル出力を出し、それ以下で“Ｈ”レベル出力を出す。
【００９７】
この電源電位低下検出回路８４の出力が“Ｌ”レベルのときは、インバータＩＮＶを介してｎチャネルＭＯＳトランジスタＱ80がオン駆動されて、ワード線駆動回路２の“Ｌ”レベル端子は接地された状態となる。またこのときチャージポンプ駆動回路８５はオフ状態となる。
【００９８】
電源電位の低下が検出されると、ＭＯＳトランジスタＱ80がオフになり、また駆動回路８５からクロックパルスが発生されてチャージポンプ回路８６が動作して、既に述べたように電源電位に依存して変化するＶss以下のワード線“Ｌ”レベル電位ＶWLL が得られ、また同様に電源電位変動に依存して変化するビット線“Ｌ”レベル電位ＶBLL が得られることになる。
【００９９】
図４６は、この実施例によるＤＲＡＭの動作波形を示している。
【０１００】
以上のようにこの実施例では、ＤＲＡＭの使用環境に応じて、電源電位が低いところではこれに応じて低下するビット線“Ｈ”レベル電位ＶBLH に対してビット線“Ｌ”レベル電位ＶBLL も低下させ、さらにワード線“Ｌ”レベル電位ＶWLL も低下させることによって、メモリセルに蓄積される信号量ＶBLH −ＶBLL を一定に保ちかつ電流遮断特性を劣化させないようにできる。また電源電位Ｖccが高くなっても、ビット線“Ｈ”レベル電位ＶBLH はある値でクランプされ、したがって信頼性も保証される。またこの実施例で用いるチャージポンプ回路は、電源電位が低下した時にのみ動作するので、これを設けたことによる消費電力増大の影響は少ない。
【０１０１】
なお、電源電位低下検出回路８４内の基準電位発生回路の設計やプロセス条件の設定によって、図４５に示したようにチャージポンプ回路動作開始点をａ，ｂ，ｃのようにずらすことができる。動作開始点をｂのように小さくすれば、チャージポンプ回路が動作しない電源電位範囲が広くなり、それだけ消費電力の低減が可能になる。
【０１０２】
図４７は、図４１の実施例を変形した第７の実施例のＤＲＡＭの要部構成である。この実施例は、ビット線“Ｌ”レベル電位発生回路８１用の基準電位発生回路９１の部分が図４２と異なり、ワード線“Ｌ”レベル電位を発生するチャージポンプ回路９２の部分も若干図４１の実施例と異なる。
【０１０３】
すなわち、ビット線“Ｌ”レベル電位発生回路８１用の基準電位発生回路９１としてこの実施例では、ビット線“Ｈ”レベル電位発生回路８３の出力ＶBLH を電源として用い、ダイオード接続された３個のｐチャネルＭＯＳトランジスタＱ200 ，Ｑ201 ，Ｑ202 と抵抗Ｒ100 の直接接続回路によって、ビット線“Ｈ”レベル電位ＶBLH に連動する基準電位を得ている。そしてこれを、ビット線“Ｌ”レベル電位発生回路８１に入れることによって、図４９に示すように、ビット線“Ｈ”レベル電位ＶBLH に追随するビット線“Ｌ”レベル電位ＶBLL を得ることができる。
【０１０４】
ワード線“Ｌ”レベル電位ＶWLL を発生するためのチャージポンプ回路９２は、図４８に示すように、接地電位Ｖssのみを用いて、相補クロックφ1 ，φ2 により負の電位を発生する通常の構成である。図４２のチャージポンプ回路と転送段数が異なるがこれは本質的ではない。電源電位低下検出回路８４が先の実施例のようにある値以下の電源電位低下を検出すると、これにより駆動回路８５が動作開始してクロックを発生し、チャージポンプ回路９２が動作する。このチャージポンプ回路９２ではポンプの働きをするＭＯＳトランジスタＱ93のソースは接地電位に固定されているから、一定の負のワード線“Ｌ”レベル電位ＶWLL を発生する。すなわち先の実施例と異なって、負のワード線“Ｌ”レベル電位ＶWLL 電源電位変動に依存せず、図４９に示すように一定値である。電源電位低下が検出されない時は、先の実施例と同様にチャージポンプ回路９２にはクロックが入力されず、またＭＯＳトランジスタＱ80がオン状態となって、ワード線“Ｌ”レベル電位ＶWLL は接地電位Ｖssとなる。
【０１０５】
この実施例によっても、外部電源電位によらず、メモリセルに蓄積される信号量ＶBLH −ＶBLL が一定に保たれ、確実なセンス動作が可能になる。またビット線“Ｈ”レベル電位発生回路８３によって、先の実施例と同様にビット線“Ｈ”レベル電位は所定値以上にはならないので、選択ワード線に与えるワード線“Ｈ”レベル電位を高くする必要がなく、したがって信頼性も保証される。
【０１０６】
この実施例の場合も、先の実施例と同様に、電源電位低下検出回路８４内の基準電位発生回路の設計やプロセス条件の設定によって、図４９に示したようにチャージポンプ回路動作開始点を、ａ，ｂ，ｃのように適当に設定することができる。
【０１０７】
図５０は、図４７の実施例を僅かに変形した第８の実施例のＤＲＡＭの要部構成を示している。この実施例では、ビット線“Ｌ”レベル電位発生回路８１用の基準電位発生回路回路として、先の実施例と同様の基準電位発生回路９１の他に、もう一つ基準電位発生回路９３が併設されている。この基準電位発生回路９３は、ダイオード接続された一つのｎチャネルＭＯＳトランジスタＱ204 のみにより構成されている。
【０１０８】
この実施例では、二つの基準電位発生回路９１，９３のうち、より低い方の電位がビット線“Ｌ”レベル電位ＶBLL となる。したがって、ビット線“Ｌ”レベル電位ＶBLL が低下し始める点を、図５１に示すａ点やｂ点のように選択することができる。特に、信号量ＶBLH −ＶBLL の低下が問題にならない範囲、すなわち確実なセンス動作が保証される範囲で、ビット線“Ｌ”レベル電位ＶBLL が低下し始める点を、図５１のｂ点のようにできるだけ低く設定し、併せてワード線“Ｌ”レベル電位ＶWLが負になるチャージポンプ回路動作開始点を低く設定すれば、電源電位が変動した場合にも常にワード線非選択時に必要なトランスファゲートＭＯＳトランジスタのカットオフ特性が保証され、かつ消費電力の小さいＤＲＡＭが実現できる。
【０１０９】
図５２は、より簡便な本発明の第９の実施例のＤＲＡＭ構成である。この実施例では、格別のビット線“Ｌ”レベル電位発生回路はなく、ビット線“Ｌ”レベル電位は活性化用ＭＯＳトランジスタＱ12によって接地電位Ｖssに設定される。ビット線“Ｈ”レベル電位発生回路８３は先の実施例と同じである。またワード線駆動回路２に対しても先の実施例と同様に、電源変動に依存しない一定の負のワード線“Ｌ”レベル電位を発生するチャージポンプ回路９２の出力が供給されている。ただしチャージポンプ回路９２の駆動回路８５は、電源電位変動によらず常に制御クロックを発生する。
【０１１０】
したがってこの実施例でのビット線“Ｈ”レベル電位ＶBLH ，ビット線“Ｌ”レベル電位ＶBLL ，ワード線“Ｌ”レベル電位ＶWLL の電源電位Ｖcc依存性は、図５３のようになる。
【０１１１】
この実施例によれば、ビット線“Ｌ”レベル電位ＶBLL が常に接地電位であって、これまでの実施例のようなビット線“Ｌ”レベル電位発生回路が要らず、設計が簡便になり、チップサイズも小さくできる。また非選択ワード線に与えられるワード線“Ｌ”レベル電位は、チャージポンプ回路によって常に負に設定されているため、非選択時のトランスファゲートＭＯＳトランジスタのゲート・ソース間は必ず逆バイアスとなる。したがってトランスファゲートＭＯＳトランジスタのしきい値はこの逆バイアスを考慮して小さいものとする事ができる。しきい値を低くするためにチャネル不純物濃度を低くすれば、しきい値の低下とバックバイアス効果の低減の効果によって、メモリセルに“Ｈ”レベルを書き込む際のしきい値も十分低いものとなる。この結果、選択ワード線に与えるワード線“Ｈ”レベル電位を低くして十分信号電荷の転送が可能になるから、トランスファゲートＭＯＳトランジスタのゲート酸化膜の信頼性は向上する。
【０１１２】
また、ビット線“Ｌ”レベル電位がこれまでの実施例と異なり接地電位Ｖssに固定されているから、信号量ＶBLH −ＶBLL を十分確保してビット線“Ｈ”レベル電位ＶBLH を低くすることができ、外部電源電位Ｖccが低下した時にビット線“Ｈ”レベル電位ＶBLH が低下し始める点をこれまでの実施例より低くすることができる。つまり、十分な信号量を確保して確実なセンス動作を保証できる電源電位範囲は広くなるから、結局電源変動に強いＤＲＡＭが得られる。
【０１１３】
図５４は、図４２に示したビット線“Ｈ”レベル電位発生回路８３の変形例である。図４２に示したビット線“Ｈ”レベル機電位発生回路の出力に更に、ダイオード接続されたｐチャネルＭＯＳトランジスタＱ205 と抵抗Ｒ101 からなるレベルシフト回路が付加されている。
【０１１４】
このビット線“Ｈ”レベル電位発生回路により得られるビット線“Ｈ”レベル電位ＶBLH の電源電位依存性は、図５５のようになる。図から明らかにように、ビット線“Ｈ”レベル電位ＶBLH は常に電源電位Ｖccより低くなる。ビット線ビット線“Ｈ”レベル電位の低下に対応してワード線“Ｈ”レベル電位ＶWLH を低くする事によって、トランスファゲートＭＯＳトランジスタの信頼性を更に向上させることができる。また内部回路を工夫して、選択ワード線の“Ｈ”レベル電位ＶWLH の発生回路をこのビット線“Ｈ”レベル電位発生回路と共用し、或いは図５４の回路ノードＮ5 からワード線“Ｈ”レベル電位を取り出す等すれば、ワード線“Ｈ”レベル電位を発生する回路を格別に用意する必要がなくなり、設計の簡便化やチップサイズの縮小が可能である。
【０１１５】
なお以上では、メモリセルのトランスファゲートＭＯＳトランジスタとして専らｎチャネルＭＯＳトランジスタを用いた場合を説明したが、本発明はｐチャネルＭＯＳトランジスタを用いた場合にも同様に適用することができる。
【０１１６】
その他本発明はその趣旨を逸脱しない範囲で種々変形して実施することができる。
【０１１７】
【発明の効果】
以上説明したようにに本発明によれば、ビット線の“Ｌ”レベル電位を非選択ワード線の“Ｌ”レベル電位より高い値に設定することによって、メモリセルのトランスファゲートＭＯＳトランジスタのしきい値電圧を従来より低くして非選択時の電流遮断特性を向上させ、またトランスファゲートＭＯＳトランジスタのゲート酸化膜にかかる電圧を小さくして信頼性向上を図った半導体記憶装置を提供する事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＤＲＡＭの要部構成を示す図。
【図２】同実施例のワード線駆動回路の構成を示す図。
【図３】同実施例のセンスアンプセンスアンプの構成を示す図。
【図４】同実施例のビット線“Ｌ”レベル電位発生回路の構成を示す図。
【図５】同実施例の動作波形を示す図。
【図６】本発明の第２の実施例に係るＤＲＡＭの要部構成を示す図。
【図７】同実施例のビット線“Ｈ”レベル電位発生回路部の構成を示す図。
【図８】同実施例の動作波形を示す図。
【図９】図１の実施例においてワード線昇圧回路を用いた場合の動作波形を示す図。
【図１０】本発明と従来例のトランスファゲートＭＯＳトランジスタの特性を示す図。
【図１１】ビット線“Ｌ”レベル電位と必要なワード線“Ｈ”レベル電位の関係を信号量をパラメータとして示す図。
【図１２】ビット線“Ｌ”レベル電位と必要なワード線“Ｈ”レベル電位の関係をチャネル不純物濃度をパラメータとして示す図。
【図１３】本発明の第３の実施例に係るＤＲＡＭの要部構成を示す図。
【図１４】同実施例のビット線“Ｌ”レベル電位発生回路の構成を示す図。
【図１５】同実施例の動作波形を示す図。
【図１６】本発明の第４の実施例に係るＤＲＡＭの要部構成を示す図。
【図１７】同実施例のビット線“Ｈ”レベル電位発生回路の構成を示す図。
【図１８】同実施例の動作波形を示す図。
【図１９】本発明の第５の実施例に係るＤＲＡＭの要部構成を示す図。
【図２０】同実施例の動作波形を示す図。
【図２１】メモリセル信号量とビット線“Ｌ”レベル電位の関係を示す図。
【図２２】初期センス時間と信号量の関係を示す図。
【図２３】初期センス時間とセンスアンプトランジスタのしきい値の関係を示す図。
【図２４】ワード線駆動回路の他の構成例を示す図。
【図２５】図１３の実施例にワード線昇圧電位を用いた場合の動作波形を示す図。
【図２６】図１６の実施例にワード線昇圧電位を用いた場合の動作波形を示す図。
【図２７】図１９の実施例にワード線昇圧電位を用いた場合の動作波形を示す図。
【図２８】図１３の実施例にＶccより低いワード線“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図２９】図１６の実施例にＶccより低いワード線“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図３０】図１９の実施例にＶccより低いワード線“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図３１】ワード線駆動回路の他の構成例を示す図。
【図３２】図１３の実施例にＶssより高いＶccより低いワード線“Ｌ”レベル電位を用いた場合の動作波形を示す図。
【図３３】図１６の実施例にＶssより高いワード線“Ｌ”レベル電位を用いた場合の動作波形を示す図。
【図３４】図１９の実施例にＶssより高いワード線“Ｌ”レベル電位を用いた場合の動作波形を示す図。
【図３５】本発明のチップレイアウト例を示す図。
【図３６】本発明のチップレイアウト例を示す図。
【図３７】本発明のチップレイアウト例を示す図。
【図３８】本発明におけるビット線センスアンプの他の構成例を示す図。
【図３９】本発明におけるビット線センスアンプの他の構成例を示す図。
【図４０】ＤＲＡＭの電源電位変動の問題を説明するための図。
【図４１】本発明の第６の実施例のＤＲＡＭの要部構成を示す図。
【図４２】同実施例のビット線“Ｈ”レベル電位発生回路およびチャージポンプ回路の構成を示す図。
【図４３】同実施例のワード線駆動回路および電源低下検出回路の構成を示す図。
【図４４】同実施例のビット線“Ｌ”レベル電位発生回路の構成を示す図。
【図４５】同実施例の各部電位の電源電位依存性を示す図。
【図４６】同実施例の動作波形を示す図。
【図４７】本発明の第７の実施例のＤＲＡＭの要部構成を示す図。
【図４８】同実施例のチャージポンプ回路の構成を示す図。
【図４９】同実施例の各部電位の電源電位依存性を示す図。
【図５０】本発明の第８の実施例のＤＲＡＭの要部構成を示す図。
【図５１】同実施例の各部電位の電源電位依存性を示す図。
【図５２】本発明の第９の実施例のＤＲＡＭの要部構成を示す図。
【図５３】同実施例の各部電位の電源電位依存性を示す図。
【図５４】図４２のビット線“Ｈ”レベル電位発生回路の変形例を示す図。
【図５５】図５４の回路を用いた時のビット線“Ｈ”レベル電位の電源電位依存性を示す図。
【符号の説明】
ＭＣ…メモリセル、
ＢＬ，／ＢＬ…ビット線、
ＷＬ…ワード線、
１…ビット線センスアンプ、
２…ワード線駆動回路、
３…デコーダ、
４…ビット線“Ｌ”レベル電位発生回路、
５…ビット線“Ｈ”レベル電位発生回路、
Ｑ11，Ｑ12，Ｑ13，Ｑ14…センスアンプ活性化用ＭＯＳトランジスタ、
８１…ビット線“Ｌ”レベル電位発生回路、
８２…基準電位発生回路、
８３…ビット線“Ｈ”レベル電位発生回路、
８４…電源低下検出回路、
８５…駆動回路、
８６…チャージポンプ回路、
９１…基準電位発生回路、
９２…チャージポンプ回路、
９３…基準電位発生回路。
［発明の目的］
【０００２】
【発明の属する技術分野】
本発明は、高密度集積化された半導体記憶装置に関する。
【０００３】
【従来の技術】
１トランジスタ／１キャパシタのメモリセル構造を持つＤＲＡＭは、素子の微細化によってますます高密度集積化がなされている。素子の微細化は主として、スケーリング則によって行われる。この素子の微細化によって、トランスファゲートＭＯＳトランジスタのゲート酸化膜は、１ＭＤＲＡＭでは２５nm、１６ＭＤＲＡＭでは１５nm、６４ＭＤＲＡＭでは１０nm、２５６ＭＤＲＡＭでは７nmというように薄膜化している。このゲート酸化膜の薄膜化により、ゲート酸化膜にかかる電界により経時破壊ＴＤＤＢ（Ｔime Ｄepedent Ｄioxiside Breakdown）が大きな問題になっている。
【０００４】
ＤＲＡＭのトランスファゲートＭＯＳトランジスタのゲートに接続されるワード線には、キャパシタとビット線間のデータ授受を完全に行うために通常、電源電位Ｖcc（チップ内部で電源電位を降圧している場合は内部電源電位Ｖcc1 ）よりも少なくともＭＯＳトランジスタのしきい値電圧ＶTだけ高い電圧が印加される。ＭＯＳトランジスタのゲート酸化膜の膜厚と電源電位とは、スケーリングによってほぼ比例した状態で小さくできるが、しきい値電圧はＤＲＡＭの記憶保持特性を保証する必要上スケーリングされないから、ワード線にＶcc＋ＶT以上の昇圧電位を与えなければならないことが、高集積化によってＴＤＤＢ寿命を低下させる大きな原因となっている。
【０００５】
より具体的に説明する。従来のＤＲＡＭでは通常、非選択ワード線は接地電位Ｖssであり、ビット線およびメモリセルの“Ｌ”レベル電位もＶssである。この状態でトランスファゲートＭＯＳトランジスタの電流遮断能力が良くないと、メモリセルの電荷保持特性の劣化、即ち情報記憶可能時間の低下を引き起こす。この状態のＭＯＳトランジスタ特性は所謂サブスレッショルド特性として知られている。サブスレッショルド特性は、素子を微細化してゲート酸化膜を薄膜化しても余りも改善されない。サブスレッショルド特性の改善は、ゲート電位を６０ｍＶ〜７０ｍＶ下げることでリーク電流を１桁低下させる程度（これを、Ｓファクター６０ｍＶ〜７０ｍＶという）が物理的限界とされている。したがって、この状態での電流を十分低下させるためには、ＭＯＳトランジスタのしきい値電圧を高く設定することが必要であり、素子の微細化が進んでもしきい値電圧を下げることができなかった。これによって、トランスファゲートＭＯＳトランジスタのゲート酸化膜にかかる電界が素子の微細化と共に大きくなり、信頼性が大きな問題になる。
【０００６】
また、トランスファゲートＭＯＳトランジスタのサブスレッショルド特性を改善するため、従来より、メモリセルアレイが形成されたｐ型シリコン基板（またはｐ型ウェル）領域にチャージポンプ回路からなる基板バイアス回路によって接地電位Ｖssより低い電位を与えることが行われていた。したがって、ＤＲＡＭ動作に直接関係しない基板バイアス回路による消費電流が存在する事も問題である。さらに、ワード線にＶcc＋ＶT 以上の電位を与えなければならないため、特別なワード線昇圧回路を必要とする。
【０００７】
非選択ワード線に接地電位Ｖssより低い負バイアスを与える方式のＤＲＡＭも提案されている（特開昭６４−７６５５８号公報，特開平２−１６８４９４号公報等）。しかし、非選択のワード線数は非常に多く、大きな容量の非選択ワード線に長時間負バイアスを与えなければならない。このために必要とする内部回路は、前述の基板バイアス発生回路と同様のチャージポンプ回路であって、やはり消費電流が問題になり、また回路も複雑になる。
【０００８】
【発明が解決しようとする課題】
以上のように従来のＤＲＡＭでは、高密度集積化によってＴＤＤＢ寿命が大きな問題になっており、また十分なメモリ特性を保証するために基板バイアス回路による消費電流を必要とすること、特別なワード線昇圧回路を必要とすること、等の問題があった。
【０００９】
本発明は上記の点に鑑みなされたもので、トランスファゲートＭＯＳトランジスタのしきい値電圧を低くすることを可能にすると共に、ＴＤＤＢ寿命を改善し、また基板バイアス回路やワード線昇圧回路を用いることなく優れた特性を得ることを可能とした半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、第１に、互いに交差して配設されたビット線とワード線、およびこれらの交差部に配列形成されたＭＯＳトランジスタとキャパシタからなるメモリセルを有するメモリセルアレイと、前記ワード線を選択するためのデコーダと、前記デコーダにより選択されたワード線に“Ｈ”レベル電位を与え、非選択のワード線に“Ｌ”レベル電位を与えるワード線駆動回路と、前記ビット線に接続されて前記メモリセルから読み出された信号電圧を増幅するビット線センスアンプとを有する半導体記憶装置において、出力端子が活性化された前記ビット線センスアンプを介して“Ｌ”レベル側のビット線に接続されて、前記ワード線の“Ｌ”レベル電位より高い“Ｌ”レベル電位を発生するビット線“Ｌ”レベル電位発生回路を備えたことを特徴とする。
【００１１】
本発明は、第２に、上述のビット線“Ｌ”レベル電位発生回路に加えて、出力端子が活性化された前記ビット線センスアンプを介して“Ｈ”レベル側のビット線に接続されて、前記ワード線の“Ｈ”レベル電位より低い“Ｈ”レベル電位を発生するビット線“Ｈ”レベル電位発生回路を備えたことを特徴とする。
【００１２】
本発明は、第３に、上述したビット線“Ｌ”レベル電位発生回路に加えて、前記ビット線センスアンプの活性化初期に一時的に、センスアンプのノードを前記ビット線“Ｌ”レベル電位発生回路から得られる“Ｌ”レベル電位より低い電位に接続する手段を備えたことを特徴とする。
【００１３】
本発明は、第４に、上述したビット線“Ｌ”レベル電位発生回路とビット線 “Ｈ”レベル電位発生回路を有する半導体記憶装置に更に加えて、外部から供給される電源電位の変動を検出する電源変動検出手段と、この電源変動検出手段により外部電源電位の低下が検出された時に、これに応じて前記ビット線“Ｈ”レベル電位発生回路の出力電位と前記ビット線“Ｌ”レベル電位発生回路の出力を互いに追随させて低下させると共に、前記ワード線駆動回路により非選択ワード線に与えられる“Ｌ”レベル電位を低下させる制御を行う制御手段とを備えたことを特徴とする。
【００１４】
【作用】
本発明による半導体記憶装置では、非選択ワード線の“Ｌ”レベル電位よりビット線の“Ｌ”レベル電位が高く設定される。換言すれば、非選択ワード線に繋がるメモリセルにおいて、トランスファゲートＭＯＳトランジスタのソース電位がゲート電位より高い状態になる。これによって、非選択時のトランスファゲートＭＯＳトランジスタ電流遮断特性が改善される。そしてトランスファゲートＭＯＳトランジスタの電流遮断特性が改善されれば、このトランスファゲートＭＯＳトランジスタのしきい値電圧を従来より低くできる。例えば、ＭＯＳトランジスタのチャネル不純物濃度を従来より低くして、しきい値電圧を零または負に設定することもできる。
【００１５】
更に、トランスファゲートＭＯＳトランジスタのしきい値低減とチャネル不純物濃度の低減によって、バックバイアス効果も低減して、メモリセルに“Ｈ”レベルを書き込み際のトランスファゲートＭＯＳトランジスタのしきい値も低下する。この結果、選択ワード線に与えられる“Ｈ”レベル電位として格別な昇圧電位を用いなくても“Ｈ”レベルの書き込みが可能になる。ワード線昇圧回路を用いなければ、トランスファゲートＭＯＳトランジスタのゲート酸化膜にかかる電界もそれだけ小さく抑えられるから、ゲート酸化膜の信頼性が向上し、ＴＤＤＢ寿命の長い半導体記憶装置が得られる。
【００１６】
また、非選択時のトランスファゲートＭＯＳトランジスタのソース電位がＶssより高いため、メモリセルを配置したｐ型ウェルの電位をＶssとしても実効的に基板バイアスが印加されたのと同じになる。したがって非選択時のトランスファゲートＭＯＳトランジスタの電流遮断特性が向上することから、従来必要とされていた基板バイアス発生回路も不要となり、消費電流が削減される。
【００１７】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
【００１８】
図１は、本発明の第１の実施例に係るＤＲＡＭの要部構成である。複数のビット線対ＢＬk ，／ＢＬk （ｋ＝０，１，…）と複数本のワード線ＷＬj （ｊ＝０，１，…）が互いに交差して配列されて、それらの交差部にｎチャネルトランスファゲートＭＯＳトランジスタとキャパシタからなるメモリセルＭＣが配設されて、メモリセルアレイが構成されている。この実施例では、メモリセルＭＣのトランスファゲートＭＯＳトランジスタは、しきい値電圧が零または負となるようにチャネル不純物濃度が設定されている。各ワード線ＷＬj の端部には、ワード線を選択するデコーダ３およびこのデコーダ３で選択されたワード線を駆動するワード線駆動回路２が設けられている。ワード線駆動回路２はこの実施例では、図２に示すように、“Ｈ”レベル出力がＶBLH と等しい電源電位Ｖcc、“Ｌ”レベル出力が接地電位ＶssであるＣＭＯＳインバータにより構成されている。各ビット線対ＢＬK ，／ＢＬK の端部にはそれぞれ、メモリセルＭＣからビット線に読み出された信号電圧を増幅するビット線センスアンプ１が設けられている。
【００１９】
ビット線センスアンプ１は、図３に示すように、ＰチャネルＭＯＳトランジスタＱ21，Ｑ22からなるＰＭＯＳセンスアンプＰＳＡと、ｎチャネルＭＯＳトランジスタＱ23，Ｑ24からなるＮＭＯＳセンスアンプＮＳＡにより構成されている。ＰＭＯＳセンスアンプＰＳＡの共通ソース線ＳＡＰはｐチャネルの活性化用ＭＯＳトランジスタＱ11を介して電源電位Ｖccに接続されている。ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡＮはｎチャネルの活性化用ＭＯＳトランジスタＱ12を介して、ビット線“Ｌ”レベル電位発生回路４に接続されている。
【００２０】
ビット線“Ｌ”レベル電位発生回路４は、ビット線センスアンプ１が活性化されたときにこれを介して“Ｌ”レベル側のビット線に出力端子が接続され、そのビット線に“Ｌ”レベル電位を与える。このビット線“Ｌ”レベル電位発生回路４から得られるビット線“Ｌ”レベル電位ＶBLL は、ワード線駆動回路２により非選択ワード線に与えられる“Ｌ”レベル電位（いまの場合接地電位Ｖss）よりも高い値に設定されている。
【００２１】
ビット線“Ｌ”レベル電位発生回路４の具体的な構成例は、図４に示されている。ビット線“Ｌ”レベル電位発生回路４は、抵抗Ｒ1 ，Ｒ2 により構成される基準電位発生回路４１、ｎチャネルのドライバＭＯＳトランジスタＱ41，Ｑ42と能動負荷を構成するｐチャネルＭＯＳトランジスタＱ43，Ｑ44により構成されるカレントミラー型ＣＭＯＳ差動増幅回路４２、および出力端子Ｎ1 の電位をＭＯＳトランジスタＱ42のゲートに帰還する抵抗Ｒ3 ，Ｒ4 からなる帰還回路４３により構成されている。これによりビット線“Ｌ”レベル電位発生回路４は、基準電位発生回路４１から得られる基準電位と出力端子Ｎ1 の電位を比較して、出力端子Ｎ1 には接地電位Ｖssより高いビット線“Ｌ”レベル電位ＶBLL を出力する。この出力は、制御信号ＳＥＮにより制御される活性化用ＭＯＳトランジスタＱ12を介してビット線センスアンプのＮＭＯＳセンスアンプ側の共通ソース線／ＳＡＮに供給されることになる。
【００２２】
図では省略しているが、この他に通常のＤＲＡＭと同様に、ビット線選択（カラム選択）を行うデコーダ、外部アドレスを取り込むアドレスバッファ，外部入出力端子とデータのやり取りを行うデータ入出力バッファ等が設けられる。
【００２３】
この実施例によるＤＲＡＭの動作を次に説明する。図５は、その動作波形である。デコーダ３により選択されたワード線ＷＬに、ワード線駆動回路２から“Ｈ”レベル電位＝Ｖccが与えられる。これにより、選択ワード線ＷＬに沿うメモリセルＭＣの信号電荷がビット線ＢＬk に読み出される。同時に、図では省略しているが、ダミーワード線が選択されてダミーセルのデータがダミービット線／ＢＬk に読み出される。いま、読み出されるデータが“Ｈ”レベルであるとすると、ビット線対ＢＬk ，／ＢＬk の間に微小電位差が生じる。ついで、制御信号ＳＥＮ，ＳＥＰによってセンスアンプ活性化用ＭＯＳトランジスタＱ11，Ｑ12がオンになり、ＰＭＯＳセンスアンプの共通ソース線ＳＡＰはＶccに、ＮＭＯＳセンスアンプの共通ソース線／ＳＡＮはＶBLL に設定される。これによりビット線センスアンプ１が活性化されて、ビット線対ＢＬk ，／ＢＬk の電位差が増幅されて、“Ｈ”レベル側のビット線ＢＬk がＶccに、“Ｌ”レベル側のビット線／ＢＬk がＶBLL にラッチされる。すなわち図３のＰＭＯＳセンスアンプＰＳＡではＭＯＳトランジスタＱ21がオンになって、これを介してビット線ＢＬk に電源電位Ｖccが与えられ、ＮＭＯＳセンスアンプＮＳＡではＭＯＳトランジスタＱ24がオンになって、これとトランスファゲートＭＯＳトランジスタＱ26を介してビット線“Ｌ”レベル電位発生回路４の出力であるＶBLL がビット線／ＢＬk に伝達される。
【００２４】
そして、ビット線ＢＬk の“Ｈ”レベルデータは、読み出されたメモリセルのキャパシタにトランスファゲートＭＯＳトランジスタを介して再書き込みされる。この時、メモリセルＭＣのトランスファゲートＭＯＳトランジスタのしきい値電圧が零または負に設定されているため、“Ｈ”レベル電位Ｖccが、所謂しきい値落ちを伴うことなく、そのまま書き込まれることになる。
【００２５】
読み出されたデータが“Ｌ”レベルの場合には、ビット線にラッチされる電位は、ビット線“Ｌ”レベル電位発生回路４から供給される電位ＶBLL であり、これがメモリセルに再書き込みされる。
【００２６】
この実施例のＤＲＡＭにおいてメモリセルのトランスファゲートＭＯＳトランジスタのゲート酸化膜に印加される電圧とメモリセルに蓄積される信号電圧の関係を、従来の代表的なＤＲＡＭと比較する。この実施例の場合、メモリセルに蓄えられる信号電圧は、Ｖcc−ＶBLL である。トランスファゲートＭＯＳトランジスタのゲート酸化膜に印加される電圧はＶccである。これに対して従来方式のＤＲＡＭでは、メモリセルに蓄積される信号電圧はＶcc−Ｖssである。トランスファゲートＭＯＳトランジスタのゲートに印加される電圧はＶcc＋ＶT(H)＋αである。ここで、αは、メモリセルに“Ｈ”レベルが書き込まれる際のトランスファゲートＭＯＳトランジスタのしきい値電圧ＶT(H)に対するマージンである。しきい値電圧ＶT(H)は、ソース電位がＶccとなるために、バックバイアス効果をＶcc−ＶBBだけ受けている。ここでＶBBは、基板バイアス発生回路から基板に与えられる基板バイアス電圧である。したがってこの実施例では、従来方式に比べて、トランスファゲートＭＯＳトランジスタのゲート酸化膜に印加される電圧が、従来方式と比較してＶT(H)分低くなる。これにより、この実施例では信頼性が向上する。
【００２７】
次に、実施例と従来例とでメモリセルに蓄積される信号電圧が同じとした場合を比較する。従来方式で、チップ内部で電位Ｖcc1 と電位Ｖssを用いているとする。このとき従来方式でゲート酸化膜に印加される電圧は、Ｖcc1 ＋ＶT ＋マージン＝Ｖcc−ＶBLL ＋ＶT(H)＋マージンである。ここで、ＶBLL は、ワード線非選択時のトランスファゲートＭＯＳトランジスタのしきい値電圧ＶT(L)程度である。したがってこの様な信号電圧一定の条件で比較しても、この実施例の方が従来方式に比べてゲート酸化膜に印加される電圧は、ＶT(H)−ＶT(L)分低くなる。これにより、やはり信頼性が向上する。
【００２８】
またこの実施例では、トランスファゲートＭＯＳトランジスタのソース電位が最低でもＶBLL になるから、その分ＭＯＳトランジスタにはバックバイアスがかかっている。したがって従来のように、メモリセルアレイが形成されたｐ型基板（またはｐ型ウェル）に負バイアスを与えるための基板バイアス発生回路が不要であり、ｐ型基板（またはｐ型ウェル）の電位を接地電位Ｖssにすることができる。さらにワード線昇圧回路も必要としない。
【００２９】
図６は、本発明の第２の実施例のＤＲＡＭの要部構成である。先の実施例と対応する部分には先の実施例と同一符号を付してある。この実施例では、ビット線“Ｌ”レベル電位発生回路４の他に、ビット線“Ｈ”レベル電位発生回路５が設けられ、その出力端子Ｎ2 がＰＭＯＳセンスアンプの活性化用ＭＯＳトランジスタＱ11のソースに接続されている。このビット線“Ｈ”レベル電位発生回路５は、選択ワード線に与えられる“Ｈ”レベル電位＝Ｖccよりも低い“Ｈ”レベル電位をビット線に与えるためのものである。
【００３０】
ビット線“Ｈ”レベル電位発生回路５の具体的な構成例は、図７に示されている。図示のようにビット線“Ｈ”レベル電位発生回路５は、抵抗Ｒ71，Ｒ72により構成される基準電位発生回路５１、ｐチャネルのドライバＭＯＳトランジスタＱ73，Ｑ74と能動負荷を構成するｎチャネルＭＯＳトランジスタＱ71，Ｑ72により構成されるカレントミラー型ＣＭＯＳ差動増幅回路５２、および出力端子Ｎ2 の電位をＭＯＳトランジスタＱ74のゲートに帰還する抵抗Ｒ73，Ｒ74からなる帰還回路５３により構成されている。これによりビット線“Ｌ”レベル電位発生回路５は、電源電位Ｖccよりは低いビット線“Ｈ”レベル電位ＶBLH を出力する。この出力は、制御信号ＳＥＰにより制御される活性化用ＭＯＳトランジスタＱ11を介して、ビット線センスアンプ１のＰＭＯＳセンスアンプ側の共通ソース線ＳＡＰに供給され、ビット線センスアンプ１が活性化されたときに“Ｈ”レベル側ビット線に供給されることになる。
【００３１】
図８は、この実施例のＤＲＡＭの動作波形を、先の実施例の図５に対応させて示している。
【００３２】
この実施例によっても先の第１の実施例と同様の効果が得られる。またこの実施例では、ビット線“Ｈ”レベル電位ＶBLH が選択ワード線の電位Ｖccより低く設定されているために、メモリセルのトランスファゲートＭＯＳトランジスタのしきい値電圧を第１の実施例程に低くしなくても、“Ｈ”レベルビット線の“Ｈ”レベル電位をそのまま書き込む事ができる。
【００３３】
図１の実施例において、ワード線駆動回路２の部分にワード線昇圧回路を設け、選択ワード線にＶcc＋αなる“Ｈ”レベル電位を与えるようにしてもよい。その場合の動作波形を、図５に対応させて示すと、図９のようになる。この様にすれば、第１の実施例の場合に比較してトランスファゲートＭＯＳトランジスタのしきい値電圧をそれ程低くすることなく、“Ｈ”レベルのビット線電位をメモリセルに書き込む事ができる。しかしこの場合でも、従来方式に比べるとトランスファゲートＭＯＳトランジスタのしきい値電圧を低くして十分な電流遮断特性を得ることができる。そしてメモリセルに書き込まれる“Ｌ”レベル電位が従来方式より高くなるため、ゲート酸化膜にかかる電圧は低くなり、信頼性は向上する。
【００３４】
図１０は、本発明のＤＲＡＭでのトランスファゲートＭＯＳトランジスタのしきい値電圧と従来例のそれとを等しいとした場合に得られるトランスファゲートＭＯＳトランジスタの特性を比較して示している。すなわち本発明ではゲート電位がソース電位よりＶBLL だけ低い状態でオフしているから、電流遮断特性が従来より優れている。そして本発明の場合、従来よりもしきい値電圧を少なくともＶBLL 分だけ下げても、従来と同程度の電流遮断特性が得られることになる。
【００３５】
次に、図１１を用いて、ビット線“Ｌ”レベル電位ＶBLL とワード線“Ｈ”レベル電位ＶWLH の関係を定量的に説明する。ここでは、トランスファゲートＭＯＳトランジスタのゲート酸化膜の膜厚を７nmとしている。図１１の横軸は、ビット線“Ｌ”レベル電位ＶBLL であり、縦軸はメモリセルにしっかりと“Ｈ”レベルが書き込むに最低必要なワード線“Ｈ”レベル電位ＶWLH である。但し、トランスファゲートＭＯＳトランジスタのチャネル不純物濃度は、ビット線“Ｌ”レベル電位ＶBLL により変化させている。
【００３６】
従来方式では、トランスファゲートＭＯＳトランジスタのしきい値電圧に下限がある。それは、サブスレッショルド・スイングＳと許容リーク電流で決まる。室温でＳ＝７０ｍＶ／decade、許容リーク電流１０-15 Ａという典型値を用いると、しきい値電圧の下限は、約０．６Ｖである。すなわち、しきい値電圧Ｖt をドレイン電流１０-6Ａが得られるゲート電圧であると定義すると、
−log １０-15 −log １０-6＝９
Ｖt ＝９×７０［ｍＶ］＝０．６３
となり、およそ０．６Ｖとなる。
【００３７】
ワード線の“Ｌ”レベル電位をＶss＝０Ｖとし、ビット線“Ｌ”レベル電位ＶBLL を０Ｖより高くすれば、従来方式よりしきい値電圧を下げることができ、チャネル不純物濃度も下げられる。ワード線“Ｈ”レベル電位ＶWLH は、“Ｈ”レベルが十分にメモリセルに書き込めるように、次の式で下限が決まる。
【００３８】
ＶWLH ＝ＶBLH ＋Ｖt(0)＋ΔＶt
ここで、Ｖt(0)はバックバイアスのかからない０Ｖ書き込みの場合のしきい値電圧であり、ΔＶt はバックバイアス効果分である。
【００３９】
ビット線“Ｌ”レベル電位ＶBLL を０Ｖより高くしてチャネル不純物濃度を低くできると、ΔＶt も小さくなるので、ワード線“Ｈ”レベル電位ＶWLH を下げることができる。信号量であるＶBLH −ＶBLL が一定としても、ＶBLL を高くした分だけしきい値電圧Ｖt(0)を下げられるので、結局ワード線“Ｈ”レベル電位ＶWLL を下げられる。
【００４０】
図１１では、ＶBLL を０Ｖより高くすることで、ワード線“Ｈ”レベル電位ＶWLH をどの程度下げられるかが、信号量ＶBLH −ＶBLL をパラメータとして示されている。従来方式すなわちＶBLL ＝０Ｖにおけるワード線“Ｈ”レベル電位ＶWLH は、信号量２．０Ｖで３．１７Ｖ以上でないといけない。ビット線“Ｌ”レベル電位ＶBLL を１Ｖ程度に上げ、信号量ＶBLH −ＶBLL ＝２．０Ｖとすると、ワード線“Ｈ”レベル電位ＶWLH が２，７Ｖ程度で良いことがわかる。
【００４１】
なお、ＶBLL が１Ｖ以上ではＶcc＝３．３Ｖを仮定した場合、Ｖccmin （＝３Ｖと仮定する）で信号量を２．０Ｖとることができなくなるので、図では、この部分を破線で示している。
【００４２】
図１１を別の観点から見れば、従来と同じワード線“Ｈ”レベル電位ＶWLL 、すなわち同じ信頼性を仮定すると、本発明によってより多くの信号量が蓄えられることが分かる。
【００４３】
図１２は、トランスファゲートＭＯＳトランジスタのチャネル不純物濃度ＮA （／cm3 ）をパラメータとして、ビット線“Ｌ”レベル電位ＶBLL と選択ワード線の“Ｈ”レベル電位ＶWLH の関係を示している。図の斜線部で回路およびトランジスタを設計すれば、外部電源電位Ｖcc＝３．３Ｖ±０．３Ｖにおいてワード線を昇圧することなく信号量２．０Ｖを得ることができる。
【００４４】
図１３は、本発明の第３の実施例のＤＲＡＭの要部構成を示す。基本構成は、図１に示した第１の実施例と同様である。図１の実施例と異なる点は、ビット線センスアンプ１のＮＭＯＳセンスアンプ側の活性化用ＭＯＳトランジスタＱ12に並列に、もう一つの活性化用ＭＯＳトランジスタＱ13が設けられていることである。第１の活性化用ＭＯＳトランジスタＱ12のソースには第１の実施例と同様にビット線“Ｌ”レベル電位発生回路４が設けられている。第２の活性化用ＭＯＳトランジスタＱ13のソースは接地電位に接続されている。この第２の活性化用ＭＯＳトランジスタＱ13のゲートは、ビット線センスアンプ１の活性化初期に一時的に立ち上がる制御信号ＳＥＮ2 により制御される。
【００４５】
ビット線“Ｌ”レベル電位発生回路４は、基本的に先の実施例と同様のものでよいが、この実施例では図１４のように構成されている。抵抗Ｒ31，Ｒ32によって基準電位発生回路３１が構成されている。ｐチャネルのドライバＭＯＳトランジスタＱ31，Ｑ32とｐチャネル側の電流源トランジスタＱ33、能動負荷を構成するｎチャネルのＭＯＳトランジスタＱ34，Ｑ35とｎチャネル側の電流源トランジスタＱ36によりカレントミラー型ＣＭＯＳ差動増幅回路３２が構成されている。基準電位発生回路３１の出力端子が一方のドライバＭＯＳトランジスタＱ31のゲートに接続され、他方のドライバＭＯＳトランジスタＱ32のゲートが出力端子Ｎ1 に接続されている。そしてゲートがドライバＭＯＳトランジスタＱ31のドレインに接続され、ドレインが出力端子Ｎ1 に接続されたｎチャネルＭＯＳトランジスタＱ37が設けられている。
【００４６】
このビット線“Ｌ”レベル電位発生回路では、基準電位発生回路３１がビット線“Ｌ”レベルの設計電位を発生し、この設計電位と端子Ｎ1 の電位をカレントミラー型比較回路が比較してトランジスタＱ37を制御することにより、端子Ｎ1 にビット線“Ｌ”レベル電位ＶBLL を発生する。
【００４７】
この実施例のＤＲＡＭの動作を、図１５の動作波形を参照して説明する。選択されたワード線が立ち上がってメモリセルデータがビット線対ＢＬ，／ＢＬに読み出される。その後、ＰＭＯＳセンスアンプ側の制御信号ＳＥＰが立ち下がり、ＮＭＯＳセンスアンプ側の制御信号ＳＥＮ1 が立ち上がってビット線センスアンプ１が活性化される。このビット線センスアンプ１の活性化の初期に、図３に示すビット線センスアンプ１のＮＭＯＳセンスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡ間のトランスファゲートＭＯＳトランジスタＱ25，Ｑ26の制御クロックφT が“Ｌ”レベルになって、ＮＭＯＳセンスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡが一旦切り離される。そしてＮＭＯＳセンスアンプＮＳＡ側の第２の活性化ＭＯＳトランジスタＱ13の制御信号ＳＥＮ1 が立ち上がる。
【００４８】
これにより、ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡＮが接地されて、ビット線ＢＬk ，／ＢＬk の微小電位差が与えられていたＮＭＯＳセンスアンプＮＳＡのノードＢＬk ′，／ＢＬk ′の電位差が増幅され、“Ｌ”レベル側のノード（図１５の場合ノード／ＢＬk ′）が、ビット線“Ｌ”レベル電位より低いおよそ０Ｖまで下がる。
【００４９】
その後、制御信号ＳＥＮ2 が“Ｌ”レベルに戻って第２の活性化用ＭＯＳトランジスタＱ13はオフになり、制御信号φT が“Ｈ”レベルになってＮＭＯＳセンスアンプＮＳＡとＰＭＯＳセンスアンプＰＳＡが再び接続されて、“Ｈ”レベル側ビット線ＢＬk がＰＭＯＳセンスアンプＰＳＡにより電源電位Ｖccまで引き上げられる。“Ｌ”レベル側ビット線／ＢＬK は、第１の実施例と同様に、ビット線“Ｌ”レベル電位発生回路４から得られる“Ｌ”レベル電位ＶBLL に設定される。
【００５０】
この実施例によれば、ビット線センスアンプでの増幅動作が高速化される。これを従来方式と比較して具体的に説明する。信号量は、従来例と本実施例とで等しく、Ｖcc1 ＝Ｖcc−ＶBLL であるとし、また（１／２）Ｖccプリチャージ方式を採用しているとする。この実施例の場合、ビット線プリチャージ電位は、ＶBLL ＋（１／２）Ｖccであり、従来方式では（１／２）Ｖcc1 である。従来例では、ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡＮはプリチャージ電位（１／２）Ｖccから接地電位に向けて引き下げられる。したがってＮＭＯＳセンスアンプの構成トランジスタのゲート・ソース間電圧は最大でも（１／２）Ｖccである。これに対してこの実施例では、ＮＭＯＳセンスアンプＮＳＡの共通ソース線／ＳＡＮを活性化初期に一時的に接地電位Ｖssまで落とすから、センスアンプ・トランジスタのゲート・ソース間電圧はＶBLL ＋（１／２）Ｖccと大きくなる。したがって従来例よりも高速のセンス動作が保証されることになる。
【００５１】
その他、ＤＲＡＭの信頼性等に関しては、この実施例でも先の実施例と同様の効果が得られる。
【００５２】
図１６は、第４の実施例のＤＲＡＭの要部構成である。この実施例は、図１３の実施例に対して更に、ビット線“Ｈ”レベル電位発生回路５を設けたものである。
【００５３】
ビット線“Ｈ”レベル電位発生回路５は、先に説明した第２の実施例のものと基本的に同じものでよいが、この実施例では、図１７の構成を用いている。即ち、抵抗Ｒ51，Ｒ52からなる基準電位発生回路７１と、ｎチャネルのドライバＭＯＳトランジスタＱ51，Ｑ52、ｎチャネル側の電流源トランジスタＱ52、能動負荷を構成するｐチャネルのＭＯＳトランジスタＱ54，Ｑ55とｐチャネル側電流源トランジスタＱ56により構成されるカレントミラー型ＣＭＯＳ差動増幅回路７２を有する。またゲートがドライバＭＯＳトランジスタＱ51のドレインに接続され、ドレインが出力端子Ｎ1 に接続されたｐチャネルＭＯＳトランジスタＱ57が設けられている。
【００５４】
基準電位発生回路７１は、ビット線“Ｌ”レベル設計電位を出力し、この電位と端子Ｎ2 の電位をカレントミラー型比較回路で比較して、トランジスタＱ57を制御することにより、ビット線“Ｈ”レベル電位ＶBLH を出力する。
【００５５】
この実施例のＤＲＡＭの動作波形は図１８に示されている。基本的に第３の実施例のものと同様であり、ビット線センスアンプの活性化初期にＮＭＯＳセンスアンプの共通ソースノードが接地されて、高速のセンス動作が行われる。またこの実施例では、ビット線“Ｈ”レベル電位発生回路５によって、第２の実施例の場合と同様、ビット線の“Ｈ”レベル電位がＶccより低い値に設定されている。
【００５６】
従ってこの実施例によれば、第２の実施例の効果と第３の実施例の効果が併せて得られる。
【００５７】
図１９は、本発明の第５の実施例のＤＲＡＭの要部構成である。この実施例は、第４の実施例の構成に加えて、ＰＭＯＳセンスアンプの共通ソース線ＳＡＰに活性化用ｐチャネルＭＯＳトランジスタＱ11と並列に、もう一つの活性化用ｐチャネルＭＯＳトランジスタＱ14が設けられている。第１の活性化用ＭＯＳトランジスタＱ11のソースはビット線“Ｈ”レベル電位発生回路５に接続され、第２の活性化用ＭＯＳトランジスタＱ14のソースは電源電位Ｖccに接続されている。この第２の活性化用ＭＯＳトランジスタＱ14は、ＮＭＯＳセンスアンプの共通ソース線／ＳＡＮの第２の活性化用ＭＯＳトランジスタＱ13と同様に、センスアンプ活性化の初期に一時的に制御信号ＳＥＰ2 により制御されてオンして、“Ｈ”レベル側ビット線をＶccまで上昇させる働きをする。
【００５８】
図２０にこの実施例のＤＲＡＭの動作波形が示されている。その動作は基本的に第４の実施例と同様である。センス動作の初期に制御信号ＳＥＮ2 が立ち上がって活性化用ＭＯＳトランジスタＱ13の働きで、ＮＭＯＳセンスアンプＮＳＡの“Ｌ”レベル側ノードが接地電位Ｖssまで落ちると同時に、制御信号ＳＥＰ2 が立ち下がって活性化用ＭＯＳトランジスタＱ14の働きでＰＭＯＳセンスアンプＰＳＡの共通ソース線が電源電位Ｖccまで引き上げられる。
【００５９】
従ってこの実施例によれば、“Ｈ”レベル側ビット線を、ビット線“Ｈ”レベル電位発生回路５により制限される電位ＶBLH までリストアするに要する時間が短縮される。
【００６０】
図２１は、図１３に示した第３の実施例のＤＲＡＭにおけるビット線“Ｌ”レベル電位ＶBLL とメモリセルに蓄えられる信号量の最大値の関係を示している。この実施例のように選択ワード線の電位ＶWLH とビット線“Ｈ”レベル電位ＶBLH が共に電源電位Ｖccである場合、トランスファゲートＭＯＳトランジスタの信頼性が一定（すなわちＶWLH ＝一定）となり、ビット線“Ｌ”レベル電位ＶBLL を、従来例での接地電位Ｖssより大きくすることによって、図示のように蓄えられる信号量を大きくする事ができる。そして、ビット線“Ｌ”レベル電位ＶBLL を０．７Ｖ程度にすることによって、最大信号量が得られる。ビット線“Ｌ”レベル電位ＶBLL が０．７Ｖ以上になると、メモリセルに“Ｈ”レベルが書き込まれる際のトランスファゲートＭＯＳトランジスタのしきい値ＶT(H)をワード線非選択時の電流遮断特性を劣化させることなく０Ｖ以下にすることができるにも拘らず、メモリセルに書き込むことのできる電位がＶBLH （＝Ｖcc））を越えることがなく一定であるため、蓄えられる信号量（Ｖcc−ＶBLL ）は減少に転ずる。
【００６１】
従ってこのデータから、図１３の実施例の場合に、信頼性を一定に保ったままメモリセルにＶBLH （＝Ｖcc）をフルに書き込みたいならば、ＶBLL を０．７Ｖ以上に設定し、信頼性を一定に保ったまま信号量を可能な限り大きくしたいならば、ＶBLL を０．７Ｖ程度に設定する事が重要である。また信号量を一定に保ったまま信頼性を可能な限り向上させたい場合にも、ＶBLL を０．７Ｖ程度に設定することが重要である。
【００６２】
図２２は、メモリセルに蓄えられる信号量（ＶBLH −ＶBLL ）と初期センス時間の関係を示している。初期センス時間は、センス初期段階にＮＭＯＳセンスアンプによりビット線対の電位差が十分大きくなるまでの時間であり、具体的にここではビット線対の電位差が蓄えられる信号量の２０％になるまでの時間としている。図では、ビット線“Ｌ”レベル電位ＶBLL ＝Ｖssである従来例と、ＶBLL ＝０．８Ｖの本発明の場合について、ＮＭＯＳセンスアンプのトランジスタのしきい値電圧をパラメータとして示しているが、ＶBLL が他の値である場合も同様である。
【００６３】
２５６ＭＤＲＡＭでは、トランスファゲートＭＯＳトランジスタの信頼性を確保するため内部電源電位は２Ｖ程度まで下がるが、図から明らかなように従来方式では、／ＳＡＮを接地する本発明の実施例に比べてセンス速度が遅くなる。集積度がさらに向上して内部電源電位をさらに小さくしなければならない場合、従来例ではセンスすらできなくなる。
【００６４】
さらに図２３は、トランスファゲートＭＯＳトランジスタのにしきい値電圧と初期センス時間の関係を示している。これは信号量が２Ｖの場合であるが、他の信号量の場合も同様である。ＭＯＳトランジスタのしきい値はプロセス条件によって±０．２Ｖ程度の変動を示すので、従来方式ではセンス速度はプロセス条件に大きく影響を受けることになる。ビット線“Ｌ”レベル電位をＶssより高く設定し、かつ初期増幅時に／ＳＡＮを接地する本発明により、その悪影響を抑制できることがわかる。
【００６５】
図１３，図１６，図１９等の実施例において、ワード線駆動回路２において、選択ワード線に与える“Ｈ”レベル電位をＶccとしたが、これらにＶcc以外の例えば昇圧電位を用いることも有効である。その場合、ワード線駆動回路２は、図２４(a) 或いは(b) に示すように、ＣＭＯＳインバータを構成するｐチャネルＭＯＳトランジスタのソースには、内部で生成された信号φW （＝ＶWLH ）が入ることになる。
【００６６】
図２５は、図１３の実施例において、φW ＝Ｖcc＋αなる昇圧電位を用いた場合の動作波形を図１５に対応させて示している。この様にワード線昇圧電位を用いれば、ビット線“Ｈ”レベル電位がＶccであるため、図１３の実施例において必要とされる程にトランスファゲートＭＯＳトランジスタのしきい値電圧を下げることなく、“Ｈ”レベル電位をメモリセルに書き込むことができる。しかし従来例に比べるとトランスファゲートＭＯＳトランジスタのしきい値電圧をさげることができ、したがってワード線選択時の“Ｈ”レベル電位ＶWLH はより低く設定できるから、トランスファゲートＭＯＳトランジスタのゲート酸化膜にかかる電圧を小さくして信頼性向上をはかることができる。
【００６７】
図２６，図２７は同様に、それぞれ図１６，図１９の実施例においてワード線駆動回路２の“Ｈ”レベル側ワード線電位に昇圧電位を用いた場合の動作波形を、それぞれ図１８，図２０に対応させて示している。
【００６８】
以上の実施例では、チップ内部電源電位を外部電源電位Ｖccとして説明したが、外部電源電位を降下した内部電源電位を用いてもよい。また図２４に示したワード線駆動回路２において、ワード線“Ｈ”レベル電位ＶWLH として、Ｖccより昇圧した電位ではなく、Ｖccより低い電位を用いることもできる。
【００６９】
図２８は、図１３の実施例のＤＲＡＭにおいてその様なＶccより低いワード線“Ｈ”レベル電位を用いた場合の動作波形を、図１５に対応させて示している。これは、“Ｈ”レベルが書き込まれる際のトランスファゲートＭＯＳトランジスタのしきい値電圧を負になるまで下げることにより実現できる。この場合、トランスファゲートＭＯＳトランジスタのゲート酸化膜に印加される電圧はさらに低くなり、信頼性が一層向上する。
【００７０】
同様に、図２９は、図１６の実施例に於いて、ワード線の“Ｈ”レベル電位ＶWLH をＶccより低いビット線“Ｈ”レベル電位ＶBLH に設定した場合の動作波形を、図１９に対応させて示している。これは、ワード線“Ｈ”レベル電位供給回路としてビット線“Ｈ”レベル電位発生回路５を共用することにより得られる。この場合、図１６の実施例と同じ信頼性を保証しながら、メモリセルへの“Ｈ”レベル書き込みが出来る。
【００７１】
同様に、図３０は、図１９の実施例に於いて、ワード線の“Ｈ”レベル電位ＶWLH をＶccより低いビット線“Ｈ”レベル電位ＶBLH に設定した場合の動作波形を、図２０に対応させて示している。
【００７２】
本発明において、図３１(a) 或いは(b) のようなワード線駆動回路２を用いることもできる。これは、ワード線“Ｌ”レベル電位を発生するｎチャネルＭＯＳトランジスタのソースを接地電位Ｖssではなく、それより高い電位、例えば図のようにビット線“Ｌ”レベル電位ＶBLL としたものである。
【００７３】
図３２は、図１３の実施例においてこの様なワード線駆動回路を用いた場合の動作波形を、図１５に対応させて示している。図のように、ワード線“Ｈ”レベル電位には昇圧電位φW ＝Ｖcc＋αを用い、ワード線“Ｌ”レベル電位にはビット線“Ｌ”レベル電位ＶBLL を用いている。ワード線“Ｌ”レベル電位の発生回路としては、ビット線“Ｌ”レベル電位発生回路をそのまま共用することができる。
【００７４】
図３３は、図１６の実施例に於いて、ワード線“Ｌ”レベル電位としてビット線“Ｌ”レベル電位ＶBLL を用いた場合の動作波形である。ワード線“Ｈ”レベル電位としてはこの場合Ｖccを用いている。
【００７５】
さらに図３４は、図１９の実施例において同様にワード線“Ｌ”レベル電位としてビット線“Ｌ”レベル電位ＶBLL を用いた場合の動作波形である。
【００７６】
図３５〜図３７は、本発明のＤＲＡＭのビット線“Ｌ”レベル電位発生回路４の配置に着目した具体的なチップレイアウトの例である。
【００７７】
図３５では、チップ１０に図示のようにセルアレイブロック１１1 ，１１2 ，…が配置され、そのセルアレイブロック１１の間にＮＭＯＳセンスアンプの共通ソース線／ＳＡＮ1 ，／ＳＡＮ2 ，…が配設されて、これら共通ソース線／ＳＡＮ1 ，／ＳＡＮ2 ，…の端部にそれぞれビット線“Ｌ”レベル電位発生回路４が配置されている。
【００７８】
図３６では、複数のセルアレイブロック１１でビット線“Ｌ”レベル電位発生回路４が共用される例を示している。
【００７９】
図３７では、ビット線“Ｌ”レベル電位発生回路４が、各セルアレイブロック１１毎に設けられる回路部４1 ，４2 ，…と複数のセルアレイブロック１１で共用される回路部４0 に分割されて配置される場合を示している。例えば、増幅時には、各セルアレイブロック毎に設けられた駆動能力の小さい回路部４1 ，４2 ，…のみを用い、それ以外の用途には電流引き抜き能力の高い共用回路部４0 を活性化して用いるといった使用方法が可能である。
【００８０】
図１６，図１９等の実施例におけるビット線“Ｈ”レベル電位発生回路５についても、上に述べたビット線“Ｌ”レベル電位発生回路４の配置に準じて配置すればよい。
【００８１】
以上の実施例では、ビット線センスアンプ１として、図３に示すようにＰＭＯＳセンスアンプＰＳＡとＮＭＯＳセンスアンプＮＳＡの間に、制御信号φT で制御されるトランスファゲートＭＯＳトランジスタが設けられた構成を用いたが、他のセンスアンプ構成を用いることもできる。
【００８２】
例えば、図３８に示すように、ＰＭＯＳセンスアンプＰＳＡとＮＭＯＳセンスアンプＮＳＡのノードが常に接続された状態として、これとビット線ＢＬk ，／ＢＬk の間にトランスファゲートＭＯＳトランジスタＱ61，Ｑ62を設ける構成としてもよい。これにより、センス速度をより速くすることができる。この場合、トランスファゲートＭＯＳトランジスタＱ61，Ｑ62にｎチャネルＭＯＳトランジスタを用いると、データ転送にしきい値落ちがあるので注意が必要である。特にビット線“Ｈ”レベル電位がＶccの場合には、制御信号φT としてＶcc以上に昇圧した電位を必要とする。これに対して、図に示すようにトランスファゲートＭＯＳトランジスタＱ61，Ｑ62にｐチャネルを用いれば、昇圧電位を用いることなく、確実なデータ転送ができる。そして初期センス時にＮＭＯＳセンスアンプ側の共通ソース線／ＳＡＮの引き下げと同時にＰＭＯＳセンスアンプ側共通ソース線ＳＡＰの引上げを行うことにより、ビット線対ＢＬk ，／ＢＬk 間の電位差が十分大きくなるまでの時間（初期センス時間）を短縮することができる。
【００８３】
さらに、図３９に示すように、ビット線センスアンプを左右のビット線対で共用する共有センスアンプ方式とすれば、チップ面積の縮小が可能である。
【００８４】
以上の実施例では、ビット線のプリチャージ電位がビット線“Ｈ”レベル電位とビット線“Ｌ”レベル電位の中間に設定される場合を前提としたが、これ以外のプリチャージ電位を用いた場合にも本発明は有効である。更に、ビット線“Ｌ”レベル電位発生回路４で生成した電位をビット線“Ｌ”レベル電位としてのみ用いることなく、他の周辺回路の信号として利用することもできる。ビット線“Ｈ”レベル電位発生回路５により得られる電位についても同様である。
【００８５】
以上においては、外部電源電位Ｖccが一定でかつ十分低いという前提で実施例を説明した。外部電源電位Ｖccが異なる幾つかの使用環境下でＤＲＡＭを使用する場合には、信頼性とメモリ性能に対する配慮が必要である。
【００８６】
図４０は、ビット線“Ｌ”レベル電位ＶBLL とビット線“Ｈ”レベル電位ＶBLH の電源電位Ｖcc依存性との関係でその問題点を示したものである。電源電位Ｖccが高い環境では、既に述べたようにメモリセルのトランスファゲートＭＯＳトランジスタのゲート酸化膜の信頼性が大きな問題になる。これに対して電源電位Ｖccの低い環境で使用すると、ビット線“Ｈ”レベル電位ＶBLH が必然的に図４１に示すように電源電位Ｖccともに低下するので、メモリセルに蓄積される信号量ＶBLH −ＶBLL が小さくなる。したがってビット線センスアンプによる安定なセンス動作ができなくなる。
【００８７】
図４１は、この様な問題を解決した本発明の第６の実施例のＤＲＡＭの要部構成である。これは、先の図１６の実施例の構成を基本として、これに対して電源電位変動に対する補償手段を組み込んだ実施例である。ビット線“Ｌ”レベル電位発生回路８１およびビット線“Ｈ”レベル電位発生回路８３がそれぞれ、図１６のビット線“Ｌ”レベル電位発生回路４およびビット線“Ｈ”レベル電位発生回路５に対応して、後に説明するようにこれらとは異なる構成をもって設けられている。またこれまでの実施例にはない外部電源電位Ｖccの低下を検出する電源電位低下検出回路８４が設けられている。この電源電位低下検出回路８４の出力により制御される駆動回路８５によって駆動されるチャージポンプ回路８６が設けられている。チャージポンプ回路８６は、外部電源電位の変動によって出力電位が変動するビット線“Ｈ”レベル電位発生回路８３の出力を電源として用いて、ワード線駆動回路２の“Ｌ”レベル電位端子に電源変動に依存した“Ｌ”レベル電位を与えるものとして用いられる。ビット線“Ｌ”レベル電位発生回路８１の基準電位を生成する基準電位発生回路８２も、このチャージポンプ回路８６の出力により制御されるようになっている。またワード線駆動回路２の“Ｌ”レベル電位端子は、ＭＯＳトランジスタＱ80を介して接地されており、このＭＯＳトランジスタＱ80は電源電位低下検出回路８４の出力により制御されてオン，オフするようになっている。
【００８８】
図４２は、図４１のビット線“Ｈ”レベル電位発生回路８３およびチャージポンプ回路８６の部分の具体的な構成である。ビット線“Ｈ”レベル電位発生回路８３は、抵抗Ｒ81とダイオード接続されたｎチャネルＭＯＳトランジスタＱ91により構成された基準電位発生回路と、比較回路となる演算増幅器ＯＰ、およびｐチャネルＭＯＳトランジスタＱ92と抵抗Ｒ82，Ｒ83の直列回路により構成されている。基準電位発生回路からはＭＯＳトランジスタＱ91のしきい値電圧ＶTNなる基準電位が得られ、抵抗Ｒ82，Ｒ83の接続ノードの電位がこれと比較される。
【００８９】
したがってこのビット線“Ｈ”レベル電位発生回路８３の出力電位ＶBLH は、図４５に示すように、外部電源電位Ｖccがある値以下においては電源電位Ｖccに比例し、その電源電位以上においては一定の値となる。その一定値は、
ＶBLH ＝ＶTN・（Ｒ82＋Ｒ83）／Ｒ82
で表される。
【００９０】
この様にしてビット線“Ｈ”レベル電位発生回路８３からは電源電位変動に依存したビット線“Ｈ”レベル電位ＶBLH が発生され、これがチャージポンプ回路８６の電源として用いられる。
【００９１】
チャージポンプ回路８６は、電荷を蓄積転送するためのキャパシタＣ、最初のキャパシタに電荷を汲み上げるポンプの働きをするダイオード接続されたｎチャネルＭＯＳトランジスタＱ93、キャパシタＣ間を一方向に電荷転送するダイオード接続されたｎチャネルＭＯＳトランジスタＱ94，Ｑ95，Ｑ96により構成された周知のものである。通常接地電位に接続されるＭＯＳトランジスタＱ93のソースが、ビット線“Ｈ”レベル電位発生回路８３の出力に接続されており、外部電源電位Ｖccの低下がなく、このビット線“Ｈ”レベル電位発生回路８３の出力電位が一定の間はチャージポンプ回路８６からは負の出力は得られない。電源電位Ｖccが低下してこの“Ｈ”レベル電位発生回路から得られる出力電位が低下すると、チャージポンプ回路８６はそれに比例して負の出力を出せる状態になる。このチャージポンプ回路８６は、電源電位低下検出回路８４によって検出されたある電源電位以下で動作開始する駆動回路８５から得られるクロックφ1 ，φ2 より制御されて、その電源電位以下に於いて、接地電位より低い、電源電位変動に依存するワード線“Ｌ”レベル電位ＶWLL が発生されることになる。
【００９２】
このようにしてチャージポンプ回路８６から得られるワード線“Ｌ”レベル電位ＶWLL が、図４３に示すようにワード線駆動回路２を構成するＣＭＯＳインバータのｎチャネルＭＯＳトランジスタのソース端子に入力されることになる。
【００９３】
これによって、図４５に示すように、ビット線“Ｈ”レベル電位ＶBLH の変動に追随したワード線“Ｌ”レベル電位ＶWLL が得られる。すなわち、電源電位低下によってビット線“Ｈ”レベル電位ＶBLH が低下した場合には、非選択ワード線に与えられるワード線“Ｌ”レベル電位ＶWLL もそれに比例して低下する。
【００９４】
さらに、ビット線“Ｌ”レベル電位発生回路８１およびその基準電位発生回路８２もチャージポンプ回路８６の出力により制御される。ビット線“Ｌ”レベル電位発生回路８１およびその基準電位発生回路８２の部分の具体的に構成は、図４４に示されている。ビット線“Ｌ”レベル電位発生回路８１は、基本的には先の実施例で説明した例えば図１４に示したものと同じであり、カレントミラー型ＣＭＯＳ差動増幅回路である。基準電位発生回路８２は、電源電位変動によらず一定の基準電位を発生する抵抗Ｒ91とダイオード接続されたｎチャネルＭＯＳトランジスタＱ108 の部分と、電源電位変動に依存する抵抗Ｒ91とダイオード接続されたｎチャネルＭＯＳトランジスタＱ109 の部分とからなる。すなわち、一方のＭＯＳトランジスタＱ108 のソースは接地されていて、そのドレインからは電源電位変動によらず一定の基準電位として、ｎチャネルＭＯＳトランジスタＱ108 のしきい値電圧相当の出力が得られる。もう一方のＭＯＳトランジスタＱ109 のソースにはチャージポンプ回路８６から得られるワード線“Ｌ”レベル電位ＶWLL が入っている。したがってそのしきい値電圧をＶT として、このＭＯＳトランジスタのドレインからは、ＶT ＋ＶWLL なる電源変動に依存する基準電位が得られる。
【００９５】
この様な二種の基準電位が入ることによって、ビット線“Ｌ”レベル電位発生回路８１からは、図４５に示すように、ある電源電位以上で一定値を示し、それ以下で電源電位に追随するビット線“Ｌ”レベル電位ＶBLL が得られる。
【００９６】
電源電位低下検出回路８４の具体的構成は、図４３に示されている。ｎチャネルＭＯＳトランジスタからなる能動負荷とｐチャネルＭＯＳトランジスタからなるドライバを持つカレントミラー型差動増幅回路を用い、電源電位変動に依存しない抵抗Ｒ92とＭＯＳトランジスタＱ110 からなる基準電位発生回路の出力と、電源電位変動に依存する抵抗Ｒ93，Ｒ94による基準電位発生回路の出力を比較して、電源電位Ｖccがある値以上で“Ｌ”レベル出力を出し、それ以下で“Ｈ”レベル出力を出す。
【００９７】
この電源電位低下検出回路８４の出力が“Ｌ”レベルのときは、インバータＩＮＶを介してｎチャネルＭＯＳトランジスタＱ80がオン駆動されて、ワード線駆動回路２の“Ｌ”レベル端子は接地された状態となる。またこのときチャージポンプ駆動回路８５はオフ状態となる。
【００９８】
電源電位の低下が検出されると、ＭＯＳトランジスタＱ80がオフになり、また駆動回路８５からクロックパルスが発生されてチャージポンプ回路８６が動作して、既に述べたように電源電位に依存して変化するＶss以下のワード線“Ｌ”レベル電位ＶWLL が得られ、また同様に電源電位変動に依存して変化するビット線“Ｌ”レベル電位ＶBLL が得られることになる。
【００９９】
図４６は、この実施例によるＤＲＡＭの動作波形を示している。
【０１００】
以上のようにこの実施例では、ＤＲＡＭの使用環境に応じて、電源電位が低いところではこれに応じて低下するビット線“Ｈ”レベル電位ＶBLH に対してビット線“Ｌ”レベル電位ＶBLL も低下させ、さらにワード線“Ｌ”レベル電位ＶWLL も低下させることによって、メモリセルに蓄積される信号量ＶBLH −ＶBLL を一定に保ちかつ電流遮断特性を劣化させないようにできる。また電源電位Ｖccが高くなっても、ビット線“Ｈ”レベル電位ＶBLH はある値でクランプされ、したがって信頼性も保証される。またこの実施例で用いるチャージポンプ回路は、電源電位が低下した時にのみ動作するので、これを設けたことによる消費電力増大の影響は少ない。
【０１０１】
なお、電源電位低下検出回路８４内の基準電位発生回路の設計やプロセス条件の設定によって、図４５に示したようにチャージポンプ回路動作開始点をａ，ｂ，ｃのようにずらすことができる。動作開始点をｂのように小さくすれば、チャージポンプ回路が動作しない電源電位範囲が広くなり、それだけ消費電力の低減が可能になる。
【０１０２】
図４７は、図４１の実施例を変形した第７の実施例のＤＲＡＭの要部構成である。この実施例は、ビット線“Ｌ”レベル電位発生回路８１用の基準電位発生回路９１の部分が図４２と異なり、ワード線“Ｌ”レベル電位を発生するチャージポンプ回路９２の部分も若干図４１の実施例と異なる。
【０１０３】
すなわち、ビット線“Ｌ”レベル電位発生回路８１用の基準電位発生回路９１としてこの実施例では、ビット線“Ｈ”レベル電位発生回路８３の出力ＶBLH を電源として用い、ダイオード接続された３個のｐチャネルＭＯＳトランジスタＱ200 ，Ｑ201 ，Ｑ202 と抵抗Ｒ100 の直接接続回路によって、ビット線“Ｈ”レベル電位ＶBLH に連動する基準電位を得ている。そしてこれを、ビット線“Ｌ”レベル電位発生回路８１に入れることによって、図４９に示すように、ビット線“Ｈ”レベル電位ＶBLH に追随するビット線“Ｌ”レベル電位ＶBLL を得ることができる。
【０１０４】
ワード線“Ｌ”レベル電位ＶWLL を発生するためのチャージポンプ回路９２は、図４８に示すように、接地電位Ｖssのみを用いて、相補クロックφ1 ，φ2 により負の電位を発生する通常の構成である。図４２のチャージポンプ回路と転送段数が異なるがこれは本質的ではない。電源電位低下検出回路８４が先の実施例のようにある値以下の電源電位低下を検出すると、これにより駆動回路８５が動作開始してクロックを発生し、チャージポンプ回路９２が動作する。このチャージポンプ回路９２ではポンプの働きをするＭＯＳトランジスタＱ93のソースは接地電位に固定されているから、一定の負のワード線“Ｌ”レベル電位ＶWLL を発生する。すなわち先の実施例と異なって、負のワード線“Ｌ”レベル電位ＶWLL 電源電位変動に依存せず、図４９に示すように一定値である。電源電位低下が検出されない時は、先の実施例と同様にチャージポンプ回路９２にはクロックが入力されず、またＭＯＳトランジスタＱ80がオン状態となって、ワード線“Ｌ”レベル電位ＶWLL は接地電位Ｖssとなる。
【０１０５】
この実施例によっても、外部電源電位によらず、メモリセルに蓄積される信号量ＶBLH −ＶBLL が一定に保たれ、確実なセンス動作が可能になる。またビット線“Ｈ”レベル電位発生回路８３によって、先の実施例と同様にビット線“Ｈ”レベル電位は所定値以上にはならないので、選択ワード線に与えるワード線“Ｈ”レベル電位を高くする必要がなく、したがって信頼性も保証される。
【０１０６】
この実施例の場合も、先の実施例と同様に、電源電位低下検出回路８４内の基準電位発生回路の設計やプロセス条件の設定によって、図４９に示したようにチャージポンプ回路動作開始点を、ａ，ｂ，ｃのように適当に設定することができる。
【０１０７】
図５０は、図４７の実施例を僅かに変形した第８の実施例のＤＲＡＭの要部構成を示している。この実施例では、ビット線“Ｌ”レベル電位発生回路８１用の基準電位発生回路回路として、先の実施例と同様の基準電位発生回路９１の他に、もう一つ基準電位発生回路９３が併設されている。この基準電位発生回路９３は、ダイオード接続された一つのｎチャネルＭＯＳトランジスタＱ204 のみにより構成されている。
【０１０８】
この実施例では、二つの基準電位発生回路９１，９３のうち、より低い方の電位がビット線“Ｌ”レベル電位ＶBLL となる。したがって、ビット線“Ｌ”レベル電位ＶBLL が低下し始める点を、図５１に示すａ点やｂ点のように選択することができる。特に、信号量ＶBLH −ＶBLL の低下が問題にならない範囲、すなわち確実なセンス動作が保証される範囲で、ビット線“Ｌ”レベル電位ＶBLL が低下し始める点を、図５１のｂ点のようにできるだけ低く設定し、併せてワード線“Ｌ”レベル電位ＶWLが負になるチャージポンプ回路動作開始点を低く設定すれば、電源電位が変動した場合にも常にワード線非選択時に必要なトランスファゲートＭＯＳトランジスタのカットオフ特性が保証され、かつ消費電力の小さいＤＲＡＭが実現できる。
【０１０９】
図５２は、より簡便な本発明の第９の実施例のＤＲＡＭ構成である。この実施例では、格別のビット線“Ｌ”レベル電位発生回路はなく、ビット線“Ｌ”レベル電位は活性化用ＭＯＳトランジスタＱ12によって接地電位Ｖssに設定される。ビット線“Ｈ”レベル電位発生回路８３は先の実施例と同じである。またワード線駆動回路２に対しても先の実施例と同様に、電源変動に依存しない一定の負のワード線“Ｌ”レベル電位を発生するチャージポンプ回路９２の出力が供給されている。ただしチャージポンプ回路９２の駆動回路８５は、電源電位変動によらず常に制御クロックを発生する。
【０１１０】
したがってこの実施例でのビット線“Ｈ”レベル電位ＶBLH ，ビット線“Ｌ”レベル電位ＶBLL ，ワード線“Ｌ”レベル電位ＶWLL の電源電位Ｖcc依存性は、図５３のようになる。
【０１１１】
この実施例によれば、ビット線“Ｌ”レベル電位ＶBLL が常に接地電位であって、これまでの実施例のようなビット線“Ｌ”レベル電位発生回路が要らず、設計が簡便になり、チップサイズも小さくできる。また非選択ワード線に与えられるワード線“Ｌ”レベル電位は、チャージポンプ回路によって常に負に設定されているため、非選択時のトランスファゲートＭＯＳトランジスタのゲート・ソース間は必ず逆バイアスとなる。したがってトランスファゲートＭＯＳトランジスタのしきい値はこの逆バイアスを考慮して小さいものとする事ができる。しきい値を低くするためにチャネル不純物濃度を低くすれば、しきい値の低下とバックバイアス効果の低減の効果によって、メモリセルに“Ｈ”レベルを書き込む際のしきい値も十分低いものとなる。この結果、選択ワード線に与えるワード線“Ｈ”レベル電位を低くして十分信号電荷の転送が可能になるから、トランスファゲートＭＯＳトランジスタのゲート酸化膜の信頼性は向上する。
【０１１２】
また、ビット線“Ｌ”レベル電位がこれまでの実施例と異なり接地電位Ｖssに固定されているから、信号量ＶBLH −ＶBLL を十分確保してビット線“Ｈ”レベル電位ＶBLH を低くすることができ、外部電源電位Ｖccが低下した時にビット線“Ｈ”レベル電位ＶBLH が低下し始める点をこれまでの実施例より低くすることができる。つまり、十分な信号量を確保して確実なセンス動作を保証できる電源電位範囲は広くなるから、結局電源変動に強いＤＲＡＭが得られる。
【０１１３】
図５４は、図４２に示したビット線“Ｈ”レベル電位発生回路８３の変形例である。図４２に示したビット線“Ｈ”レベル機電位発生回路の出力に更に、ダイオード接続されたｐチャネルＭＯＳトランジスタＱ205 と抵抗Ｒ101 からなるレベルシフト回路が付加されている。
【０１１４】
このビット線“Ｈ”レベル電位発生回路により得られるビット線“Ｈ”レベル電位ＶBLH の電源電位依存性は、図５５のようになる。図から明らかにように、ビット線“Ｈ”レベル電位ＶBLH は常に電源電位Ｖccより低くなる。ビット線ビット線“Ｈ”レベル電位の低下に対応してワード線“Ｈ”レベル電位ＶWLH を低くする事によって、トランスファゲートＭＯＳトランジスタの信頼性を更に向上させることができる。また内部回路を工夫して、選択ワード線の“Ｈ”レベル電位ＶWLH の発生回路をこのビット線“Ｈ”レベル電位発生回路と共用し、或いは図５４の回路ノードＮ5 からワード線“Ｈ”レベル電位を取り出す等すれば、ワード線“Ｈ”レベル電位を発生する回路を格別に用意する必要がなくなり、設計の簡便化やチップサイズの縮小が可能である。
【０１１５】
なお以上では、メモリセルのトランスファゲートＭＯＳトランジスタとして専らｎチャネルＭＯＳトランジスタを用いた場合を説明したが、本発明はｐチャネルＭＯＳトランジスタを用いた場合にも同様に適用することができる。
【０１１６】
その他本発明はその趣旨を逸脱しない範囲で種々変形して実施することができる。
【０１１７】
【発明の効果】
以上説明したようにに本発明によれば、ビット線の“Ｌ”レベル電位を非選択ワード線の“Ｌ”レベル電位より高い値に設定することによって、メモリセルのトランスファゲートＭＯＳトランジスタのしきい値電圧を従来より低くして非選択時の電流遮断特性を向上させ、またトランスファゲートＭＯＳトランジスタのゲート酸化膜にかかる電圧を小さくして信頼性向上を図った半導体記憶装置を提供する事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＤＲＡＭの要部構成を示す図。
【図２】同実施例のワード線駆動回路の構成を示す図。
【図３】同実施例のセンスアンプセンスアンプの構成を示す図。
【図４】同実施例のビット線“Ｌ”レベル電位発生回路の構成を示す図。
【図５】同実施例の動作波形を示す図。
【図６】本発明の第２の実施例に係るＤＲＡＭの要部構成を示す図。
【図７】同実施例のビット線“Ｈ”レベル電位発生回路部の構成を示す図。
【図８】同実施例の動作波形を示す図。
【図９】図１の実施例においてワード線昇圧回路を用いた場合の動作波形を示す図。
【図１０】本発明と従来例のトランスファゲートＭＯＳトランジスタの特性を示す図。
【図１１】ビット線“Ｌ”レベル電位と必要なワード線“Ｈ”レベル電位の関係を信号量をパラメータとして示す図。
【図１２】ビット線“Ｌ”レベル電位と必要なワード線“Ｈ”レベル電位の関係をチャネル不純物濃度をパラメータとして示す図。
【図１３】本発明の第３の実施例に係るＤＲＡＭの要部構成を示す図。
【図１４】同実施例のビット線“Ｌ”レベル電位発生回路の構成を示す図。
【図１５】同実施例の動作波形を示す図。
【図１６】本発明の第４の実施例に係るＤＲＡＭの要部構成を示す図。
【図１７】同実施例のビット線“Ｈ”レベル電位発生回路の構成を示す図。
【図１８】同実施例の動作波形を示す図。
【図１９】本発明の第５の実施例に係るＤＲＡＭの要部構成を示す図。
【図２０】同実施例の動作波形を示す図。
【図２１】メモリセル信号量とビット線“Ｌ”レベル電位の関係を示す図。
【図２２】初期センス時間と信号量の関係を示す図。
【図２３】初期センス時間とセンスアンプトランジスタのしきい値の関係を示す図。
【図２４】ワード線駆動回路の他の構成例を示す図。
【図２５】図１３の実施例にワード線昇圧電位を用いた場合の動作波形を示す図。
【図２６】図１６の実施例にワード線昇圧電位を用いた場合の動作波形を示す図。
【図２７】図１９の実施例にワード線昇圧電位を用いた場合の動作波形を示す図。
【図２８】図１３の実施例にＶccより低いワード線“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図２９】図１６の実施例にＶccより低いワード線“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図３０】図１９の実施例にＶccより低いワード線“Ｈ”レベル電位を用いた場合の動作波形を示す図。
【図３１】ワード線駆動回路の他の構成例を示す図。
【図３２】図１３の実施例にＶssより高いＶccより低いワード線“Ｌ”レベル電位を用いた場合の動作波形を示す図。
【図３３】図１６の実施例にＶssより高いワード線“Ｌ”レベル電位を用いた場合の動作波形を示す図。
【図３４】図１９の実施例にＶssより高いワード線“Ｌ”レベル電位を用いた場合の動作波形を示す図。
【図３５】本発明のチップレイアウト例を示す図。
【図３６】本発明のチップレイアウト例を示す図。
【図３７】本発明のチップレイアウト例を示す図。
【図３８】本発明におけるビット線センスアンプの他の構成例を示す図。
【図３９】本発明におけるビット線センスアンプの他の構成例を示す図。
【図４０】ＤＲＡＭの電源電位変動の問題を説明するための図。
【図４１】本発明の第６の実施例のＤＲＡＭの要部構成を示す図。
【図４２】同実施例のビット線“Ｈ”レベル電位発生回路およびチャージポンプ回路の構成を示す図。
【図４３】同実施例のワード線駆動回路および電源低下検出回路の構成を示す図。
【図４４】同実施例のビット線“Ｌ”レベル電位発生回路の構成を示す図。
【図４５】同実施例の各部電位の電源電位依存性を示す図。
【図４６】同実施例の動作波形を示す図。
【図４７】本発明の第７の実施例のＤＲＡＭの要部構成を示す図。
【図４８】同実施例のチャージポンプ回路の構成を示す図。
【図４９】同実施例の各部電位の電源電位依存性を示す図。
【図５０】本発明の第８の実施例のＤＲＡＭの要部構成を示す図。
【図５１】同実施例の各部電位の電源電位依存性を示す図。
【図５２】本発明の第９の実施例のＤＲＡＭの要部構成を示す図。
【図５３】同実施例の各部電位の電源電位依存性を示す図。
【図５４】図４２のビット線“Ｈ”レベル電位発生回路の変形例を示す図。
【図５５】図５４の回路を用いた時のビット線“Ｈ”レベル電位の電源電位依存性を示す図。
【符号の説明】
ＭＣ…メモリセル、
ＢＬ，／ＢＬ…ビット線、
ＷＬ…ワード線、
１…ビット線センスアンプ、
２…ワード線駆動回路、
３…デコーダ、
４…ビット線“Ｌ”レベル電位発生回路、
５…ビット線“Ｈ”レベル電位発生回路、
Ｑ11，Ｑ12，Ｑ13，Ｑ14…センスアンプ活性化用ＭＯＳトランジスタ、
８１…ビット線“Ｌ”レベル電位発生回路、
８２…基準電位発生回路、
８３…ビット線“Ｈ”レベル電位発生回路、
８４…電源低下検出回路、
８５…駆動回路、
８６…チャージポンプ回路、
９１…基準電位発生回路、
９２…チャージポンプ回路、
９３…基準電位発生回路。
Claims (31)
- データ記憶用キャパシタとデータ転送トランジスタを含むメモリセルのアレイと、
前記メモリセルに接続されたビット線と、
前記ビット線と交差するワード線と、
前記ワード線に接続され、前記ワード線を選択するデコーダと、
前記ビット線に接続され、選択されたメモリセルからビット線に読み出された信号電圧をセンス増幅し、ビット線低レベル電圧を規定する第１の電位と、この第１の電位より高くビット線高レベル電圧を規定する第２の電位との間を変化させるセンスアンプと、
前記センスアンプに接続され、接地電位より高い特定電圧を前記ビット線低レベル電圧として供給し、前記トランジスタの電圧遮断特性を高める低レベル電圧発生手段と、
前記ビット線低レベル電圧と前記ビット線高レベル電圧を電源電圧変動に伴ない変動させ、前記ビット線低レベル電圧と前記ビット線高レベル電圧の差を略一定とする補償手段と、
を具備することを特徴とする半導体記憶装置。 - 電源電圧が所定のレベルより高い場合は、前記ビット線低レベル電圧と前記ビット線高レベル電圧を一定とし、前記電源電圧が前記所定のレベルより低くなる場合は、前記電源電圧の低下に伴い、前記ビット線低レベル電圧と前記ビット線高レベル電圧を前記補償手段により低下させることを特徴とする請求項１に記載の半導体記憶装置。
- 前記補償手段は、前記電源電圧の電位変動を検出する検出手段と、前記検出手段に応じて動作するチャージポンプ回路をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
- 前記電源電圧が前記所定のレベルから低下したときに、選択ワード線以外の非選択ワード線に印加されるワード線低レベル電圧を、前記ビット線低レベル電圧と前記ビット線高レベル電圧の低下に従い減少させる手段をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
- 前記補償手段は、前記ビット線低レベル電圧と前記ビット線高レベル電圧を、互いに異なる低下開始点から低下させることを特徴とする請求項４に記載の半導体記憶装置。
- 前記トランジスタの閾値電圧は、０Ｖ以下であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記低レベル電圧発生手段とともにセンスアンプに接続されたセンス活性化手段をさらに具備し、前記信号電圧のセンス期間に前記センスアンプに前記接地電位を供給し、前記低レベル電圧発生手段からの前記特定電圧を前記センスアンプへの供給を一時的に止めることを特徴とする請求項１に記載の半導体記憶装置。
- 前記センスアンプに接続された高レベル電圧発生手段をさらに具備し、外部から供給される電源電圧より低い電圧を前記ビット線高レベル電圧として供給することを特徴とする請求項１に記載の半導体記憶装置。
- 前記高レベル電圧発生手段とともにセンスアンプに接続されたセンス活性化手段をさらに具備し、前記信号電圧のセンス期間に前記センスアンプに前記電源電圧を供給し、前記高レベル電圧発生手段からの前記特定電圧を前記センスアンプへの供給を一時的に止めることを特徴とする請求項８に記載の半導体記憶装置。
- 前記トランジスタはワード線低レベル電位と前記ビット線低レベル電位である前記第２の電圧とによるゲート・ソース間逆バイアスで減少し、かつチャネル領域の不純物濃度を減少させることにより減少した閾値電圧を有することを特徴とする請求項１に記載の半導体記憶装置。
- 前記トランジスタはサブスレッショールドスイング値の９倍より低い閾値電圧を有することを特徴とする請求項１に記載の半導体記憶装置。
- 前記トランジスタの閾値電圧は、略０．６Ｖより低いことを特徴とする請求項１０または１１に記載の半導体記憶装置。
- 前記メモリセルアレイは複数のメモリセルブロックからなり、
前記複数のメモリセルブロックは、前記ビット線に接続されたビット線電圧発生回路を夫々備え、前記ビット線電圧発生回路は前記低レベルビット線電圧発生回路を含むことを特徴とする請求項１に記載の半導体記憶装置。 - 前記メモリセルアレイは複数のメモリセルブロックからなり、
前記複数のメモリセルブロックは、ビット線電圧発生回路とこれを前記ビット線に接続するスイッチを夫々備え、前記ビット線電圧発生回路は前記低レベル電圧発生手段を含むことを特徴とする請求項１に記載の半導体記憶装置。 - 前記メモリセルブロック毎に備えられ、前記センスアンプに接続された共通電源線をさらに具備し、前記共通電源線は前記スイッチに夫々接続されていることを特徴とする請求項１４に記載の半導体記憶装置。
- 前記複数のビット線電圧発生回路は高レベルビット線電圧発生回路を含むことを特徴とする請求項１４に記載の半導体記憶装置。
- 前記メモリセルアレイは複数のメモリセルブロックからなり、前記低レベル電圧発生手段若しくは前記高レベル電圧発生手段は、
第１のビット線電圧発生回路と、
前記複数のメモリセルブロック毎に備えられた複数の第２のビット線電圧発生回路と、
前記複数のメモリセルブロック毎に備えられ、前記第１のビット線電圧発生回路を前記メモリセルブロック毎に付属するビット線に接続する複数のスイッチと、
を具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記メモリセルブロック毎に備えられ、前記メモリセルブロック毎に付属するビット線に接続された複数の電源線をさらに具備し、前記複数の第２のビット線電圧発生回路は前記複数の電源線に夫々接続され、前記スイッチは前記複数の電源線を前記第１のビット線電圧発生回路に接続することを特徴とする請求項１７に記載の半導体記憶装置。
- 前記第１のビット線電圧発生回路は、前記第２のビット線電圧発生回路の各々よりも高い電流駆動能力を有することを特徴とする請求項１７に記載の半導体記憶装置。
- 前記補償回路は、前記第１及び第２のビット線電圧発生回路に接続され、前記ビット線高レベル電圧に対応して信号を出力し、前記第１及び第２のビット線電圧発生回路の出力は前記補償回路の前記信号に対応して変化することを特徴とする請求項１７に記載の半導体記憶装置。
- 前記補償回路は、前記第１及び第２のビット線電圧発生回路に夫々接続される複数の補償回路を含むことを特徴とする請求項２０に記載の半導体記憶装置。
- 前記高レベルビット線電圧発生回路は、記憶回路の電源電圧よりも低い高レベルビット線電圧を出力することを特徴とする請求項１６に記載の半導体記憶装置。
- 前記メモリセルブロックは半導体基板のデバイス領域に配列され、前記ビット線電圧発生回路は半導体基板の周辺領域に配置されることを特徴とする請求項１３，１４若しくは１７のいずれかに記載の半導体記憶装置。
- 前記補償手段は前記ビット線電圧発生回路に夫々接続される複数の補償回路からなることを特徴とする請求項１３または１４に記載の半導体記憶装置。
- 前記ワード線に接続され、前記トランジスタをカットオフするワード線低レベル電圧として、前記ビット線低レベル電圧より低い特定電圧を供給電圧発生手段をさらに具備し、前記ワード線低レベル電圧は電源電圧変動の影響を実質的に受けず、一定電位を保つことを特徴とする請求項１に記載の半導体記憶装置。
- 前記ビット線高レベル電圧は他の回路への電源電圧より低いことを特徴とする請求項１に記載の半導体記憶装置。
- それぞれ第１と第２のビット線を含む複数のビット線対と、
前記ビット線対と交差して交点を形成する複数のワード線と、
前記交点に形成され、データ記憶用キャパシタと、ゲートが対応するワード線に接続され前記データ記憶用キャパシタと前記第１及び第２のビット線のいずれかの間に接続される電圧制御トランジスタとを含むメモリセルアレイと、
前記ビット線対に接続され、第１と第２の共通電源線を有するセンスアンプ回路と、
前記ワード線に接続され、前記ワード線の１つを選択するデコーダと、
前記第１の共通電源線に接続され、前記ビット線対の高レベル電圧を規定する第１の電圧を前記第１の共通電源線に選択的に供給する第１の電圧発生手段と、
前記第２の共通電源線に接続され、前記ビット線対の低レベル電圧を規定し、接地電位に等しい、若しくはこれより高い第２の電圧を前記第２の共通電源線に選択的に供給する第２の電圧発生手段と、
外部より与えられる電源電圧の変動を検出して検出信号を発生する検出手段と、
前記第２の電圧発生手段と検出手段に接続され、前記検出信号に対応して前記第１の電圧と前記第２の電圧の差を略一定とするように前記第１の電圧乃至前記第２の電圧を変動せしめる補償手段と、
を具備することを特徴とする半導体記憶装置。 - 前記補償手段は、
前記第１の電圧発生手段に接続され、その動作電圧として前記第１の電圧を供給されるチャージポンプ回路と、
前記チャージポンプ回路に接続され、前記検出信号に対応して動作状態になり、前記チャージポンプ回路に駆動信号を供給し、前記第２の電圧発生手段に供給されるものであって電源電圧変動に伴なって変動する出力電圧を、前記チャージポンプ回路に発生させる駆動手段と、
をさらに具備することを特徴とする請求項２７に記載の半導体記憶装置。 - 前記検出信号に対応して前記チャージポンプ回路の出力電圧を、前記ワード線の低レベル電圧を規定する電圧として前記デコーダ手段に供給せしめる手段をさらに具備することを特徴とする請求項２８の半導体記憶装置。
- 前記ワード線に接続され、前記トランジスタをカットオフするワード線低レベル電圧として、前記ビット線低レベル電圧より低い特定電圧を供給電圧発生手段をさらに具備し、前記ワード線低レベル電圧は電源電圧変動の影響を実質的に受けず、一定電位を保つことを特徴とする請求項２７に記載の半導体記憶装置。
- 前記第２の電圧は他の回路への電源電圧より低いことを特徴とする請求項２７に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006853A JP3805987B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006853A JP3805987B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体記憶装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16189991A Division JP3373534B2 (ja) | 1991-07-02 | 1991-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001229671A JP2001229671A (ja) | 2001-08-24 |
| JP3805987B2 true JP3805987B2 (ja) | 2006-08-09 |
Family
ID=18874682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001006853A Expired - Fee Related JP3805987B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3805987B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100602188B1 (ko) | 2004-07-27 | 2006-07-19 | 주식회사 하이닉스반도체 | 비트라인 센스앰프 및 이를 구비하는 반도체 메모리 소자 |
| KR100846392B1 (ko) * | 2006-08-31 | 2008-07-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US9024317B2 (en) | 2010-12-24 | 2015-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device |
| WO2020093238A1 (en) * | 2018-11-06 | 2020-05-14 | Yangtze Memory Technologies Co., Ltd. | Time Dependent Dielectric Breakdown Test Structure and Test Method Thereof |
| CN112562761B (zh) * | 2020-11-02 | 2022-04-19 | 长江先进存储产业创新中心有限责任公司 | 三维存储器的控制方法、装置及存储介质 |
-
2001
- 2001-01-15 JP JP2001006853A patent/JP3805987B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001229671A (ja) | 2001-08-24 |
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| JPS6146978B2 (ja) |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
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