JPH04154212A - 半導体記憶装置の出力回路 - Google Patents
半導体記憶装置の出力回路Info
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- JPH04154212A JPH04154212A JP2279652A JP27965290A JPH04154212A JP H04154212 A JPH04154212 A JP H04154212A JP 2279652 A JP2279652 A JP 2279652A JP 27965290 A JP27965290 A JP 27965290A JP H04154212 A JPH04154212 A JP H04154212A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000005856 abnormality Effects 0.000 abstract description 4
- 230000004044 response Effects 0.000 abstract description 4
- 230000000630 rising effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 13
- 239000000872 buffer Substances 0.000 description 12
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/106—Data output latches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置の出力回路に関し、特に、ダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
称する）などの記憶素子から読出されたデータを出力端
子に出力するような出力回路に関する。
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
称する）などの記憶素子から読出されたデータを出力端
子に出力するような出力回路に関する。
［従来の技術］
第４図は従来のＤＲＡＭの全体の構成を示す概略ブロッ
ク図である。第４図を参照して、アドレス入力端子Ａ、
−Ａ９に入力されたアドレス信号はアドレスバッファ１
にストアされ、コラムデコーダ２とロウデコーダ３とに
与えられる。コラムデコーダ２はメモリセル５のコラム
アドレスを指定し、ロウデコーダ３はメモリセル５のロ
ウアドレスを指定する。メモリセル５はリード／ライト
指定入力に応じて、アドレス指定されたメモリセルから
データを読出し、あるいはデータの書き込みを行なう。
ク図である。第４図を参照して、アドレス入力端子Ａ、
−Ａ９に入力されたアドレス信号はアドレスバッファ１
にストアされ、コラムデコーダ２とロウデコーダ３とに
与えられる。コラムデコーダ２はメモリセル５のコラム
アドレスを指定し、ロウデコーダ３はメモリセル５のロ
ウアドレスを指定する。メモリセル５はリード／ライト
指定入力に応じて、アドレス指定されたメモリセルから
データを読出し、あるいはデータの書き込みを行なう。
すなわち、読出が指定される−と、対応のアドレスから
センスリフレッシュアンプおよびＩ１０コントロール４
を介してデータが読出され、データ出力バッファ８を介
して外部に出力される。書込が指定されたときには、デ
ータ人力バッファ７に入力されたデータがセンスリフレ
ッシュアンプおよびＩ１０コントロール４を介してメモ
リセル５の指定されたアドレスに書込まれる。
センスリフレッシュアンプおよびＩ１０コントロール４
を介してデータが読出され、データ出力バッファ８を介
して外部に出力される。書込が指定されたときには、デ
ータ人力バッファ７に入力されたデータがセンスリフレ
ッシュアンプおよびＩ１０コントロール４を介してメモ
リセル５の指定されたアドレスに書込まれる。
クロック発生回路６はコラムアドレスストロ−；信号Ｃ
ＡＳおよびロウアドレスストローブ信号１ＡＳに応じて
、内部で必要なタロツク信号を発」する。
ＡＳおよびロウアドレスストローブ信号１ＡＳに応じて
、内部で必要なタロツク信号を発」する。
箪５図および第６図は第４図に示したデータ出力バッフ
アの一例を示す電気回路図であり、第７図は第５図およ
び第６図に示したデータ出カバ・〉ファの入出力波形図
である。
アの一例を示す電気回路図であり、第７図は第５図およ
び第６図に示したデータ出カバ・〉ファの入出力波形図
である。
第５図に示したデータ出力バッファ８ａは電満＋Ｖと接
地間にｎチャネルトランジスタ８２と８３とが直列接続
され、第４図に示したメモリセル５から読出されたデー
タによって決定される信号φ１がインバータ８１の入力
に与えられるとともに、ｎチャネルトランジスタ８３の
ゲートに与えられる。インバータ８１で反転された信号
はｎチャネルトランジスタ８２のゲートに与えられる。
地間にｎチャネルトランジスタ８２と８３とが直列接続
され、第４図に示したメモリセル５から読出されたデー
タによって決定される信号φ１がインバータ８１の入力
に与えられるとともに、ｎチャネルトランジスタ８３の
ゲートに与えられる。インバータ８１で反転された信号
はｎチャネルトランジスタ８２のゲートに与えられる。
ｎチャネルトランジスタ８２のソースとｎチャネルトラ
ンジスタ８３のドレインとの接続点がら出力端子８４を
介してデータが出力される。
ンジスタ８３のドレインとの接続点がら出力端子８４を
介してデータが出力される。
第６図に示したデータ出力バッファ８ｂは第５図に示し
たインバータ８１とｎチャネルトランジスタ８２とに代
えてｐチャネルトランジスタ８５を設けたものである。
たインバータ８１とｎチャネルトランジスタ８２とに代
えてｐチャネルトランジスタ８５を設けたものである。
上述の第５図および第６図に示したデータ出力バッフ７
８ａ、８ｂにおいては、メモリセル５から読出されたデ
ータに基づいて信号φ、が決定され、この信号φ１がデ
ータ出力バッファ８ａ、８ｂに入力されると、信号Ｄｏ
ｕｔが８カ端子８４から出力される。この際、外部に接
続される回路とのインピーダンスミスマツチングにより
、第７図に示すように、出力信号Ｄｏｕｔの波形に異常
が発生する場合が多く、このような現象を通常リンギン
グと呼んでいる。
８ａ、８ｂにおいては、メモリセル５から読出されたデ
ータに基づいて信号φ、が決定され、この信号φ１がデ
ータ出力バッファ８ａ、８ｂに入力されると、信号Ｄｏ
ｕｔが８カ端子８４から出力される。この際、外部に接
続される回路とのインピーダンスミスマツチングにより
、第７図に示すように、出力信号Ｄｏｕｔの波形に異常
が発生する場合が多く、このような現象を通常リンギン
グと呼んでいる。
［発明が解決しようとする課題］
従来のＤＲＡＭは上述のごとく、出力信号り。
ｕｔに波形異常（リンギング）が発生する場合が多く、
これによってＤＲＡＭを含むシステムにおいて不具合が
発生するケースが多くなっている。
これによってＤＲＡＭを含むシステムにおいて不具合が
発生するケースが多くなっている。
特に、最近では、メモリ容量の増加に伴い出力信号数が
１→４−８→１６・・・のように増加する傾向にあり、
かつシステムの高速化に伴って許容マージンが減少して
いく傾向にある。このため、リンギングが大きな問題点
となってきている。
１→４−８→１６・・・のように増加する傾向にあり、
かつシステムの高速化に伴って許容マージンが減少して
いく傾向にある。このため、リンギングが大きな問題点
となってきている。
それゆえに、この発明の主たる目的は、リンギングを抑
えることのできるような半導体記憶装置の出力回路を提
供することである。
えることのできるような半導体記憶装置の出力回路を提
供することである。
［課題を解決するための手段］
この発明は、記憶素子から読出されたデータを出力端子
に出力する半導体記憶装置の出力回路であって、複数の
トランジスタの出力が出力端子に接続され、この出力端
子に出力されるデータの前縁の傾斜に応じて出力端子に
接続される負荷の大小を判別して、記憶素子から読出さ
れたデータが与えられたことに応じて、複数のトランジ
スタのうち判別手段の判別による負荷の大小に従った数
のトランジスタを導通させるように構成される。
に出力する半導体記憶装置の出力回路であって、複数の
トランジスタの出力が出力端子に接続され、この出力端
子に出力されるデータの前縁の傾斜に応じて出力端子に
接続される負荷の大小を判別して、記憶素子から読出さ
れたデータが与えられたことに応じて、複数のトランジ
スタのうち判別手段の判別による負荷の大小に従った数
のトランジスタを導通させるように構成される。
［作用コ
この発明にかかる半導体記憶装置の出力回路は、出力端
子に接続される負荷の大小に従った数のトランジスタを
導通させるようにしたので、出力波形の立上り／立下が
り時間を一定に保つことができ、リンギングを抑えてア
クセスタイムの変動を抑えることができる。
子に接続される負荷の大小に従った数のトランジスタを
導通させるようにしたので、出力波形の立上り／立下が
り時間を一定に保つことができ、リンギングを抑えてア
クセスタイムの変動を抑えることができる。
［発明の実施例コ
第１図はこの発明の一実施例の電気回路図である。第１
図を参照して、メモリセルから読出されたデータによっ
て決定される信号φ１は制御回路９に与えられる。制御
回路９はインバータ９１とＮＯＲゲート９Ａ、９Ｂ、９
Ｃとを含む。信号φ１はインバータ９１で反転され、Ｎ
Ｏ，、Ｒゲート９９．９Ｂおよび９゜の一方入力端に与
えられる。
図を参照して、メモリセルから読出されたデータによっ
て決定される信号φ１は制御回路９に与えられる。制御
回路９はインバータ９１とＮＯＲゲート９Ａ、９Ｂ、９
Ｃとを含む。信号φ１はインバータ９１で反転され、Ｎ
Ｏ，、Ｒゲート９９．９Ｂおよび９゜の一方入力端に与
えられる。
ＮＯＲゲー）’９Ａ−９１１および９゜の出力φい〜φ
。はれチャネルトランジズタＱＡ、ＱＢおよびＱｃのゲ
ートに与えられる。ｎチャネルＭＯＳトランジスタＱＡ
、Ｑａ 、Ｑｃのそれぞれのドレインは電源＋Ｖに接続
され、それぞれのソースは出力端子８４に接続される。
。はれチャネルトランジズタＱＡ、ＱＢおよびＱｃのゲ
ートに与えられる。ｎチャネルＭＯＳトランジスタＱＡ
、Ｑａ 、Ｑｃのそれぞれのドレインは電源＋Ｖに接続
され、それぞれのソースは出力端子８４に接続される。
出力端子８４から出力される出力信号Ｄｏｕｔはラッチ
回路１０Ａ、１ＯＢおよび１０ｃに与えられる。ラッチ
回路１０Ａ＋ １０Ｂおよび１０゜には、セット信号
φ２が与えられるとともに、それぞれが異なるレベルの
基準電圧ＶｒｅｆＡ、ＶｒｅｆＢおよびＶｒｅｆ。が与
えられる。ラッチ回路１０Ａ、ＩＯＢおよび１０ｃは信
号φ１の前縁の傾斜部分と基準電圧ｖｒｅｆＡ〜Ｖｒｅ
ｆ０とをそれぞれ比較して、傾斜の度合いに応じて出力
端子８４に接続される負荷の大小を判別する。ラッチ回
路１０Ａ、１０８および１０ｃの出力φい 、φ８′お
よびφ。
回路１０Ａ、１ＯＢおよび１０ｃに与えられる。ラッチ
回路１０Ａ＋ １０Ｂおよび１０゜には、セット信号
φ２が与えられるとともに、それぞれが異なるレベルの
基準電圧ＶｒｅｆＡ、ＶｒｅｆＢおよびＶｒｅｆ。が与
えられる。ラッチ回路１０Ａ、ＩＯＢおよび１０ｃは信
号φ１の前縁の傾斜部分と基準電圧ｖｒｅｆＡ〜Ｖｒｅ
ｆ０とをそれぞれ比較して、傾斜の度合いに応じて出力
端子８４に接続される負荷の大小を判別する。ラッチ回
路１０Ａ、１０８および１０ｃの出力φい 、φ８′お
よびφ。
′はＮＯＲゲート９Ａ、９！、および９゜の他方入力端
に与えられる。
に与えられる。
パワーオンリセット回路１２は電源電圧Ｖｃｃの立上り
を検出し、初期値設定信号φ３を各ラッチ回路１０Ａ
、 １０Ｂおよび１０ｃに与えるとともに、レジスタ
回路１３に与える。レジスタ回路１３は各ラッチ回路１
０Ａ 、 １０ｎおよび１０ｃから出力される初期値
を予めストアしていて、パワーオンリセット回路１２か
ら与えられる初期値設定信号φ３に応じて、初期値信号
φ４ Ａ ＋ φ４Ｂ、φ４ｃを各ラッチ回路１０Ａ
、１０Ｂおよび１０ｃに与える。各ラッチ回路１０Ａ、
１０Ｂ。
を検出し、初期値設定信号φ３を各ラッチ回路１０Ａ
、 １０Ｂおよび１０ｃに与えるとともに、レジスタ
回路１３に与える。レジスタ回路１３は各ラッチ回路１
０Ａ 、 １０ｎおよび１０ｃから出力される初期値
を予めストアしていて、パワーオンリセット回路１２か
ら与えられる初期値設定信号φ３に応じて、初期値信号
φ４ Ａ ＋ φ４Ｂ、φ４ｃを各ラッチ回路１０Ａ
、１０Ｂおよび１０ｃに与える。各ラッチ回路１０Ａ、
１０Ｂ。
１０ｃは、それぞれ初期値設定信号φ３に応じて初期値
信号φ４ Ａ ＋ φ４ＢＩ φ４ｏをＮＯＲゲー
ト９Ａ、９Ｂおよび９ｃに与える。
信号φ４ Ａ ＋ φ４ＢＩ φ４ｏをＮＯＲゲー
ト９Ａ、９Ｂおよび９ｃに与える。
第２図は、この発明の一実施例における初期値設定時の
タイミング図であり、第３Ａ図は負荷が大きいときのタ
イミング図であり、第３Ｂ図は負荷が小さいときのタイ
ミング図である。
タイミング図であり、第３Ａ図は負荷が大きいときのタ
イミング図であり、第３Ｂ図は負荷が小さいときのタイ
ミング図である。
次に、第１図ないし第３Ｂ図を参照して、この発明の一
実施例の具体的な動作について説明する。
実施例の具体的な動作について説明する。
まず、第２図を参照して、初期値を設定する動作につい
て説明する。パワーオンリセット回路１２は電源投入時
に、第２図（ａ）に示すように電源電圧Ｖｃｃが立ち上
がったことを検出すると、第２図（ｂ）に示すように、
“Ｈ”レベルの初期値設定信号φ３を発生してラッチ回
路１０Ａ、１０ａ、１０ｃとレジスタ回路１３とに与え
る。レジスタ回路１３は初期値設定信号φ３に応じて、
第２図（Ｃ）、（ｄ）および（ｅ）に示す初期値データ
φ４ Ａ ＋ φ４Ｂ、 φ４ｏをそれぞれ個別的
にラッチ回路１０Ａ 、 １０Ｂ 、 １０ｃに与
える。ラッチ回路１０ｐ、 、 １０Ｂ 、 １０
ｃは初期値設定信号φ３に応じて、初期値データφ４Ａ
、φ４ Ｂ ＋φ４゜をセットする。この初期値データ
φ４ Ａ ｒφ４Ｂ＋ φ４ｃはそれぞれ″Ｈ” ′
″Ｈ” “Ｌ”であるため、ラッチ回路１０Ａ 、
１０ｍ 、 １０ｃは第３Ａ図（ｇ）、 （ｈ
）、 （ｉ）に示すように、それぞれの出力φ′＾、
φ Ｂ＋ φ′Ｃが“Ｌ”′″Ｌ′″、 “Ｈ”レベ
ルになる。ＮＯＲゲート９Ａ。
て説明する。パワーオンリセット回路１２は電源投入時
に、第２図（ａ）に示すように電源電圧Ｖｃｃが立ち上
がったことを検出すると、第２図（ｂ）に示すように、
“Ｈ”レベルの初期値設定信号φ３を発生してラッチ回
路１０Ａ、１０ａ、１０ｃとレジスタ回路１３とに与え
る。レジスタ回路１３は初期値設定信号φ３に応じて、
第２図（Ｃ）、（ｄ）および（ｅ）に示す初期値データ
φ４ Ａ ＋ φ４Ｂ、 φ４ｏをそれぞれ個別的
にラッチ回路１０Ａ 、 １０Ｂ 、 １０ｃに与
える。ラッチ回路１０ｐ、 、 １０Ｂ 、 １０
ｃは初期値設定信号φ３に応じて、初期値データφ４Ａ
、φ４ Ｂ ＋φ４゜をセットする。この初期値データ
φ４ Ａ ｒφ４Ｂ＋ φ４ｃはそれぞれ″Ｈ” ′
″Ｈ” “Ｌ”であるため、ラッチ回路１０Ａ 、
１０ｍ 、 １０ｃは第３Ａ図（ｇ）、 （ｈ
）、 （ｉ）に示すように、それぞれの出力φ′＾、
φ Ｂ＋ φ′Ｃが“Ｌ”′″Ｌ′″、 “Ｈ”レベ
ルになる。ＮＯＲゲート９Ａ。
９ｍ、９ｃはｊ［３Ａ図（ｄ）、 （ｅ）、 （ｆ
）に示すように、φい、φ８．φ。を“Ｌ”、 “Ｌ”
“Ｈ”レベルにする。その結果、トランジスタＱ。が導
通する。このとき出力端子８４に接続されている負荷が
大きければ、第３Ａ図（ｂ）に示すように、出力信号Ｄ
ｏｕｔの立上りが鈍る。
）に示すように、φい、φ８．φ。を“Ｌ”、 “Ｌ”
“Ｈ”レベルにする。その結果、トランジスタＱ。が導
通する。このとき出力端子８４に接続されている負荷が
大きければ、第３Ａ図（ｂ）に示すように、出力信号Ｄ
ｏｕｔの立上りが鈍る。
出力信号Ｄｏｕｔはラッチ回路１０Ａ、ＩＯＢ。
１０Ｃにフィードバックされる。そして、ラッチ回路９
Ａ、９８．９０はそれぞれ第３Ａ図（Ｃ）に示す信号φ
２が与えられると、出力信号Ｄｏｕｔと基準電圧Ｖｒｅ
ｆＡ、Ｖｒｅｆ、、Ｖｒｅｆ。とをそれぞれ比較する。
Ａ、９８．９０はそれぞれ第３Ａ図（Ｃ）に示す信号φ
２が与えられると、出力信号Ｄｏｕｔと基準電圧Ｖｒｅ
ｆＡ、Ｖｒｅｆ、、Ｖｒｅｆ。とをそれぞれ比較する。
ラッチ回路９Ａ、９．。
９゜はそれぞれ出力信号Ｄｏｕｔが基準電圧Ｖｒｅ ｆ
Ａ＋ Ｖｒｅ ｆＢ、Ｖｒｅ ｆｃよりも低いため、信
号φ′え、φ′３．φ′０をそれぞれ“Ｌ”レベルにす
る。
Ａ＋ Ｖｒｅ ｆＢ、Ｖｒｅ ｆｃよりも低いため、信
号φ′え、φ′３．φ′０をそれぞれ“Ｌ”レベルにす
る。
通常動作サイクルにおいて、第３Ａ図（ａ）に示すよう
に“Ｈ” レベルの信号φ蓄が与えられると、この信号
φ、がインバータ９１によって反転されて″Ｌ″レベル
となる。ＮＯＲゲート９Ａ＋９ｉ＋、９ｃは第３Ａ図（
ｄ）、 （ｅ）、（ｆ）に示すように、信号φ、、φ
Ｂ、φＣを“Ｈ”レベルにする。それによって、トラン
ジスタＱＡ、ＱＢＩＱＣが導通する。その結果、第３Ａ
図（ｂ）に示すように、出力信号Ｄｏｕｔの立上りが急
峻になる。
に“Ｈ” レベルの信号φ蓄が与えられると、この信号
φ、がインバータ９１によって反転されて″Ｌ″レベル
となる。ＮＯＲゲート９Ａ＋９ｉ＋、９ｃは第３Ａ図（
ｄ）、 （ｅ）、（ｆ）に示すように、信号φ、、φ
Ｂ、φＣを“Ｈ”レベルにする。それによって、トラン
ジスタＱＡ、ＱＢＩＱＣが導通する。その結果、第３Ａ
図（ｂ）に示すように、出力信号Ｄｏｕｔの立上りが急
峻になる。
逆に、出力端子８４に接続されている負荷が小さい場合
には、第３Ｂ図（ｂ）に示すように、出力信号Ｄｏｕｔ
の立上りが急峻になっていて、リンギングが生じている
。このとき、ラッチ回路１ＯＡ 、 １０ａ 、
１０ｃは基準電圧ＶｒｅｆＡ、ＶｒｅｆＢ、Ｖｒｅｆｃ
と出力信号Ｄｏｕｔとを旦較し、Ｖｒｅｆｃ＜Ｖｒｅｆ
Ｂ＜Ｄｏｕｔ＜ＶｒｅｆＡの関係にあることを判別して
、第３Ｂ図（ｇ）、 （ｈ）、 （ｉ）に示すよう
に、信号φ′６、φ′３．φ′０をそれぞれ“Ｌ”
”Ｈ″”Ｈ”レベルにする。ＮＯＲゲーｈ９Ａ、９ａ。
には、第３Ｂ図（ｂ）に示すように、出力信号Ｄｏｕｔ
の立上りが急峻になっていて、リンギングが生じている
。このとき、ラッチ回路１ＯＡ 、 １０ａ 、
１０ｃは基準電圧ＶｒｅｆＡ、ＶｒｅｆＢ、Ｖｒｅｆｃ
と出力信号Ｄｏｕｔとを旦較し、Ｖｒｅｆｃ＜Ｖｒｅｆ
Ｂ＜Ｄｏｕｔ＜ＶｒｅｆＡの関係にあることを判別して
、第３Ｂ図（ｇ）、 （ｈ）、 （ｉ）に示すよう
に、信号φ′６、φ′３．φ′０をそれぞれ“Ｌ”
”Ｈ″”Ｈ”レベルにする。ＮＯＲゲーｈ９Ａ、９ａ。
９ｏは“Ｈ”レベルの信号φ１が与えられて通常動作サ
イクルになると、第３Ｂ図（ｄ）、 （ｅ）（ｆ）に
示すように、信号φい、φ８．φ。を“Ｈ”、 ”Ｌ
”、 ”Ｌ” レベルにする。その結果トランジスタ
ＱＡのみが導通して、出力信号り。
イクルになると、第３Ｂ図（ｄ）、 （ｅ）（ｆ）に
示すように、信号φい、φ８．φ。を“Ｈ”、 ”Ｌ
”、 ”Ｌ” レベルにする。その結果トランジスタ
ＱＡのみが導通して、出力信号り。
ｕｔの傾斜が緩やかになり、リンギングが解消される。
なお、上述の第１図に示した実施例では、出力信号Ｄｏ
ｕｔを出力するためのトランジスタとして３個のｎチャ
ネルＭＯ３）ランジスタＱＡ−Ｑ。を使用した場合につ
いて説明したが、これに限ることなく２個以上の複数の
トランジスタを用いればよくかつｐチャネルＭＯ３）ラ
ンジスタおよびｎチャネルＭＯＳトランジスタを混在す
るようにしてもよい。また、ＭＯＳトランジスタに限る
ことなく、バイポーラトランジスタを用いるようにても
よい。
ｕｔを出力するためのトランジスタとして３個のｎチャ
ネルＭＯ３）ランジスタＱＡ−Ｑ。を使用した場合につ
いて説明したが、これに限ることなく２個以上の複数の
トランジスタを用いればよくかつｐチャネルＭＯ３）ラ
ンジスタおよびｎチャネルＭＯＳトランジスタを混在す
るようにしてもよい。また、ＭＯＳトランジスタに限る
ことなく、バイポーラトランジスタを用いるようにても
よい。
また、上述の実施例では、ラッチ回路１０Ａ。
１０Ｂ、ＩＯＣのそれぞれに外部から基準電圧■ｒｅｆ
Ａ、ＶｒｅｆＢ、Ｖｒｅｆｃを与えるようにしたが、任
意の時間に電圧のレベル判定が可能であればどのような
ものであってもよい。
Ａ、ＶｒｅｆＢ、Ｖｒｅｆｃを与えるようにしたが、任
意の時間に電圧のレベル判定が可能であればどのような
ものであってもよい。
さらに、上述の実施例では、出力信号Ｄｏｕｔが“Ｈ”
レベルに遷移する場合のリンギング対策について説明し
たが、“Ｌ” レベルに遷移する場合についてもまった
く同様に適用することが可能である。
レベルに遷移する場合のリンギング対策について説明し
たが、“Ｌ” レベルに遷移する場合についてもまった
く同様に適用することが可能である。
［発明の効果コ
以上のように、この発明によれば、負荷の大小に従って
導通ずるトランジスタの数を異ならせるようにしたので
、出力端子に接続される外部負荷のインピーダンスに応
じて、出力波形の立上り／立下がり時間を一定に保つこ
とが可能となり、リンギングのような出力信号の異常を
抑えることができる。
導通ずるトランジスタの数を異ならせるようにしたので
、出力端子に接続される外部負荷のインピーダンスに応
じて、出力波形の立上り／立下がり時間を一定に保つこ
とが可能となり、リンギングのような出力信号の異常を
抑えることができる。
第１図はこの発明の一実施例の電気回路図である。第２
図は初期値設定時のタイミング図である３第３Ａ図は負
荷が大きく出力信号Ｄｏｕｔが鈍る場合のタイミング図
である。第３Ｂ図は負荷が小さく出力信号Ｄｏｕｔが早
く立ち上がりリンギングが生じている場合のタイミング
図である。第４図はこの発明が適用される従来のＤＲＡ
Ｍの全体の概略ブロック図である。第５図および第６図
は従来のデータ出力バッファの回路図である。第７図は
従来のデータ出力バッファの入出力波形図である。 図において、９Ａｔ ９Ｂ、９ｃはＮＯＲゲート、１
０Ａ、１０ｍ、１０゜はラッチ回路、１２はパワーオン
リセット回路、１３はレジスタ回路、９１はインバータ
、Ｑ＾＋ＱｓｅＱｃはｎチャネルＭＯＳトランジスタを
示す。 も 圏
図は初期値設定時のタイミング図である３第３Ａ図は負
荷が大きく出力信号Ｄｏｕｔが鈍る場合のタイミング図
である。第３Ｂ図は負荷が小さく出力信号Ｄｏｕｔが早
く立ち上がりリンギングが生じている場合のタイミング
図である。第４図はこの発明が適用される従来のＤＲＡ
Ｍの全体の概略ブロック図である。第５図および第６図
は従来のデータ出力バッファの回路図である。第７図は
従来のデータ出力バッファの入出力波形図である。 図において、９Ａｔ ９Ｂ、９ｃはＮＯＲゲート、１
０Ａ、１０ｍ、１０゜はラッチ回路、１２はパワーオン
リセット回路、１３はレジスタ回路、９１はインバータ
、Ｑ＾＋ＱｓｅＱｃはｎチャネルＭＯＳトランジスタを
示す。 も 圏
Claims (1)
- 【特許請求の範囲】 記憶素子から読出されたデータを出力端子に出力する半
導体記憶装置の出力回路であって、それぞれの出力が前
記出力端子に共通に接続される複数のトランジスタ、 前記出力端子１こ出力されるデータの前縁の傾斜に応じ
て該出力端子の負荷の大小を判別する判別手段、および 前記記憶素子から読出されたデータが与えられたことに
応じて、前記複数のトランジスタのうち、前記判別手段
の判別による負荷の大小に従った数のトランジスタを導
通させる制御手段を備えた、半導体記憶装置の出力回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279652A JPH04154212A (ja) | 1990-10-17 | 1990-10-17 | 半導体記憶装置の出力回路 |
| US07/774,985 US5260901A (en) | 1990-10-17 | 1991-10-17 | Output circuit of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279652A JPH04154212A (ja) | 1990-10-17 | 1990-10-17 | 半導体記憶装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04154212A true JPH04154212A (ja) | 1992-05-27 |
Family
ID=17613968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279652A Pending JPH04154212A (ja) | 1990-10-17 | 1990-10-17 | 半導体記憶装置の出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5260901A (ja) |
| JP (1) | JPH04154212A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440505A (en) * | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
| US5539690A (en) * | 1994-06-02 | 1996-07-23 | Intel Corporation | Write verify schemes for flash memory with multilevel cells |
| KR100287979B1 (ko) * | 1994-06-02 | 2001-05-02 | 피터 엔. 데트킨 | 멀티레벨 셀을 가진 플래시 메모리의 감지 방법 및 회로 |
| US5497354A (en) * | 1994-06-02 | 1996-03-05 | Intel Corporation | Bit map addressing schemes for flash memory |
| US5594691A (en) * | 1995-02-15 | 1997-01-14 | Intel Corporation | Address transition detection sensing interface for flash memory having multi-bit cells |
| JP3350411B2 (ja) * | 1997-09-24 | 2002-11-25 | 沖電気工業株式会社 | 半導体記憶装置の出力回路 |
| DE69935226T2 (de) * | 1998-06-15 | 2008-01-03 | International Microcircuits, Inc., Milpitas | Adaptiver treiber mit kapazitiver lastfühlung und betriebsverfahren dazu |
| US6473019B1 (en) * | 2001-06-21 | 2002-10-29 | Nokia Corporation | Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0716153B2 (ja) * | 1985-03-15 | 1995-02-22 | 日本電気株式会社 | 半導体集積回路 |
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
| DE3677986D1 (de) * | 1986-10-21 | 1991-04-11 | Ibm | Verfahren zur digitalen regelung der flankensteilheit der ausgangssignale von leistungsverstaerkern der fuer einen computer bestimmten halbleiterchips mit hochintegrierten schaltungen. |
| JP2560732B2 (ja) * | 1987-07-15 | 1996-12-04 | 日本電気株式会社 | Ｍｏｓメモリデバイスの出力回路 |
| US5142495A (en) * | 1989-03-10 | 1992-08-25 | Intel Corporation | Variable load for margin mode |
| US5121013A (en) * | 1990-02-12 | 1992-06-09 | Advanced Micro Devices, Inc. | Noise reducing output buffer circuit with feedback path |
-
1990
- 1990-10-17 JP JP2279652A patent/JPH04154212A/ja active Pending
-
1991
- 1991-10-17 US US07/774,985 patent/US5260901A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5260901A (en) | 1993-11-09 |
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