JP2680278B2

JP2680278B2 - 半導体装置

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Publication number: JP2680278B2
Application number: JP7005452A
Authority: JP
Inventors: 真志堀口; 陵一堀; 清男伊藤; 儀延中込; 正和青木; 田中　　均
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-01-18
Filing date: 1995-01-18
Publication date: 1997-11-19
Anticipated expiration: 2012-11-19
Also published as: JPH07301665A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、特に
半導体装置の少なくとも一部の回路で使用する内部電源
電圧を発生する電圧変換回路に関する。

【０００２】

【従来の技術】近年、半導体素子の微細化に伴う耐圧の
低下が問題になってきた。この問題は電源電圧を下げれ
ば解決できるが、これは外部インタフェースの関係で必
ずしも好ましくない。そこで、外部から印加する電源電
圧は従来のまま（たとえばＴＴＬコンパチブルの場合は
５Ｖ）としておき、それよりも低い電圧（たとえば３
Ｖ）の内部電源を半導体装置内で作るという方法が提案
されている。外部電源から内部電源を発生するための電
圧変換回路については、たとえば特願昭５７−２２００
８３において論じられている。図１５（ａ）に、上記特
許出願において提案されている回路を示す。この回路
は、外部電源Ｖ_ccから内部電源Ｖ_Lを発生する回路であ
り、Ｒは抵抗素子、ＢＬ₀，ＢＬ₁は上記特許出願におい
て「基本回路」と呼ばれている回路である。「基本回
路」はＡＣ間の電圧が所定の電圧（以下オン電圧とい
う）以下のときはＢＣ間が非導通、所定の電圧以上のと
きはＢＣ間が導通するような回路である。図１５（ｂ）
は、上記特許出願に記載されている「基本回路」の実現
例である。

【０００３】この回路の特性を図１５（ｃ）に示す。外
部電源電圧Ｖ_ccがＶ_P0（Ｖ_P0は基本回路ＢＬ₀のオン電
圧）以下のときは、ＢＬ₀，ＢＬ₁ともに非導通状態であ
るので出力電圧Ｖ_LはＶ_ccに等しい。Ｖ_ccがＶ_P0を越え
るとＢＬ₀が導通状態になるので、Ｖ_Lは抵抗素子ＲとＢ
Ｌ₀のオン抵抗Ｒ₀との比で定まる。したがってＶ_LのＶ
_cc依存性（傾きｍ）は図に示すように１より小さくな
る。さらにＶ_ccが上昇してＶ_cc−Ｖ_LがＶ_P1（Ｖ_P1は基
本回路ＢＬ₁のオン電圧）を越えると、ＢＬ₁が導通状態
になり、抵抗ＲにＢＬ₁のオン抵抗Ｒ₁が並列に接続され
る。したがって、Ｖ_LのＶ_cc依存性（傾きｍ′）はｍよ
りも大きくなる。

【０００４】すなわち、Ｖ_LのＶ_cc依存性として、点Ｐ
およびＰ′において折れ曲った特性が得られる。点Ｐ，
Ｐ′におけるＶ_ccの値は、Ｖ₀＝Ｖ_P0…（１）Ｖ₀′＝Ｖ_P0＋Ｖ_P1／(１−ｍ) …（２）である。また、傾きｍ，ｍ′は、ｍ＝Ｒ₀／(Ｒ＋Ｒ₀) …（３）ｍ′＝Ｒ₀／{ＲＲ₁／(Ｒ＋Ｒ₁)＋Ｒ₀} …（４）である。

【０００５】本回路の利点は、Ｖ_cc依存性が小さい第１
の電圧と、上記第１の電圧よりＶ_cc依存性が大きい第２
の電圧とを発生することができることにある。その結
果、以下に説明するように、内部電源Ｖ_Lで動作する回
路（以下、内部回路と略す）の電圧エージングが可能と
なる。電圧エージングとは、半導体装置の出荷前に、電
源端子に通常動作時よりも高い電圧を印加して不良とな
ったものを除去することであり、出荷後の初期不良低減
に有効な手法である。内部回路の電圧エージングを可能
にするためには、通常動作時の外部電源電圧Ｖ_ccがＶ₀
とＶ₀′の間にあり、エージング時のＶ_ccがＶ₀′より高
くなるように、Ｖ₀，Ｖ₀′を設計しておけばよい。こう
すれば、通常動作時にはＶ_LのＶ_cc依存性ｍが小さいの
で、Ｖ_ccが変動しても内部回路の動作は安定になる。ま
た、エージング時にはＶ_LのＶ_cc依存性ｍ′が大きいの
で、通常動作時よりも十分高いＶ_Lが内部回路に印加さ
れ、内部回路の電圧エージングが行われる。この時、Ｖ
_CCで動作する回路にも通常動作時より十分高い電圧が印
加されるので、これらの回路の電圧エージングも同時に
行われている。尚、電圧エージングに関しては他に特開
昭６２−２３２１５５号公報に記載された発明がある。

【０００６】

【発明が解決しようとする課題】上記従来技術の問題点
は、前述したＶ_cc依存性が小さい第１の電圧と、上記第
１の電圧よりＶ_cc依続性が大きい第２の電圧とを独立に
設計できないことにある。すなわち、上記第２の電圧
は、上記第１の電圧を発生する回路の特性に左右され
る。その結果、内部電源の通常動作時の電圧と電圧エー
ジング時の電圧とを独立に設定できない。たとえば図１
５（ａ）の回路ではＶ_cc依存性が小さい第１の電圧はＢ
Ｌ₀によって定まり、上記第１の電圧よりＶ_cc依存性が
大きい第２の電圧はＢＬ₀およびＢＬ₁によって定まる。
そのため、上記第１の電圧を変えるためにＢＬ₀を変更
すると上記第２の電圧も同時に変わってしまう。上記第
２の電圧のＶ_ccに対する特性を決めるパラメータｍ′，
Ｖ₀′は式（１）〜（４）より、ｍ′＝(Ｒ＋Ｒ₁)/(Ｒ₁/ｍ＋Ｒ) …（５）Ｖ₀′＝Ｖ₀＋Ｖ_P1／(１−ｍ) …（６）である。これらの式から明らかなように、上記第２の電
圧のＶ_ccに対する特性を決めるパラメータｍ′，Ｖ₀′
が、上記第１の電圧のＶ_ccに対する特性を決めるパラメ
ータであるｍ，Ｖ₀に依存する。したがって、上記第１
の電圧の設定値を変更するためにＢＬ₀の設定変更を行
うと、ＢＬ₁も設定し直さなければならない。本発明の
目的は、上記第１の電圧と、上記第２の電圧とを独立に
設定できる電圧変換回路を有する半導体装置を提供する
ことにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、電圧変換回路は外部電源電圧が第１の
所定の電圧よりも高いとき外部電源電圧依存性が小さい
第１の電圧を発生する第１の電圧発生回路と、上記第１
の電圧よりも外部電源電圧依存性の大きい第２の電圧を
発生する第２の電圧発生回路と、節点と上記外部電源電
圧との間にそのソース・ドレイン経路が設けられた第２
及び第３のＭＯＳトランジスタと、その出力が第２のＭ
ＯＳトランジスタのゲートに接続された第１の差動増幅
器と、その出力が第３のＭＯＳトランジスタのゲートに
接続された第２の差動増幅器とを有し、上記第１の差動
増幅器の反転入力には上記第１の電圧が入力され、上記
第２の差動増幅器の反転入力には上記第２の電圧が入力
され、上記第１及び第２の差動増幅器の非反転入力は上
記節点と接続されている。

【０００８】

【作用】上記電圧変換回路は、上記第１の電圧発生回路
の出力トランジスタである第２のＭＯＳトランジスタと
上記第２の電圧発生回路の出力トランジスタである第３
のＭＯＳトランジスタとの出力端子が共通接続されてい
るので、上記第１の及び第２の電圧発生回路の各々の出
力に応答して自動的にその出力が切り替わる。

【０００９】

【実施例】以下、本発明の実施例を図面により説明す
る。以下の説明では、外部電源電圧Ｖ_ccは正である場合
について説明するが、Ｖ_ccが負である場合でもトランジ
スタの極性等を逆にすることによって本発明を適用する
ことができる。

【００１０】図１（ａ）に、本発明の第１の実施例であ
る電圧変換回路の構成図を示す。図中、１および２は電
圧発生回路、３は選択回路である。この回路は、２個の
電圧発生回路１および２の出力Ｖ₁およびＶ₂の一方を選
択回路３で選択して出力電圧Ｖ_Lとする。２個の電圧発
生回路の出力のうち、Ｖ₁は外部電源電圧Ｖ_ccに対する
依存性が小さい、すなわちＶ_ccに対して安定化されてい
る。それに対してＶ₂はＶ_ccに対する依存性が比較的大
きい。また選択回路３は、半導体装置が通常動作状態に
あるかテスト状態にあるかを示す信号ＴＥによって制御
される。通常動作状態にあるときはＶ₁が、テスト状態
にあるときはＶ₂が選択されてＶ_Lとなる。

【００１１】この回路の特徴は、内部回路の動作の内部
電源電圧依存性をテストすることができること、および
内部回路の電圧エージングを行うことができることであ
る。図１（ｂ）にこの回路の各部の電圧のＶ_cc依存性の
一例を示す。これは、通常動作時の外部電源電圧Ｖ_cc＝
５±０.５Ｖ（図中にａで示す）、内部電源電圧Ｖ_L＝３
Ｖ、エージング時の外部電源電圧Ｖ_CC＝８Ｖ（図中にｂ
で示す）、内部電源電圧Ｖ_L＝４.８Ｖの場合の例であ
る。Ｖ₁はＶ_cc依存性が小さく、実質的にほとんど一定
（ここでは３Ｖ、ただしＶ_cc＜３ＶのときはＶ₁＝
Ｖ_cc）である。一方、Ｖ₂はＶ_ccに従って単調に上昇す
る（ここではＶ₂＝０.６Ｖ_cc）。通常動作時はＶ_L＝Ｖ₁
であるから、内部回路には安定化された内部電源電圧
（＝３Ｖ）が印加され、内部回路の動作が安定になる。
また、テスト状態のときは、Ｖ_L＝Ｖ₂であるから、Ｖ_cc
を変えることにより内部回路に印加される内部電源電圧
を変えることができる。従来の電圧変換回路では、常に
安定化された電圧が内部回路に印加されるため、内部回
路の動作の電源電圧依存性をテストすることが困難であ
ったが、本回路によればそれが可能になる。しかも、通
常動作時の内部電源電圧は安定化されているので、内部
電源電圧の変動にするマージンをもった設計が可能であ
る。また、本回路によって内部回路の電圧エージングを
行うには、テスト状態でＶ_ccをエージング電圧（ここで
は８Ｖ）にすればよい。テスト状態であるから、Ｖ_L＝
Ｖ₂（＝４.８Ｖ）となって通常動作時よりも高い内部電
源電圧が内部回路に印加される。

【００１２】以上の説明から明らかなように、通常動作
用電圧発生回路１は通常動作状態での特性だけを、テス
ト用電圧発生回路２はテスト状態での特性だけをそれぞ
れ満足すれば良い。すなわち、１と２とは独立に設計で
きる。

【００１３】なお、本実施例では２個の電圧発生回路の
出力を選択して内部電源電圧としているが、３個以上の
電圧発生回路の出力を選択するようにしてもよい。これ
はたとえば、複数の条件で内部回路のテストをする場合
に有効である。

【００１４】図２（ａ）に本発明の第２の実施例である
電圧変換回路の構成図を示す。図１の実施例との相違点
は選択回路３が比較回路４の出力で制御されていること
である。比較回路４は、通常動作時用電圧発生回路の出
力Ｖ₁とエージング用電圧発生回路の出力Ｖ₂とを比較し
て、高い方の電圧が選択されるように選択回路３を制御
する。

【００１５】この回路の特徴は、図１のＴＥのような制
御信号を加えることなく、内部回路の電圧エージングが
可能な特性を持つ内部電源が得られることである。図２
（ｂ）にこの回路の各部の電圧のＶ_cc依存性の一例を示
す。これは、通常動作時の外部電源電圧Ｖ_cc＝５±０.
５Ｖ、エージング時のＶ_cc＝８Ｖ、通常動作時の内部電
源電圧Ｖ_L＝３Ｖ、エージング時のＶ_L＝４Ｖの場合の例
である。Ｖ₁は図１の場合と同様に安定化された電圧で
ある。一方、Ｖ₂はＶ_ccに従って単調に上昇する（ここ
ではＶ₂＝Ｖ_cc／２）。したがって、Ｖ_cc＜６Ｖのとき
はＶ₁＞Ｖ₂であり、Ｖ_cc＞６ＶのときはＶ₁＜Ｖ₂であ
る。Ｖ_LはＶ₁とＶ₂との高い方に等しいから、Ｖ_cc＜６
ＶのときはＶ_L＝３Ｖ，Ｖ_cc＞６ＶのときはＶ_L＝Ｖ_cc／
２となる。すなわち、Ｖ_ccが通常動作電圧とエージング
電圧の間のある電圧（ここでは６Ｖ）において、折れ曲
がった特性が得られる。Ｖ_ccが通常動作電圧範囲内（こ
こでは５±０.５Ｖ、図中にａで示す）にあるときは、
Ｖ_Lは安定化されている（ここでは３Ｖ）ので、内部回
路の動作が安定になる。また、Ｖ_ccがエージング電圧
（ここでは８Ｖ、図中にｂで示す）にあるときは、Ｖ_L
は通常動作時よりも高くなる（ここでは４Ｖ）ので、内
部回路には通常動作時よりも高い電圧が印加され、内部
回路の電圧エージングが行われる。

【００１６】以上の説明から明らかなように、通常動作
用電圧発生回路１はＶ_ccが通常動作電圧範囲内にあると
きの特性だけを、エージング用電圧発生回路２はＶ_ccが
エージング電圧にあるときの特性だけをそれぞれ満足す
れば良い。すなわち、１と２とは独立に設計できる。前
記の皆来技術において問題であった、通常動作時の特性
がエージング時の特性に影響するということがない。そ
のため、従来技術に比べて回路設計が容易である。

【００１７】図３（ａ）に本発明の第３の実施例である
電圧変換回路の構成図を示す。図２の回路との相違点
は、出力端子が複数個（Ｖ_LA，Ｖ_LB，Ｖ_LC）あることで
ある。また、エージング用電圧発生回路、選択回路、お
よび比較回路もそれぞれ複数個設けられている。エージ
ング用電圧発生回路２Ａ，２Ｂ，２Ｃは、それぞれエー
ジング用電圧Ｖ_2A，Ｖ_2B，Ｖ_2Cを発生する。選択回路３
Ａ，３Ｂ，３Ｃは、通常動作用電圧Ｖ₁とエージング用
電圧Ｖ_2A，Ｖ_2B，Ｖ_2Cとから、それぞれＶ_LA，Ｖ_L _B，Ｖ
_LCを発生する。このとき、比較回路４Ａ，４Ｂ，４Ｃに
よって、それぞれ通常動作用電圧とエージング用電圧と
が比較され、高い方の電圧が選択されてＶ_LA，Ｖ_LB，Ｖ
_LCとなることは、図２の場合と同じである。

【００１８】この回路の特徴は、回路によって異なった
条件で電圧エージングを行うことができることである。
出力電圧のＶ_cc依存性の一例を図３（ｂ）に示す。Ｖ_cc
が通常動作電圧範囲内（図中にａで示す）にあるとき
は、Ｖ₁の方がＶ_2A，Ｖ_2B，Ｖ_2Cよりも高いので、
Ｖ_LA，Ｖ_LB，Ｖ_LCはいずれもＶ₁に等しい。また、Ｖ_cc
がエージング電圧（図中にもｂで示す）にあるときは、
Ｖ_2A，Ｖ_2B，Ｖ_2Cの方がＶ₁よりも高いので、Ｖ_LA，Ｖ
_LB，Ｖ_LCはそれぞれＶ_2A，Ｖ_2B，Ｖ_2Cに等しい。すなわ
ち、通常動作時にはＶ_LA，Ｖ_LB，Ｖ_LCは同じ電圧に安定
化されているが、エージンク時にはそれぞれ異なった電
圧になる。したがって、Ｖ_LA，Ｖ_LB，Ｖ_LCが印加されて
いる内部回路は、それぞれ異なった条件によるエージン
グが行われる。

【００１９】このように、回路ごとに異なった条件でエ
ージングを行うことのできる回路を作れることが、本発
明のもう一つの特徴である。前述の従来技術で同じこと
をしようとすると、たとえば図１５（ａ）の回路を複数
個作らなければならない。しかし、それら複数個の回路
の間に素子のばらつきがあると、通常動作時の電圧値や
そのＶ_cc依存性を備えることが難しい。それに対して図
３（ａ）の回路ならば、通常動作時には一つの安定化電
圧Ｖ₁をもとに複数個の内部電源が作られるので、それ
らの電圧値を揃えることは容易である。

【００２０】次に、図１〜図３中の電圧変換回路を構成
する個々の回路について詳細に説明する。

【００２１】まず、通常動作用電圧発生回路１について
述べる。通常動作用電圧発生回路１としては、周知の安
定化電圧発生回路、たとえばツエナーダイオードのブレ
ークダウン電圧やバイポーラトランジスタのベース・エ
ミッタ間電圧を基準電圧とする回路を用いることができ
る。回路の一例を図４（ａ）に示す。図中、１０はＮＰ
Ｎトランジスタ、１１はツエナーダイオード、１２およ
び１３は抵抗である。出力Ｖ₁とノード１４との間の電
圧およびノード１４と接地との間の電圧は、それぞれ１
１のブレークダウン電圧Ｖ₂、１０のベース・エミッタ
間電圧Ｖ_beで、いずれも電源電圧Ｖ_ccによらずほぼ一定
である。したがって、この回路の出力電圧は、Ｖ₁＝Ｖ₂
＋Ｖ_beで一定である。また、図４（ｂ）に示すようなバ
ンドギャップリファレンスを用いれば、Ｖ_ccの変化に対
してだけでなく、温度変化に対しても安定な電圧を得る
ことができる。その他、たとえば特開昭６２−１２３７
９７号公報において提案されている回路を用いてもよ
い。

【００２２】次に、電圧発生回路２について述べる。電
圧発生回路２の出力Ｖ₂は、半導体装置のテスト時、も
しくはエージング時に用いられるものであるから、その
特性はテスト条件、あるいはエージング条件によって定
められるべきものである。たとえば図２の実施例に用い
られるエージング用電圧発生回路２は、電源電圧Ｖ_ccの
１／２の電圧を発生する回路である。これはたとえば図
５（ａ）のような回路で実現できる。図中、３０および
３２はｎチャネルＭＯＳトランジスタ、３１および３３
はｐチャネルＭＯＳトランジスタ、３４および３５は抵
抗である。ＭＯＳトランジスタのオン抵抗はＲ₃₄，Ｒ₃₅
（Ｒ₃₄，Ｒ₃₅はそれぞれ３４，３５の抵抗値）よりも十
分小さく、Ｒ₃₄＝Ｒ₃₅であるとすると、ノード３６の電
圧は電源電圧Ｖ_ccの１／２，Ｖ_cc／２になる。したがっ
て、ノード３７，３８の電圧は、それぞれＶ_cc／２＋Ｖ
_tn，Ｖ_cc／２−｜Ｖ_tp｜（Ｖ_tn，Ｖ_tpはそれぞれｎチャ
ネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジス
タのしきい値電圧）となり、出力電圧はＶ₂＝Ｖ_cc／２
となる。なお、Ｒ₃₄とＲ₃₅の比を変えることにより、Ｖ
_ccの定数倍の電圧（たとえば図１のテスト用電圧発生回
路のように０.６Ｖ_cc）を発生することも可能である。

【００２３】この回路の特徴は、消費電流はＲ₃₄，Ｒ₃₅
によって定まり、電流駆動能力は出力段のＭＯＳトラン
ジスタ３２，３３によって定まることである。したがっ
て、Ｒ₃₄，Ｒ₃₅を十分大きく、３２，３３のチャネル幅
を十分大きくしておけば、消費電流が小さく、電流駆動
能力の大きい回路を作ることができる。なお、電流駆動
能力が小さくてもよい場合（たとえば、後述のように選
択回路３および比較回路４として図８の回路を用いる場
合）は、図５（ｂ）または（ｃ）の回路でもよい。図５
（ｂ）の回路は単にＶ_ccを抵抗Ｒ₃₄，Ｒ₃₅によって分割
したものである。

【００２４】図５（ｃ）に電圧発生回路２の他の実現方
法を示す。この回路は、外部電源電圧Ｖ_ccの定数倍にオ
フセット電圧がかかった電圧（ここではＶ₂＝３Ｖ_cc／
４−１.５(Ｖ)）を発生する回路である。図中、４０〜
４２はダイオードであり、３個直列に接続することによ
り、ノード４３の電圧が電源電圧Ｖ_ccよりも約２Ｖ低い
電圧になるようにしている。抵抗比をＲ₃₄：Ｒ₃₅＝１：
３とすれば、Ｖ₂＝３／４（Ｖ_cc−２）＝３Ｖ_cc／４−
１.５（Ｖ）なる出力電圧を得ることができる。

【００２５】次に、図２および図３の実施例に用いられ
る選択回路３と比較回路４の実現方法について説明す
る。選択回路３と比較回路４の一実現方法を図６に示
す。図中、５０および５１は差動増幅器、５２および５
３はＮＡＮＤゲート、５４および５５はインバータ、５
６および５７はｐチャネルＭＯＳトランジスタ、５８お
よび５９はｎチャネルＭＯＳトランジスタである。この
回路は、入力Ｖ₁とＶ₂とのうち電圧の高い方を、ＭＯＳ
トランジスタ５６，５８もしくは５７，５９を通して出
力Ｖ_Lに接続する回路である。Ｖ₁がＶ₂よりも高いとき
は、差動増幅器５０，５１の出力がそれぞれ高電位、低
電位となり、ＮＡＮＤゲート５２，５３の出力がそれぞ
れ低電位，高電位となるので、ｐチャネルＭＯＳトラン
ジスタ５６が導通、５７が非導通になる。また、インバ
ータ５４，５５の出力がそれぞれ高電位、低電位となる
ので、ｎチャネルＭＯＳトランジスタ５８が導通、５９
が非導通になる。したがって、ＭＯＳトランジスタ５６
と５８を通して、入力Ｖ₁と出力Ｖ_Lとが接続される。逆
に、Ｖ₂がＶ₁よりも高いときは、電位の高低が上とは逆
になり、ＭＯＳトランジスタ５７と５９を通して、入力
Ｖ₂と出力Ｖ_Lとが接続される。

【００２６】本回路の特徴は、Ｖ₁＞Ｖ₂のときは入力Ｖ
₁がそのまま出力Ｖ_Lとなることである。したがって、Ｍ
ＯＳトランジスタ５６，５８のオン抵抗が十分に小さく
なるように設計すれば、出力Ｖ_Lの電圧安定度として
は、通常動作用電圧発生回路１の出力Ｖ₁の電圧安定度
と同じ値が得られる。

【００２７】選択回路３と比較回路４の他の実現方法を
図７に示す。図中、６０および６１は差動増幅器、６２
および６３はｐチャネルＭＯＳトランジスタ、６４は電
流源である。本回路は、６０および６２から成る電圧増
幅器と６１および６３から成る電圧増幅器とによって構
成されており、両増幅器の出力段のトランジスタ６２，
６３が並列に接続されている。電流源６４は出力段にバ
イアス電流を与えるためのものである。Ｖ₁＞Ｖ_Lのとき
は、差動増幅器６０の出力が低電位となるので、ｐチャ
ネルＭＯＳトランジスタ６２が導通状態になるが、Ｖ₁
＜Ｖ_Lのときは、差動増幅器６０の出力が高電位となる
ので、６２は非導通である。同時に、ＭＯＳトランジス
タ６３は、Ｖ₂＞Ｖ_Lのときは導通、Ｖ₂＜Ｖ_Lのときは非
導通である。したがって、出力電圧Ｖ_LがＶ₁もしくはＶ
₂の少なくとも一方よりも低いときは、ＭＯＳトランジ
スタ６２，６３の少なくとも一方が導通状態にあるの
で、電源Ｖ_ccからＶ_Lへ電流が流れ、Ｖ_Lの電位が上昇す
る。この電位上昇は、Ｖ_LがＶ₁とＶ₂の高い方の電位に
等しくなってＭＯＳトランジスタ６２、６３が両方とも
非導通状態になるまで続く。結局、Ｖ_LはＶ₁とＶ₂の高
い方の電位に等しい状態で安定する。

【００２８】本回路の特徴は、回路自体に増幅機能があ
ることである。そのため、図２および図３の電圧発生回
路１，２，２Ａ，２Ｂ，２Ｃの電流駆動能力が小さくて
も、出力Ｖ_Lの電流駆動能力は大きくできる。したがっ
て、たとえば電圧発生回路２としては、図５（ａ）の回
路でなく、単純な図５（ｂ）または（ｃ）の回路を用い
ることができる。

【００２９】以上の例では、出力電圧Ｖ_Lは入力電圧Ｖ₁
もしくはＶ₂に等しい電圧であったが、Ｖ_LをＶ₁もしく
はＶ₂の定数倍の電圧にすることもできる。図８にこれ
を実現する一方法を示す。図７の回路との相違点は、差
動増幅器６０，６１の入力として、Ｖ_L自体でなく、Ｖ_L
を抵抗６５，６６で分割した電圧Ｒ₆₅Ｖ_L／（Ｒ₆₅＋Ｒ
₆₆）が入っていることである（Ｒ₆₅，Ｒ₆₆はそれぞれ６
５，６６の抵抗値）。そのため、Ｒ₆₅Ｖ_L／（Ｒ₆₅＋Ｒ
₆₆）がＶ₁とＶ₂との高い方の電圧に等しくなる。すなわ
ち、出力電圧Ｖ_Lは、Ｖ₁とＶ₂との高い方の電圧の（Ｒ
₆₅＋Ｒ₆₆）／Ｒ₆₆倍になる。

【００３０】この回路の利点は、抵抗Ｒ₆₅，Ｒ₆₆の比を
変えることによって、入力電圧の任意倍の電圧が得られ
ることである。これは特に、安定化電圧Ｖ₁として特定
の電圧しか得られない場合に有効である。たとえば電圧
発生回路１として前述のバンドギャップリファレンスを
用いた場合、その出力電圧はＶ₁＝１.２６Ｖである。こ
れからたとえば出力電圧Ｖ_L＝３Ｖを得るためには、Ｒ
₆₅：Ｒ₆₆＝１.７４：１.２６とすればよい。

【００３１】なお、図６〜図８の回路に用いる差動増幅
器は、たとえば図９の回路で実現できる。図中、７０が
差動増幅器本体であり、ｐチャネルＭＯＳトランジスタ
７１，７２、ｎチャネルＭＯＳトランジスタ７３，７
４，７５から成る。入力Ｖ_in1の電圧がＶ_in2の電圧より
も高いときは、出力Ｖ_outが高電位となり、Ｖ_in2の電圧
がＶ_in1の電圧よりも高いときは、Ｖ_outは低電位とな
る。

【００３２】８０は、ＭＯＳトランジスタ７５を電流源
として動作させるための回路である。８１は高抵抗とし
て働くｐチャネルＭＯＳトランジスタであり、ｎチャネ
ルＭＯＳトランジスタ８２に流れる電流を定める。７５
と８２とは、カレントミラー回路を形成しているので、
７５には８２に流れる電流の定数倍（７５と８２とのコ
ンダクタンスの比）の電流が流れる。なお、図６〜図８
のように、差動増幅器を複数個用する場合、回路８０は
１個だけ設けておき、複数の差動増幅器の７５のゲート
を共通に接続することにより、占有面積を節約すること
ができる。

【００３３】次に本発明をＤＲＡＭ（ダイナミックラン
ダムアクセスメモリ）に適用した例について説明する。
図１０は本発明を適用したＤＲＡＭの構成図、図１１は
その動作波形である。図中、１００が本発明による電圧
変換回路、２００はメモリアレー、２０１はワードドラ
イバ、２０２はワード線昇圧回路、２０３はデータ線プ
リチャージ回路、２０４はセンスアンプ、２０５はセン
スアンプ駆動信号発生回路、２０６はデータ線選択回
路、２０７はロウデコーダ、２０８はロウアドレスバッ
ファ、２０９はカラムデコーダ、２１０はカラムアドレ
スバッファ、２１１はメインアンプ、２１２はDoutバッ
ファ、２１３は書込み回路、２１４Dinバッファ、２１
５はタイミング発生回路である。このメモリでは、集積
度に大きく影響するメモリアレー２００は、微細ＭＯＳ
トランジスタを使用しており、外部電源Ｖ_cc（たとえば
５Ｖ）よりも低い内部電源Ｖ_L（たとえば３.３Ｖ）で動
作する。一方、集積度にあまり影響しない回路２０７〜
２１５は、外部電源Ｖ_ccで直接動作する。メモリアレー
をＶ_Lで動作させるため、ワード線昇圧回路２０２、デ
ータ線プリチャージ回路２０３、センスアンプ駆動信号
発生回路２０５、データ線選択回路２０６には、電圧変
換回路１００からそれぞれ内部電源Ｖ_x，Ｖ_p，Ｖ_d，Ｖ_y
が供給される。

【００３４】電圧変換回路１００のうち、Ｖ_Lを発生す
る回路１０１の構成は図２（ａ）と同じである。すなわ
ち、通常動作用電圧発生回路１とエージング用電圧発生
回路２との高い方の電圧が選択回路３で選択されて、Ｖ
_Lとなる。負荷駆動能力を大きくするために、バッファ
５〜８が設けられている。バッファ５，７，８は、それ
ぞれＶ_Lに等しい電圧Ｖ_x，Ｖ_d，Ｖ_yを発生する回路であ
る。バッファ６は、Ｖ_Lの１／２の電圧Ｖ_pを発生する回
路である。バッファ５，７，８としては、たとえば特願
昭６２−２９４１１５で提案されている回路が使用でき
る。また、バッファ６はたとえば図１２（ａ）の回路で
実現できる。この回路は、図５（ａ）の回路と同様、電
源電圧（ここではＶ_L）の１／２の電圧を発生する回路
である。ただし、出力段のＭＯＳトランジスタ３２だけ
は、Ｖ_LではなくＶ_ccに接続されている。この理由は、
出力段は負荷を直接駆動しなければならないため、電流
駆動能力の大きいＶ_ccの方が望ましいからであるが、も
ちろんＶ_Lにしても差し支えない。

【００３５】メモリアレー２００内には、ＭＯＳトラン
ジスタ２２０とキャパシタ２２１とから成るいわゆる１
トランジスタ・１キャパシタ形ダイナミックメモリセル
ＭＣ_ijが、ワード線Ｗ_iとデータ線Ｄ_jの交点に配置され
ている。図にはワード線は２本（Ｗ_i，Ｗ_i+1）、データ
線は１対（Ｄ_j，￣Ｄ_j）しか示していないが、実際には
縦横に多数配置されている。なお、キャパシタ２２１の
一端２２２（プレート）は直流電源に接続する。その電
圧値は任意であるが、キャパシタ２２１の耐圧の点でＶ
_p（＝Ｖ_L／２）に接続することが望ましい。

【００３６】ワードドライバ２０１は、ロウデコーダ２
０７の出力を受けて、ＭＯＳトランジスタ２２３を通し
て、選択されたワード線にワード線駆動信号φ_xを供給
する回路である。φ_xはワード線昇圧回路２０２で作ら
れる。この回路はφ_xを電源電圧以上に昇圧する回路で
ある。ただし、この回路の電源は外部電源Ｖ_ccでなく、
電圧変換回路で作られた内部電源Ｖ_xである。したがっ
てφ_xはＶ_ccでなくＶ_xを基準として昇圧される。すなわ
ち、図１１に示すように、φ_xの電圧はＶ_xの（１＋α）
倍（０＜α＜１）になる。

【００３７】ワード線昇圧回路２０２の一実現方法を図
１３に示す。これは、入力信号φ_inが高電位になってか
ら所定の時間後に信号φ_xを発生する回路である。この
回路の主要部は、インバータ２５０〜２５３，２６０〜
２６３、昇圧用キャパシタ２７０，プリチャージ回路２
８０から成る。インバータ列２５０〜２５２および２６
０〜２６２は所定の遅延時間を得るための回路である。
なお、これらのインバータは、電源としてＶ_ccを用いて
いるが、Ｖ_xでも差し支えない。φ_inが高電位になって
から所定の時間後に２５２および２６２の出力がそれぞ
れ高電位から低電位に変化する。したがって、２５３の
出力が立ち上がる。このインバータ２５３の電源Ｖ_xで
あるので、ノード２７１の電圧は０ＶからＶ_xに変化す
る。キャパシタ２７０の一端２７１の電位が上昇するこ
とにより、キャパシタの他端２７２の電位が容量結合に
よって上昇する。ノード２７２の電圧は、あらかじめプ
リチャージ回路２８０（プリチャージ信号φ_pはメモリ
が待機状態のとき高電位になっている）によってＶ_x−
Ｖ_tn（Ｖ_tnはｎチャネルＭＯＳトランジスタのしきい値
電圧）に設定されているので、容量結合によってＶ_x−Ｖ_tn＋Ｃ_bＶ_x／（Ｃ_b＋Ｃ_p） …（７）まで上昇する。ここでＣ_b，Ｃ_pは、それぞれキャパシタ
２７０の容量、ノード２７２の寄生容量である。インバ
ータ２６３（ｐチャネルＭＯＳトランジスタ２６４とｎ
チャネルＭＯＳトランジスタ２６５，２６６から成る）
はこの電圧を電源として動作するので、出力φ_xの電位
も上記の電圧まで上昇する。なお、インバータ２６３の
ＭＯＳトランジスタ２６５は、２６６に過大電圧がかか
らないようにするためのものである。２６５のゲートＶ
_cc（Ｖ_xでもよい）に接続されているので、２６６のド
レイン電圧はＶ_cc−Ｖ_tnを超えることはない。回路２９
０はφ_xの電位が上昇しすぎないようにするためのもの
である。ダイオード接続のｎチャネルＭＯＳトランジス
タ２９１と２９２とが直列に接続されているので、φ_x
の電位はＶ_cc＋２Ｖ_tnを超えることはない。なお、この
ＭＯＳトランジスタ２９２のソースはＶ_xに接続しても
よい。回路３００は、φ_xが昇圧されている期間が長い
場合、リーク電流等によってその電位が低下しないよう
にするための回路である。φ₁はメモリが活性状態にな
っている間高電位になる信号であり、φ₂は定期的に高
電位になる信号である。φ₂が高電位になったとき、キ
ャパシタ３０４による容量結合によってノード３０５の
電位がＶ_x以上に昇圧され、φ_xの電位低下が補われる。

【００３８】データ線プリチャージ回路２０３は、メモ
リセル読み出しに先立って各データ線を所定の電圧（こ
こでは内部電源電圧Ｖ_p）に設定するための回路であ
る。プリチャージ信号φ_pを印加することによって、Ｍ
ＯＳトランジスタ２２４〜２２６が導通状態になり、デ
ータ線Ｄ_j，￣Ｄ_jの電圧はＶ_pに等しくなる。なおこの
とき、後述のセンスアンプ駆動信号ＳＡＮ，ＳＡＰも同
時にＭＯＳトランジスタ２３３〜２３５によってＶ_pに
設定される。

【００３９】ワード線にφ_xが印加されると、各メモリ
セルから各データ線に信号電荷が読出され、データ線の
電位が変化する。図１１の動作波形は、メモリセルのキ
ャパシタにあらかじめ高電位（≒Ｖ_d）が蓄積されてい
た場合の例であり、データ線Ｄ_jの電位がわずかに上昇
し、￣Ｄ_jとの間に電位差を生じている。センスアンプ
２０３は、この微小信号を増幅するための回路であり、
ｎチャネルＭＯＳトランジスタ２２７，２２８から成る
フリップフロップと、ｐチャネルＭＯＳトランジスタ２
２９，２３０から成るフリップフロップによって構成さ
れている。センスアンプはφ_saを高電位、￣φ_saを低電
位としてＭＯＳトランジスタ２３１，２３２を導通状態
にすることによって、活性化される。ＳＡＮは２３１を
通して接地され、ＳＡＰは２３２を通して内部電源Ｖ_d
に接続される。これによって、データ線Ｄ_j，￣Ｄ_j間の
微小な電位差が増幅され、一方（図１１の場合はＤ_j）
はＶ_dに、他方（図１１の場合は￣Ｄ_j）は０Ｖになる。

【００４０】データ線選択回路２０６は、カラムデコー
ダ２０９の出力を受けて、選択されたデータ線対をＭＯ
Ｓトランジスタ２３６，２３７を通して入出力線Ｉ／
Ｏ，￣Ｉ／Ｏに接続する回路である。読出しの場合は、
センスアンプにラッチされているデータが、入出力線、
メインアンプ２１１，Doutバッファ２１２を介して、デ
ータ出力端子Doutに出力される。書込みの場合は、デー
タ入力端子Dinから入力されたデータが、Dinバッファ２
１４、書込み回路２１３を介して入出力線Ｉ／Ｏ，￣Ｉ
／Ｏに設定され、さらにＭＯＳトランジスタ２３６，２
３７、データ線Ｄ_j，￣Ｄ_jを通してメモリセルに書込ま
れる。ここで２３８は、ＭＯＳトランジスタ２３６，２
３７のゲートに印加される信号Ｙ_j′の電圧をＶ_yに制限
するための回路であり、たとえば図１２（ｂ）に示すよ
うに、インバータを２段（２４０，２４１）接続して２
段目の電流をＶ_yとした回路で実現できる。すなわち、
カラムデコーダの出力Ｙ_jの電圧振幅はＶ_ccであるが、
Ｙ_j′の電圧振幅はＶ_yになるようにする。この理由は次
のとおりである。書込み回路２１３はＶ_ccで動作するた
め、書込みのときの入出力線の振幅はＶ_ccである。した
がって、Ｙ_j′の電圧を制限しておかなければ、メモリ
アレーに電圧Ｖ_cc−Ｖ_tn（Ｖ_tnはＭＯＳトランジスタ２
３６，２３７のしきい値電圧）がかかってしまう。な
お、書込み回路２１３をＶ_Lで動作させれば、Ｙ_j′の電
圧はＶ_ccでよい。この場合は回路２３８は不要になる。

【００４１】ロウアドレスバッファ２０８、カラムアド
レスバッファ２１０は、外部から入力されたアドレス信
号Ａ_nを受けて、それぞれロウアドレス信号ａ_rn，カラ
ムアドレス信号ａ_cnを発生する回路である。これらのア
ドレス信号は、それぞれロウデコーダ２０７、カラムデ
コーダ２０９によってワード線、データ線の選択に用い
られる。タイミング発生回路２１５は、外部から入力さ
れた制御信号（ロウアドレスストローブ信号ＲＡＳ，カ
ラムアドレスストローブ信号ＣＡＳ，および書込みエネ
ーブル信号ＷＥ）から、メモリの動作に必要な内部タイ
ミング信号を発生する回路である。前述のように、これ
らの回路は外部電源Ｖ_ccで直接動作する。この理由は、
これらの回路はさほど集積度に影響しないため、あえて
微細ＭＯＳトランジスタを用いる必要がないこと、およ
び外部信号を受けるインタフェースの都合上であるが、
もちろんＶ_Lで動作するようにしてもよい。

【００４２】図１４（ａ），（ｂ）に各部の電圧のＶ_cc
依存性を示す。これは、通常動作時の外部電源電圧Ｖ_cc
＝５±０.５Ｖ，エージング時のＶ_cc＝８Ｖ，通常動作
時の内部の電源電圧Ｖ_L＝３.３Ｖ、エージング時のＶ_L
＝４Ｖの場合の例である。Ｖ_ccが通常動作電圧とエージ
ング電圧の間のある電圧（ここでは６.６Ｖ）におい
て、折れ曲がった特性が得られることは、図２の場合と
同じである。Ｖ_x，Ｖ_a，Ｖ_yはＶ_Lに等しいから、通常動
作時は３.３Ｖ、エージング時は４Ｖである。Ｖ_pはＶ_L
／２に等しいから、通常動作時は１.６５Ｖ、エージン
グ時は２Ｖである。ワード線駆動信号φ_xの電圧は、前
述のように、（１＋α）Ｖ_xに等しい。図にはα＝０.６
の場合の例を示してある。この場合、通常動作時は５.
３Ｖ、エージング時は６.４Ｖである。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
外部電源電圧依存性の小さい第１の電圧と、上記第１の
電圧より外部電源電圧依存性の大きい第２の電圧とを独
立に設計できる。

【図面の簡単な説明】

【図１】本発明の実施例の電圧変換回路の構成図とその
特性を示すグラフ。

【図２】本発明の実施例の電圧変換回路の構成図とその
特性を示すグラフ。

【図３】本発明の実施例の電圧変換回路の構成図とその
特性を示すグラフ。

【図４】図１〜図３の電圧変換回路中の要素回路の回路
図。

【図５】図１〜図３の電圧変換回路中の要素回路の回路
図。

【図６】図１〜図３の電圧変換回路中の要素回路の回路
図。

【図７】図１〜図３の電圧変換回路中の要素回路の回路
図。

【図８】図１〜図３の電圧変換回路中の要素回路の回路
図。

【図９】図１〜図３の電圧変換回路中の要素回路の回路
図。

【図１０】本発明を適用したＤＲＡＭの構成図。

【図１１】図１０のＤＲＡＭの動作波形。

【図１２】図１０のＤＡＲＭの要素回路の回路図。

【図１３】図１０のＤＡＲＭの要素回路の回路図。

【図１４】図１０中の電圧変換回路の特性を示すグラ
フ。

【図１５】従来の電圧変換回路の回路図とその特性を示
すグラフ。

【符号の説明】

１，２，２Ａ，２Ｂ，２Ｃ…電圧発生回路、３，３Ａ，
３Ｂ，３Ｃ…選択回路、４，４Ａ，４Ｂ，４Ｃ…比較回
路、５〜８バッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中込儀延東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中均東京都小平市上水本町1448番地日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

(57)【特許請求の範囲】

【請求項１】第１のＭＯＳトランジスタと、上記第１の
ＭＯＳトランジスタのソース又はドレインに接続された
第１の配線と、上記第１のＭＯＳトランジスタのゲート
に接続された第２の配線と、外部電源電圧が供給され上
記第１の配線に内部電源電圧を供給する電圧変換回路と
を有する半導体装置において、上記電圧変換回路は外部
電源電圧が第１の所定の電圧よりも高いとき外部電源電
圧依存性が小さい第１の電圧を発生する第１の電圧発生
回路と、上記第１の電圧よりも外部電源電圧依存性の大
きい第２の電圧を発生する第２の電圧発生回路と、節点
と上記外部電源電圧との間にそのソース・ドレイン経路
が設けられた第２及び第３のＭＯＳトランジスタと、そ
の出力が第２のＭＯＳトランジスタのゲートに接続され
た第１の差動増幅器と、その出力が第３のＭＯＳトラン
ジスタのゲートに接続された第２の差動増幅器とを有
し、上記第１の差動増幅器の反転入力には上記第１の電
圧が入力され、上記第２の差動増幅器の反転入力には上
記第２の電圧が入力され、上記第１及び第２の差動増幅
器の非反転入力は上記節点と接続されていることを特徴
とする半導体装置。
【請求項２】上記外部電源電圧で動作する回路を更に有
することを特徴とする請求項１に記載の半導体装置。
【請求項３】上記外部電源電圧が第２の所定の電圧より
も低いときは上記第１の電圧は上記第２の電圧より高
く、上記外部電源電圧が上記第２の所定の電圧よりも高
いときは上記第１の電圧は上記第２の電圧より低いこと
を特徴とする請求項１又は請求項２の何れかに記載の半
導体装置。
【請求項４】上記電圧変換回路は上記節点に接続された
電流源を更に有することを特徴とする請求項１乃至請求
項３の何れかに記載の半導体装置。
【請求項５】上記電圧変換回路は上記節点と上記第１の
差動増幅器との間の電圧を分圧する手段を有することを
特徴とする請求項１乃至請求項４の何れかに記載の半導
体装置。
【請求項６】上記電圧変換回路は上記節点と上記第２の
差動増幅器との間の電圧を分圧する手段を有することを
特徴とする請求項１乃至請求項４の何れかに記載の半導
体装置。
【請求項７】上記第１の配線はデータ線を構成し、上記
第２の配線はワード線を構成し、上記第１のＭＯＳトラ
ンジスタはメモリセルを構成することを特徴とする請求
項１乃至請求項６の何れかに記載の半導体装置。
【請求項８】上記節点と上記ワード線との間に接続され
たワード線昇圧回路を更に有し、上記ワード線昇圧回路
は上記内部電源電圧を上記上記内部電源電圧より高い所
定の電圧に昇圧することを特徴とする請求項７に記載の
半導体装置。
【請求項９】上記節点と上記ワード線昇圧回路との間に
接続されたバッファを更に有することを特徴とする請求
項８に記載の半導体装置。
【請求項１０】上記節点と上記データ線との間に接続さ
れたセンスアンプを更に有することを特徴とする請求項
７乃至請求項９の何れかに記載の半導体装置。
【請求項１１】上記節点と上記センスアンプとの間に接
続されたバッファを更に有することを特徴とする請求項
１０に記載の半導体装置。
【請求項１２】上記節点と上記データ線との間に接続さ
れたプリチャージ回路を更に有することを特徴とする請
求項７乃至請求項１１の何れかに記載の半導体装置。
【請求項１３】上記節点と上記プリチャージ回路との間
に接続されたバッファを更に有することを特徴とする請
求項１２に記載の半導体装置。