JP5005970B2 - 電圧制御回路及び電圧制御回路を有する半導体集積回路 - Google Patents
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Description
このようなリーク電流の発生を防止するために、図22のような回路を使用したものがあった(例えば、特許文献1参照。)。
ソースが前記第1入力端に、ゲートが前記第2入力端に、ドレインが前記出力端にそれぞれ接続された第1MOSトランジスタと、
ソースが前記第2入力端に、ゲートが前記第1入力端に、ドレインが前記出力端にそれぞれ接続された第2MOSトランジスタと、
を備え、
前記第1MOSトランジスタ及び第2MOSトランジスタは、いずれか一方がエンハンスメント型のMOSトランジスタであり、他方がデプレッション型のMOSトランジスタであり、前記第1入力電圧及び第2入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか1つを排他的に自動選択して前記出力端から出力するものである。
該電圧制御回路の出力端がサブストレートゲートに接続された第3MOSトランジスタと、
を有し、
前記電圧制御回路は、
ソースが前記第1入力端に、ゲートが前記第2入力端に、ドレインが前記出力端にそれぞれ接続された第1MOSトランジスタと、
ソースが前記第2入力端に、ゲートが前記第1入力端に、ドレインが前記出力端にそれぞれ接続された第2MOSトランジスタと、
を備え、
前記第1MOSトランジスタ及び第2MOSトランジスタは、いずれか一方がエンハンスメント型のMOSトランジスタであり、他方がデプレッション型のMOSトランジスタであり、前記第1入力電圧及び第2入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか1つを排他的に自動選択して前記出力端から出力するものである。
該電圧制御回路の出力端がソースに接続された第3MOSトランジスタと、
を有し、
前記電圧制御回路は、
ソースが前記第1入力端に、ゲートが前記第2入力端に、ドレインが前記出力端にそれぞれ接続された第1MOSトランジスタと、
ソースが前記第2入力端に、ゲートが前記第1入力端に、ドレインが前記出力端にそれぞれ接続された第2MOSトランジスタと、
を備え、
前記第1MOSトランジスタ及び第2MOSトランジスタは、いずれか一方がエンハンスメント型のMOSトランジスタであり、他方がデプレッション型のMOSトランジスタであり、前記第1入力電圧及び第2入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか1つを排他的に自動選択して前記出力端から出力するものである。
第1の実施の形態.
図1は、本発明の第1の実施の形態における電圧制御回路の回路例を示した図である。
図1において、電圧制御回路1は、2つの入力端INp1及びINp2に対応して入力された入力電圧Vp1及びVp2の内、いずれか電圧の大きい方を自動的に選択して出力端OUTpから出力電圧Vopとして出力する。
Vop=Vp1−Vthp(Vp1≧Vp2)
Vop=Vp2−Vthp(Vp2≧Vp1)
になる。
図4において、PMOSトランジスタP1のしきい値電圧をVthdpとすると、PMOSトランジスタP1及びP2が共にオフする領域は、(Vp1+Vthdp)<Vp2<(Vp1−Vthp)になる。しかし、しきい値電圧Vthdpが正電圧であることから、(Vp1+Vthdp)の値は(Vp1−Vthp)の値に近くなる。なお、PMOSトランジスタP1及びP2が同時にオンした場合、入力電圧Vp1と入力電圧Vp2が短絡することから、図5で示すように、図4のPMOSトランジスタP1のドレインと出力端OUTpとの間に保護用の抵抗R1を挿入すればよい。なお、抵抗R1は過電流防止用の抵抗をなす。
図6において、電圧制御回路1aは、2つの入力端INn1及びINn2に対応して入力された入力電圧Vn1及びVn2の内、いずれか電圧の小さい方を自動的に選択して出力端OUTnから出力電圧Vonとして出力する。
電圧制御回路1aは、2つのエンハンスメント型のNMOSトランジスタN1及びN2で構成されており、NMOSトランジスタN1のソースとNMOSトランジスタN2のゲートがそれぞれ入力端INn1に接続されている。また、NMOSトランジスタN1のゲートとNMOSトランジスタN2のソースがそれぞれ入力端INn2に接続され、NMOSトランジスタN1及びN2の各ドレインと各サブストレートゲートはそれぞれ出力端OUTnに接続されている。なお、NMOSトランジスタN1は第1MOSトランジスタを、NMOSトランジスタN2は第2MOSトランジスタを、入力端INn1は第1入力端を、入力端INn2は第2入力端をそれぞれなす。
図9〜図12では、MOSトランジスタの基板バイアス効果によるしきい値電圧の変動を利用していることから、まずMOSトランジスタにおける基板バイアス効果について説明する。
基板バイアス効果とは、サブストレートゲートとソースとの電圧差がMOSトランジスタのしきい値電圧に影響を及ぼす現象であり、図13に示すPMOSトランジスタにおいて、サブストレートゲートとソースとの間の電圧Vbsが0未満である場合、電圧Vbsが0のときと比較して、PMOSトランジスタのしきい値電圧の絶対値が小さくなる。逆に電圧Vbsが0を超えている場合、電圧Vbsが0のときよりもPMOSトランジスタのしきい値電圧の絶対値は大きくなる。
基板バイアス効果を作り出すためには、MOSトランジスタのソース及びサブストレートゲートに印加される電圧を制御する必要がある。図9〜図12では、該電圧制御を行うために図1又は図6で示した電圧制御回路を使用している。
図15の回路は、入力端INに入力された入力信号の信号レベルを反転させて出力端OUTに出力するインバータをなしている。
図15において、入力電圧Vp1とVn1との間にPMOSトランジスタ11とNMOSトランジスタ12が直列に接続され、PMOSトランジスタ11とNMOSトランジスタ12との接続部は出力端OUTに接続されている。また、PMOSトランジスタ11とNMOSトランジスタ12の各ゲートは接続され、該接続部が入力端INに接続されている。PMOSトランジスタ11のサブストレートゲートには電圧制御回路1からの出力電圧Vopが、NMOSトランジスタ12のサブストレートゲートには電圧制御回路1aからの出力電圧Vonがそれぞれ入力されている。
図16の回路は、図15と同様、入力端INに入力された入力信号の信号レベルを反転させて出力端OUTに出力するインバータをなしている。図16における図15との相違点は、PMOSトランジスタ11のサブストレートゲートに電圧制御回路1aの出力電圧Vonを入力し、NMOSトランジスタ12のサブストレートゲートに電圧制御回路1の出力電圧Vopを入力するようにしたことにある。
図16において、入力電圧Vn1とVp1との間にPMOSトランジスタ11とNMOSトランジスタ12が直列に接続され、PMOSトランジスタ11とNMOSトランジスタ12との接続部は出力端OUTに接続されている。
図17の回路は、図15と同様、入力端INに入力された入力信号の信号レベルを反転させて出力端OUTに出力するインバータをなしている。図17における図15との相違点は、PMOSトランジスタ11のソースに電圧制御回路1の出力電圧Vopを入力し、NMOSトランジスタ12のソースに電圧制御回路1aの出力電圧Vonを入力するようにしたことにあり、更に、PMOSトランジスタ11のサブストレートゲートには入力電圧Vp1が、NMOSトランジスタ12のサブストレートゲートには入力電圧Vn1がそれぞれ入力されるようにしたことにある。
図18の回路は、図17と同様、入力端INに入力された入力信号の信号レベルを反転させて出力端OUTに出力するインバータをなしている。図18における図17との相違点は、PMOSトランジスタ11のソースに電圧制御回路1aの出力電圧Vonを入力し、NMOSトランジスタ12のソースに電圧制御回路1の出力電圧Vopを入力するようにしたことにある。
そこで、図21は、図1の電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。図21では、昇圧回路を有する半導体集積回路に形成されたトランスミッションゲートを構成するPMOSトランジスタのサブストレートゲートに図1の電圧制御回路1からの出力電圧Vopを入力する場合を例にして示している。なお、図21では、図1と同じもの又は同様のものは同じ符号で示している。
このような構成において、入力電圧Vp1及びVp2として、正側電源電圧及び昇圧回路の出力電圧を対応して入力することにより、PMOSトランジスタ21のサブストレートゲートには、正側電源電圧及び昇圧回路の出力電圧のいずれか大きい方の電圧が、電圧制御回路1から入力される。PMOSトランジスタ21のドレイン及びソースの各電圧は正側電源電圧と昇圧回路の出力電圧を超えることはないことから、PMOSトランジスタ21の寄生ダイオードによるリーク電流を防止することができる。
P1,P2,11,21 PMOSトランジスタ
N1,N2,12,22 NMOSトランジスタ
R1 抵抗
Claims (14)
- 第1入力端及び第2入力端に対応して入力された第1入力電圧及び第2入力電圧からいずれか1つを排他的に選択して出力端から出力する電圧制御回路において、
ソースが前記第1入力端に、ゲートが前記第2入力端に、ドレインが前記出力端にそれぞれ接続された第1MOSトランジスタと、
ソースが前記第2入力端に、ゲートが前記第1入力端に、ドレインが前記出力端にそれぞれ接続された第2MOSトランジスタと、
を備え、
前記第1MOSトランジスタ及び第2MOSトランジスタは、いずれか一方がエンハンスメント型のMOSトランジスタであり、他方がデプレッション型のMOSトランジスタであり、前記第1入力電圧及び第2入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか1つを排他的に自動選択して前記出力端から出力することを特徴とする電圧制御回路。 - 前記第1MOSトランジスタ及び第2MOSトランジスタは、それぞれPMOSトランジスタであり、前記第1入力電圧及び第2入力電圧のいずれか大きい方を自動的に選択して前記出力端から出力することを特徴とする請求項1記載の電圧制御回路。
- 前記第1MOSトランジスタ及び第2MOSトランジスタは、それぞれNMOSトランジスタであり、前記第1入力電圧及び第2入力電圧のいずれか小さい方を自動的に選択して前記出力端から出力することを特徴とする請求項1記載の電圧制御回路。
- 前記デプレッション型のMOSトランジスタのドレインと前記出力端との間に接続された過電流防止用の抵抗を有することを特徴とする請求項1、2又は3記載の電圧制御回路。
- 前記第1入力電圧は正側電源電圧であり、前記第2入力電圧は該正側電源電圧を昇圧した昇圧電圧であることを特徴とする請求項1、2、3又は4記載の電圧制御回路。
- 前記第1入力電圧は負側電源電圧であり、前記第2入力電圧は該負側電源電圧を降圧した降圧電圧であることを特徴とする請求項1、2、3又は4記載の電圧制御回路。
- 第1入力端及び第2入力端に対応して入力された第1入力電圧及び第2入力電圧からいずれか1つを排他的に選択して出力端から出力する電圧制御回路と、
該電圧制御回路の出力端がサブストレートゲートに接続された第3MOSトランジスタと、
を有し、
前記電圧制御回路は、
ソースが前記第1入力端に、ゲートが前記第2入力端に、ドレインが前記出力端にそれぞれ接続された第1MOSトランジスタと、
ソースが前記第2入力端に、ゲートが前記第1入力端に、ドレインが前記出力端にそれぞれ接続された第2MOSトランジスタと、
を備え、
前記第1MOSトランジスタ及び第2MOSトランジスタは、いずれか一方がエンハンスメント型のMOSトランジスタであり、他方がデプレッション型のMOSトランジスタであり、前記第1入力電圧及び第2入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか1つを排他的に自動選択して前記出力端から出力することを特徴とする半導体集積回路。 - 前記第3MOSトランジスタは、前記電圧制御回路の出力端がソースに接続されること特徴とする請求項7記載の半導体集積回路。
- 第1入力端及び第2入力端に対応して入力された第1入力電圧及び第2入力電圧からいずれか1つを排他的に選択して出力端から出力する電圧制御回路と、
該電圧制御回路の出力端がソースに接続された第3MOSトランジスタと、
を有し、
前記電圧制御回路は、
ソースが前記第1入力端に、ゲートが前記第2入力端に、ドレインが前記出力端にそれぞれ接続された第1MOSトランジスタと、
ソースが前記第2入力端に、ゲートが前記第1入力端に、ドレインが前記出力端にそれぞれ接続された第2MOSトランジスタと、
を備え、
前記第1MOSトランジスタ及び第2MOSトランジスタは、いずれか一方がエンハンスメント型のMOSトランジスタであり、他方がデプレッション型のMOSトランジスタであり、前記第1入力電圧及び第2入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか1つを排他的に自動選択して前記出力端から出力することを特徴とする半導体集積回路。 - 前記第1MOSトランジスタ及び第2MOSトランジスタは、それぞれPMOSトランジスタであり、前記第1入力電圧及び第2入力電圧のいずれか大きい方を自動的に選択して前記出力端から出力することを特徴とする請求項7、8又は9記載の半導体集積回路。
- 前記第1MOSトランジスタ及び第2MOSトランジスタは、それぞれNMOSトランジスタであり、前記第1入力電圧及び第2入力電圧のいずれか小さい方を自動的に選択して前記出力端から出力することを特徴とする請求項7、8又は9記載の半導体集積回路。
- 前記デプレッション型のMOSトランジスタのドレインと前記出力端との間に接続された過電流防止用の抵抗を有することを特徴とする請求項7、8、9、10又は11記載の半導体集積回路。
- 前記第1入力電圧は正側電源電圧であり、前記第2入力電圧は該正側電源電圧を昇圧した昇圧電圧であることを特徴とする請求項7、8、9、10、11又は12記載の半導体集積回路。
- 前記第1入力電圧は負側電源電圧であり、前記第2入力電圧は該負側電源電圧を降圧した降圧電圧であることを特徴とする請求項7、8、9、10、11又は12記載の半導体集積回路。
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