KR100759775B1 - 입출력 버퍼 회로 - Google Patents

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Abstract

본 발명은 전원 전압(VDD)보다 높은 입력 신호 전압(VBUS)이 입출력 단자(BUS)에 입력되는 입출력 버퍼 회로에서 입출력 단자(BUS)에 불필요 전류가 흐르는 일이 없는 입출력 버퍼 회로를 제공하는 것을 목적으로 한다. 게이트 단자(G3)는 버퍼 회로(5)로부터 출력되는 입출력 모드 전환 신호(CNT)와 동상의 신호에 의해 제어되어 입력 모드시에 전원 전압(VDD)이 인가된다. 입력 신호 전압(VBUS)이 전원 전압(VDD)에 PMOS 트랜지스터의 임계치 전압(Vthp)을 더한 전압 미만일 때(VBUS < VDD+Vthp), 게이트 단자(G1)에는 전원 전압(VDD)에서 NMOS 트랜지스터의 임계치 전압(Vthn)을 뺀 전압이 인가된다(VG1=VDD-Vthn). Vthn > Vthp의 조건에서 PMOS 트랜지스터(P1)가 도통하여 게이트 단자(G2)에 전원 전압(VDD)이 인가되어 PMOS 트랜지스터(P2)가 오프가 된다. 그 때문에 불필요한 전류 경로는 형성되지 않는다.

Description

입출력 버퍼 회로{INPUT/OUTPUT BUFFER CIRCUIT}
도 1은 제1 실시예의 입출력 버퍼 회로를 도시하는 회로도.
도 2는 제2 실시예의 입출력 버퍼 회로를 도시하는 회로도.
도 3은 레벨 변환기의 구체예를 도시하는 회로도.
도 4는 실시예에서의 PMOS 트랜지스터(P1)의 게이트 단자 전압(VG1) 특성을 도시하는 특성도.
도 5는 실시예에서의 PMOS 트랜지스터(P2)의 게이트 단자 전압(VG2) 특성을 도시하는 특성도.
도 6은 제1 종래 기술의 입출력 버퍼 회로를 도시하는 회로도.
도 7은 제2 종래 기술의 입출력 버퍼 회로를 도시하는 회로도.
도 8은 종래 기술에서의 PMOS 트랜지스터(P2)의 게이트 단자 전압(VG2) 특성을 도시하는 특성도.
도 9는 종래 기술에서의 입출력 단자(BUS)로의 유입 전류(IBUS) 특성을 도시하는 특성도.
도 10은 입출력 단자에 풀다운 저항을 포함하는 인터페이스 회로가 접속되는 경우를 도시하는 회로도.
도 11은 입출력 단자에 풀업 저항을 포함하는 인터페이스 회로가 접속되는 경우를 도시하는 회로도.
<도면의 주요부분에 대한 부호의 설명>
1, 2, 100, 200 : 입출력 버퍼 회로
3 : 전송 게이트
4 : 입력 버퍼 회로
5 : 버퍼 회로
6 : 인버터 논리 게이트
7 : 제2 전압 강압부
8 : 제1 전압 강압부
9 : 레벨 변환기
11 : NAND 논리 게이트
12 : NOR 논리 게이트
BUS : 입출력 단자
NW : N웰
VFM, VFM1, VFM2 : N웰 전압 제어 회로
CNT : 입출력 모드 전환 신호
DIN : 입력 데이터 신호
DOUT : 출력 데이터 신호
본 발명은 입출력 버퍼 회로에 관한 것이며, 특히 자신의 전원 전압에 비하여 고전압의 입력 신호가 입출력 단자에 입력되는 입출력 버퍼 회로에 관한 것이다.
최근, CMOS 구성의 반도체 집적 회로(이하, LSI)를 중심으로 하여 미세화 등의 진전에 의해 LSI의 구동 전원 전압은 저전압화되고 있지만, 저전압화로의 이행 상황은 개개의 LSI의 제품 분야마다 다르기 때문에 시스템을 구성할 때 전원 전압이 다른 복수의 LSI를 조합시켜 구성해야 하는 경우가 있다. 그래서, 서로 다른 전원 전압으로 동작하는 LSI 단자끼리 직접 접속할 수 있는 것이 양호하다. 입출력 단자를 접속하는 경우에는 출력 신호의 전압 진폭과는 다른 전압 진폭의 입력 신호가 입력되는 것도 고려해야 한다. 따라서, 외부로부터 전원 전압 이상의 전압 진폭을 갖는 신호가 입력되더라도 전원 전압과의 사이에서 불필요한 전류 경로가 형성되지 않도록 해야 하므로 종래부터 몇가지 회로 방식이 제안되고 있다.
도 6에 도시하는 제1 종래 기술의 입출력 버퍼 회로(100)는 닛케이 마이크로 디바이스의 1992년 10월호(pp83-88)에 게재된 회로예이다.
2입력 NAND 논리 게이트(11) 및 2입력 NOR 논리 게이트(12)에는 입출력 모드 전환 신호(CNT)와 출력 데이터 신호(DOUT)가 입력된다. 각각의 출력 단자는, 전송 게이트(3)를 통해 고전압측의 구동 트랜지스터인 PMOS 트랜지스터(P2)의 게이트 단자(G2) 및 저전압측의 구동 트랜지스터인 NMOS 트랜지스터(N2)의 게이트 단자에 접속되어 있다. PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)에 의해 입출력 단자(BUS)로부터 신호가 출력된다.
또한, PMOS 트랜지스터(P2)의 게이트 단자(G2)와 입출력 단자(BUS)와의 사이에는 게이트 단자가 전원 전압(VDD)에 접속되어 있는 PMOS 트랜지스터(P3)가 접속되어 있어, 입출력 단자(BUS)로부터 전원 전압(VDD)보다 고전압의 입력 신호가 입력되는 경우에 PMOS 트랜지스터(P2)의 게이트 단자(G2)를 입력 신호 전압(VBUS)으로 클램프하여 PMOS 트랜지스터(P2)를 비도통으로 유지하는 기능을 가지고 있다.
또한, 전송 게이트(3)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성되어 있다. PMOS 트랜지스터(P1)의 게이트 단자에는 입출력 단자(BUS)가 접속되고, NMOS 트랜지스터(N1)의 게이트 단자에는 전원 전압(VDD)이 접속되어 있다. 입출력 단자(BUS)로부터 전원 전압(VDD)보다 고전압의 입력 신호가 입력되는 경우에 NMOS 트랜지스터(N1)와 함께 PMOS 트랜지스터(P1)가 오프 상태가 되어, 입출력 단자(BUS)로부터 PMOS 트랜지스터(P3)를 통해 NAND 논리 게이트(11)의 출력 단자에 이르는 경로를 차단한다.
여기서, 입출력 단자(BUS)가 게이트 단자에 접속되고, 전원 전압(VDD)이 드레인 단자에 접속되어 있는 PMOS 트랜지스터(P10)는 소스 단자가 PMOS 트랜지스터(P1 내지 P3)의 N웰(NW)에 접속되어 있다. 입출력 단자(BUS)로부터 입력되는 전압에 따라서 N웰(NW)의 전압을 조정하는 N웰 전압 제어 회로(VFM1)를 구성하고 있다. 또한, NMOS 트랜지스터(N3, N4)는 입출력 단자(BUS)로부터 고전압의 입력 신호가 입력되는 경우에 NMOS 트랜지스터(N2), 입력 버퍼 회로(4)의 내압 보호용으로서 구비되어 있다.
여기서, 입출력 버퍼 회로(100)의 입출력 단자(BUS)에 전원 전압(VDD)보다 PMOS 트랜지스터의 임계치 전압(Vthp) 이상으로 고전압의 입력 신호가 인가되는 경우를 생각하자. 입출력 단자(BUS)로부터의 입력 신호 전압(VBUS)이 PMOS 트랜지스터(P10)의 게이트 단자에 인가되어 N웰(NW)로의 전원 전압(VDD)의 바이어스가 차단된다. 이 때의 N웰(NW)의 전압은 입출력 단자(BUS)가 접속되어 있는 PMOS 트랜지스터(P2, P3)의 드레인 단자로부터의 PN 접합을 통해 대략 입력 신호 전압(VBUS)이 된다. 이 때문에, N웰(NW)과 전원 전압(VDD)이 접속되어 있는 PMOS 트랜지스터(P2, P10)의 소스 단자와의 접합은 역바이어스 상태가 되며, PMOS 트랜지스터(P2, P10)의 PN 접합을 통한 전원 전압(VDD)으로의 전류는 차단된다.
또한, 드레인 단자가 입출력 단자(BUS)에 접속되어 있는 PMOS 트랜지스터(P3)의 게이트 단자에는 전원 전압(VDD)이 인가되어 있기 때문에 PMOS 트랜지스터(P3)가 도통하여 PMOS 트랜지스터(P2)의 게이트 단자(G2)가 입력 신호 전압(VBUS)에 바이어스된다. 이에 따라, PMOS 트랜지스터(P2)가 오프 상태로 유지되어, PMOS 트랜지스터(P2)를 통한 전류 경로도 차단된다.
또한, 전송 게이트(3)에서는 게이트 단자에 입출력 단자(BUS)가 접속되어 있기 때문에 PMOS 트랜지스터(P1)가 오프 상태로 유지된다. 한편, 게이트 단자에 전원 전압(VDD)이 접속되어 있는 NMOS 트랜지스터(N1)는 입력 신호 전압(VBUS)에 인가되어 있는 단자(G2)에 드레인 단자가 접속되어 있기 때문에 포화 영역에서 동작하게 된다. 따라서, 전송 게이트(3)를 통해 NAND 논리 게이트(11)와의 접속 단자에는 전원 전압(VDD) 이상의 전압이 인가되는 일은 없어, NAND 논리 게이트(11)를 구 성하는 PMOS 트랜지스터를 통해 전원 전압(VDD)으로 향하는 전류 경로는 확립되지 않는다.
이상으로부터, 입출력 단자(BUS)에 전원 전압(VDD)보다 PMOS 트랜지스터의 임계치 전압(Vthp) 이상으로 고전압의 입력 신호가 인가되는 경우에 입출력 단자(BUS)로부터 전원 전압(VDD)으로의 전류 유입을 방지하고 있다.
도 7에 제2 종래 기술의 입출력 버퍼 회로(200)를 도시한다. 입출력 버퍼 회로(200)에서는 입출력 버퍼 회로(100)의 전송 게이트(3)를 구성하는 PMOS 트랜지스터(P1)의 게이트 단자(G1)로의 접속에 대해서, 입출력 단자(BUS)의 직접 접속 대신에 전원 전압(VDD)이 게이트 단자에 접속되어 있는 PMOS 트랜지스터(P4)를 통해 입출력 단자(BUS)와 게이트 단자(G1)가 접속되어 있다. 더욱이 게이트 단자(G1)는 NMOS 트랜지스터(N5)를 통해 접지 전압에 접속되어 있다. NMOS 트랜지스터(N5)의 게이트 단자에는 인버터 논리 게이트(6)에 의해 반전되는 입출력 모드 전환 신호(CNT)가 입력된다.
또한, 입출력 버퍼 회로(200)에서는 NMOS 트랜지스터(N2)와 입력 버퍼 회로(4)의 입력단에 고내압 소자를 사용하고 있기 때문에, 입출력 버퍼 회로(100)가 구비하고 있는 내압 보호용의 NMOS 트랜지스터(N3, N4)는 불필요하며, 입출력 단자(BUS)에 직접 접속되어 있다.
또한, 입출력 버퍼 회로(100)의 N웰 전압 제어 회로 VFM1 대신에 N웰 전압 제어 회로 VFM2가 구비되어 있다. N웰 전압 제어 회로(VFM2)는 소스 단자를 전원 전압(VDD)에 접속하고, 드레인 단자 및 백게이트 단자를 N웰(NW)에 접속하고, 또한 게이트 단자를 입출력 단자(BUS)에 접속하는 PMOS 트랜지스터(P10)와, 소스 단자를 입출력 단자(BUS)에 접속하고, 드레인 단자 및 백게이트 단자를 N웰(NW)에 접속하고, 또한 게이트 단자를 전원 전압(VDD)에 접속하는 PMOS 트랜지스터(P11)로 구성되어 있다. 입출력 단자(BUS)로부터의 입력 신호 전압(VBUS)에 따라서 N웰(NW)을 전원 전압(VDD)과 입력 신호 전압(VBUS) 사이에서 전환하는 기능을 가지고 있다.
입출력 버퍼 회로(200)에 따르면 입출력 단자(BUS)에 전원 전압(VDD)보다 PMOS 트랜지스터의 임계치 전압(Vthp) 이상으로 고전압의 입력 신호가 인가되는 경우 게이트 단자에 전원 전압(VDD)이 접속되어 있는 PMOS 트랜지스터(P4)가 도통한다. 또한, 이 경우 입출력 모드 전환 신호(CNT)는 하이 논리 레벨이기 때문에 NMOS 트랜지스터(N5)는 오프 상태에 있다. 이에 따라, PMOS 트랜지스터(P1)의 게이트 단자(G1)에는 입출력 단자(BUS)로부터의 입력 신호가 인가되기 때문에 PMOS 트랜지스터(P1)는 확실하게 오프가 된다. 따라서, NAND 논리 게이트(11)를 구성하는 PMOS 트랜지스터를 통해 전원 전압(VDD)으로 향하는 전류 경로는 확립되지 않는다. 또한, PMOS 트랜지스터(P2, P10)의 PN 접합을 통한 전원 전압(VDD)으로의 전류 경로 및 PMOS 트랜지스터(P2)를 통한 전원 전압(VDD)으로의 전류 경로가 차단되어 있는 것은 입출력 버퍼 회로(100)와 동일하다. 이상으로부터, 입출력 단자(BUS)에 전원 전압(VDD)보다 PMOS 트랜지스터의 임계치 전압(Vthp) 이상으로 고전압의 입력 신호가 인가되는 경우에 입출력 단자(BUS)에서 전원 전압(VDD)으로의 전류 유입을 방지하고 있다.
그러나, 종래 기술의 입출력 버퍼 회로(100, 200)에서는, LSI의 디바이스 구성 조건이나 제조 조건 등에 의해 절대값으로서 NMOS 트랜지스터의 임계치(Vthn)에 비하여 PMOS 트랜지스터의 임계치(Vthp)가 작은 조건에서는(Vthn > Vthp) 입출력 단자(BUS)에 입력되는 입력 신호 전압(VBUS)에 따라서는 입출력 단자(BUS)로의 불필요한 유입 전류(IBUS)가 흐르는 것이 문제였다.
유입 전류(IBUS)가 흐르는 조건을 입력 신호 전압(VBUS)에 대한 PMOS 트랜지스터(P2)의 게이트 단자 전압(VG2)(도 8 참조) 및 입력 신호 전압(VBUS)에 대한 유입 전류(IBUS)(도 9 참조)에 기초하여 이하에 구체적으로 나타낸다.
입출력 버퍼 회로(100)(도 6 참조)가 입력 버퍼로서 기능하여, 입출력 단자(BUS)로부터의 입력 신호를 접수하는 경우를 생각하자. 이 경우에는, 출력 버퍼부를 구성하는 PMOS 트랜지스터(P2)는 오프 상태로 유지되어야 한다. 입력 신호 전압(VBUS)이 VDD+Vthp 이상의 전압에 있는 경우에는 PMOS 트랜지스터(P1)가 오프되어 PMOS 트랜지스터(P3)가 도통하기 때문에 게이트 단자 전압(VG2)은 입력 신호 전압(VBUS)이 된다(도 8 중 ①). 또한, 입력 신호 전압(VBUS)이 VDD-Vthp 이하의 전압에 있는 경우에는 PMOS 트랜지스터(P3)는 오프되지만 PMOS 트랜지스터(P1)가 도통하기 때문에 게이트 단자 전압(G2)은 전원 전압(VDD)이 된다(도 8 중 ③). 따라서, VBUS > VDD+Vthp인 경우(도 8 중 ①) 및 VBUS < VDD-Vthp인 경우(도 8 중 ③)는 모두 PMOS 트랜지스터(P2)는 오프 상태로 유지되어 입출력 단자(BUS)로부터의 유입 전류(IBUS)가 흐르는 일은 없다(도 9 중 ①, ③).
그러나, 입력 신호 전압(VBUS)이 VDD-Vthp에서 VDD+Vthp 사이의 전압 레벨에 있는 경우에는 PMOS 트랜지스터(P1, P3)는 모두 오프 상태가 되어 게이트 단자(G2)에는 포화 특성으로 도통하는 NMOS 트랜지스터(N1)에 의해 VDD-Vthn을 하한으로 하는 전압이 인가되게 된다(도 8 중 ②). Vthn > Vthp의 조건에서는 PMOS 트랜지스터(P2)를 오프 상태로 유지할 수 없어 입출력 단자(BUS)로부터의 유입 전류(IBUS)가 흘러버린다는 문제가 있다(도 9 중 ②).
즉, 입력 신호 전압(VBUS)이 VDD-Vthp에서 VDD까지의 사이에 있는 경우에는 LSI 내부의 전원 전압(VDD)으로부터 입출력 단자(BUS)를 통해 불필요 전류(IBUS)가 유출되고(도 9 중 ②A), VDD에서 VDD+Vthp까지의 사이에 있는 경우에는 입출력 단자(BUS)로부터 LSI 내부에 불필요 전류(IBUS)가 유입되기 때문에(도 9 중 ②B) 문제였다.
입출력 버퍼 회로(200)에서는, VBUS > VDD+Vthp인 경우에는 PMOS 트랜지스터(P1)가 오프되어 PMOS 트랜지스터(P3)가 도통하기 때문에 PMOS 트랜지스터(P2)는 오프 상태로 유지되어 입출력 단자(BUS)로부터의 유입 전류(IBUS)가 흐르지 않는 것은 입출력 버퍼 회로(100)의 경우와 동일하다.
그러나, VBUS < VDD+Vthp인 경우에는 PMOS 트랜지스터(P3)가 오프되는 동시에 PMOS 트랜지스터(P4)도 오프되어 PMOS 트랜지스터(P1)의 게이트 단자(G1)가 플로우팅 상태가 되어 버린다. 이때, 게이트 단자 전압(VG1)이 VDD-Vthp에서 VDD+Vthp까지의 전압으로 유지되어 버리면, 입출력 버퍼 회로(100)의 경우와 같이 PMOS 트랜지스터(P2)를 오프 상태로 유지할 수 없어, 입출력 단자(BUS)로부터의 유입 전류(IBUS)가 흘러버린다는 문제가 있다. 또한, 유입 전류(IBUS)의 유무는 플로 우팅 상태에 있는 게이트 단자 전압(G1)에 의존하기 때문에 입출력 버퍼 회로(100)에서는 유입 전류(IBUS)가 흐르지 않는 VBUS < VDD-Vthp에서도 흘러버릴 우려가 있는 것도 문제이다.
또한, 입출력 단자(BUS)에 접속되는 인터페이스 회로의 회로 구성에 따라서는 인터페이스 회로의 접속에 의해 유입 전류(IBUS)가 흐르게 되어 입출력 단자(BUS)를 소정의 전압 레벨로 설정할 수 없게 될 우려가 있다는 문제가 있다.
도 10은 풀다운 저항(Rpd)을 포함하는 인터페이스 회로를 접속하는 경우이다. 입출력 단자(BUS)에 외부 전압(Vt)을 인가하기 위해서 스위치 소자(SW1)를 아울러 구비하고 있다. 스위치 소자(SW1)가 도통하여 입출력 단자(BUS)에 외부 전압(Vt)이 인가될 때 이 외부 전압(Vt)의 전압 레벨이 VDD-Vthp ≤Vt < VDD+Vthp이면 PMOS 트랜지스터(P2)는 도통하여 버린다. 이 상태에서 스위치 소자(SW1)를 오프시켜 입출력 단자(BUS)에 풀다운 저항(Rpd)을 접속한 경우 PMOS 트랜지스터(P2)의 온 저항(RP2)과 풀다운 저항(Rpd)과의 분압비에 따라서는 입출력 단자(BUS)에는 계속해서 VDD-Vthp ≤VBUS < VDD+Vthp의 전압이 인가되어 버리는 경우가 있다. 이 경우에는 불필요한 전류(IBUS)가 외부에 계속 흘러 입출력 단자(BUS)의 입력 신호 전압(VBUS)이 풀다운된 로우 레벨로 저하되지 않아 문제이다. 이 때의 입력 신호 전압(VBUS)은,
VBUS=VDD ×Rpd/(Rpd+RP2)
로 계산되며, 구체적으로는 VDD-Vthp ≤VBUS < VDD+Vthp의 전압이 유지되어 버리는 문제가 있다.
도 11은 전원 전압(VDD)보다 고전압의 외부 전압(Vt)에 풀업하기 위한 풀업 저항(Rpu)을 포함하는 인터페이스 회로를 접속하는 경우이다. 입출력 단자(BUS)에 접지 전압을 인가하기 위해서 스위치 소자(SW2)를 아울러 구비하고 있다. 스위치 소자(SW2)가 오프되어 입출력 단자(BUS)가 외부 전압(Vt)으로 풀업될 때, 단자 전압(VBUS)이 VDD-Vthp ≤Vt < VDD+Vthp의 상태가 되면 PMOS 트랜지스터(P2)는 도통하여 버린다. 이 때의 PMOS 트랜지스터(P2)의 온 저항(RP2)과 풀업 저항(Rpu)과의 분압비에 의해서 입출력 단자(BUS)에 계속해서 VDD-Vthp ≤VBUS < VDD+Vthp의 전압이 인가되어 버리는 경우가 있다. 이 경우에는 불필요한 전류(IBUS)가 외부에서 계속 유입되어 입출력 단자(BUS)의 입력 신호 전압(VBUS)이 풀업된 하이 레벨까지 상승하지 않는다는 문제가 있다. 이 때의 입력 신호 전압(VBUS)은,
VBUS = (Vt-VDD) ×RP2/(Rpu+RP2)+VDD
로 계산되며, 구체적으로는 VDD ≤VBUS < VDD+Vthp의 전압을 유지해 버리는 문제가 있다.
본 발명은 상기 종래 기술의 문제점을 해소하기 위해서 이루어진 것으로 자신의 전원 전압에 비하여 고전압의 입력 신호가 입출력 단자에 입력되는 입출력 버퍼 회로에 있어서, 전원 전압과 외부에서 인가되는 입력 신호와의 사이에 불필요한 전류가 흐르는 일이 없는 입출력 버퍼 회로를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해서 제1항에 따른 입출력 버퍼 회로는, 자신의 전원 전압보다 고전압의 입력 신호 전압이 입출력 단자에 입력되는 입출력 버퍼 회 로에 있어서, 입출력 단자를 출력 모드에서 구동하는 구동용 PMOS 트랜지스터의 게이트 단자의 전압을 입력 신호 전압이 전원 전압에 소정 전압을 더한 전압 이상의 전압인 제1 영역에서는 입력 신호 전압으로, 입력 신호 전압이 전원 전압에 소정 전압을 더한 전압 미만의 전압인 제2 영역에서는 상기 전원 전압으로 설정하는 것을 특징으로 한다.
제1항의 입출력 버퍼 회로에서는, 입력 모드에서 입출력 단자에 입력되는 입력 신호 전압에 따라서 입출력 단자의 구동용 PMOS 트랜지스터의 게이트 단자로의 설정 전압이 전환된다. 입력 신호 전압이 전원 전압에 소정 전압을 더한 전압 이상인 제1 영역에서는 구동용 PMOS 트랜지스터의 게이트 단자 전압은 입출력 단자 전압과 같아진다. 입력 신호 전압이 전원 전압에 소정 전압을 더한 전압 미만인 제2 영역에서는 구동용 PMOS 트랜지스터의 게이트 단자 전압은 전원 전압이 된다.
이에 따라, 입력 모드에서 입출력 단자에 입력되는 입력 신호 전압이 변화하여도, 구동용 PMOS 트랜지스터의 게이트 단자에 설정되는 전압에 의해 구동용 PMOS 트랜지스터는 비도통 상태로 유지되기 때문에, 구동용 PMOS 트랜지스터를 통해 입출력 단자와 전원 전압 사이에 불필요한 전류 경로가 형성되는 일은 없어, 입출력 단자로부터의 불필요한 전류의 유입 유출을 방지할 수 있다. 또한, 불필요한 전류의 유입 유출이 없기 때문에 입출력 단자를 소정의 전압 레벨로 설정할 수 있다.
또한, 제2항에 따른 입출력 버퍼 회로는 제1항에 기재한 입출력 버퍼 회로에 있어서, 구동용 PMOS 트랜지스터의 게이트 단자와 출력 모드에서 이 게이트 단자를 구동하는 게이트 구동부와의 사이에, 제1 영역에서 입력 신호 전압으로 설정되어 있는 구동용 PMOS 트랜지스터의 게이트 단자에서 게이트 구동부로의 전류 유입을 저지하고, 제2 영역에서 게이트 구동부와 구동용 PMOS 트랜지스터의 게이트 단자를 도통하는 제1 게이트 전압 제어부를 구비하는 것을 특징으로 한다.
제2항의 입출력 버퍼 회로에서는, 제1 영역에서는 입력 신호 전압으로 설정되어 있는 구동용 PMOS 트랜지스터의 게이트 단자로부터 게이트 구동부로의 전류 유입이 저지되고, 제2 영역에서는 출력 모드시에 구동용 PMOS 트랜지스터의 게이트 단자를 구동하는 게이트 구동부에서 게이트 단자가 전원 전압으로 설정된다.
이에 따라, 제2 영역에서는 출력 모드에서 사용되는 게이트 구동부가 이용되어, 구동용 PMOS 트랜지스터의 게이트 단자가 전원 전압으로 설정된다. 한편, 제1 영역에서는 입력 신호 전압으로 설정되어 있는 구동용 PMOS 트랜지스터의 게이트 단자로부터의 전류 유입을 저지할 수 있다. 입출력 단자로부터 구동용 PMOS 트랜지스터의 게이트 단자 및 게이트 구동부를 통해 전원 전압에 이르는 불필요한 전류 경로가 형성되는 일은 없어, 입출력 단자로부터의 불필요한 전류의 유입을 방지할 수 있다. 또한, 불필요한 전류의 유입이 없기 때문에 입출력 단자를 전원 전압 이상의 전압 레벨로 설정할 수 있다.
또한, 제3항에 따른 입출력 버퍼 회로는 제2항에 기재한 입출력 버퍼 회로에 있어서, 제1 게이트 전압 제어부는 드레인 단자 및 소스 단자가 게이트 구동부측 및 구동용 PMOS 트랜지스터의 게이트 단자측에 각각 접속되어 있는 제1 PMOS 트랜지스터를 구비하여 제2 영역에서 도통하는 것을 특징으로 한다.
제3항의 입출력 버퍼 회로에서는, 제1 PMOS 트랜지스터가 드레인 단자 및 소 스 단자를 게이트 구동부측 및 구동용 PMOS 트랜지스터의 게이트 단자측에 각각 접속하여 구비되어 있어, 제2 영역에서 도통하여 구동용 PMOS 트랜지스터의 게이트 단자가 전원 전압으로 설정된다.
이에 따라, 제2 영역에서 구동용 PMOS 트랜지스터의 게이트 단자가 전원 전압으로 설정되는 게이트 구동부와 게이트 단자와의 도통을 제1 PMOS 트랜지스터를 포함하는 소규모의 회로 구성에 의해 실현할 수 있다.
또한, 제4항에 따른 입출력 버퍼 회로는 제2항에 기재한 입출력 버퍼 회로에 있어서, 제1 게이트 전압 제어부는 드레인 단자 및 소스 단자가 게이트 구동부측 및 구동용 PMOS 트랜지스터의 게이트 단자측에 각각 접속되어, 제1 영역에서 게이트 단자에 상기 전원 전압이 인가되는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
제4항의 입출력 버퍼 회로에서는 제1 NMOS 트랜지스터가 드레인 단자 및 소스 단자를 게이트 구동부측 및 구동용 PMOS 트랜지스터의 게이트 단자측에 각각 접속하여 구비되어 있고, 제1 영역에서 게이트 단자에 전원 전압이 인가되어 도통하여 입력 신호 전압이 설정되어 있는 구동용 PMOS 트랜지스터의 게이트 단자로부터의 전류 유입이 저지된다.
이에 따라, 구동용 PMOS 트랜지스터의 게이트 단자에, 전원 전압에 소정 전압을 더한 전압 이상인 전압의 입력 신호 전압이 인가되고 있더라도 게이트 구동부측에 인가되는 전압은 전원 전압에서 제1 NMOS 트랜지스터의 임계치 전압을 뺀 전압 이하로 제한되기 때문에, 구동용 PMOS 트랜지스터의 게이트 단자로부터 게이트 구동부측의 전원 전압을 향하여 전류 경로가 형성되는 일은 없어, 게이트 구동부로의 전류 유입을 저지할 수 있다. 게이트 구동부로의 전류 유입의 저지를 제1 NMOS 트랜지스터를 포함하는 소규모의 회로 구성에 의해 실현할 수 있다.
또한, 제5항에 따른 입출력 버퍼 회로는 제3항에 기재한 입출력 버퍼 회로에 있어서, 제1 PMOS 트랜지스터의 게이트 단자를 제1 영역에서는 입력 신호 전압으로 설정하고, 제2 영역에서는 전원 전압으로부터 제1 PMOS 트랜지스터가 도통하기 시작하는 전압 이하의 전압으로 설정하는 제2 게이트 전압 제어부를 구비하는 것을 특징으로 한다.
제5항의 입출력 버퍼 회로에서는 입력 모드에 있어서 입출력 단자에 입력되는 입력 신호 전압에 따라서 제1 PMOS 트랜지스터의 게이트 단자로의 설정 전압을 바꾼다. 제1 영역에서는 제1 PMOS 트랜지스터의 게이트 단자 전압은 구동용 PMOS 트랜지스터의 게이트 단자 전압과 같아진다. 제2 영역에서는 제1 PMOS 트랜지스터의 게이트 단자 전압은 제1 PMOS 트랜지스터가 도통하기 시작하는 전압이 되고, 구동용 PMOS 트랜지스터의 게이트 단자 전압은 게이트 구동부에서 구동되는 전원 전압이 된다.
이에 따라, 제1 PMOS 트랜지스터는 제1 영역에서는 비도통이 되는 동시에 제2 영역에서는 도통 상태로 할 수 있기 때문에, 제2 영역에서, 구동용 PMOS 트랜지스터의 게이트 단자를 게이트 구동부에서 구동할 수 있어 구동용 PMOS 트랜지스터의 게이트 단자를 전원 전압으로 설정할 수 있다.
또한, 제6항에 따른 입출력 버퍼 회로는 제5항에 기재한 입출력 버퍼 회로에 있어서, 제2 게이트 전압 제어부는 소스 단자 및 드레인 단자가 입출력 단자측 및 제1 PMOS 트랜지스터의 게이트 단자측에 각각 접속되어 제1 영역에서 게이트 단자에 전원 전압이 인가되는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
제6항의 입출력 버퍼 회로에서는, 제2 PMOS 트랜지스터가 소스 단자 및 드레인 단자를 입출력 단자측 및 제1 PMOS 트랜지스터의 게이트 단자측에 각각 접속하여 구비되어 있어 제1 영역에 있어서 게이트 단자에 전원 전압이 인가되어 도통한다.
이에 따라, 제1 PMOS 트랜지스터의 게이트 단자에 입력 신호 전압이 인가되기 때문에 제1 영역에서 제1 PMOS 트랜지스터를 비도통으로 할 수 있다. 제1 PMOS 트랜지스터의 비도통을 제2 PMOS 트랜지스터를 포함하는 소규모의 회로 구성에 의해 실현할 수 있다.
또한, 제7항에 따른 입출력 버퍼 회로는 제5항에 기재한 입출력 버퍼 회로에 있어서, 제2 게이트 전압 제어부는 드레인 단자 및 소스 단자가 입출력 단자측 및 제1 PMOS 트랜지스터의 게이트 단자측에 각각 접속되어, 게이트 단자가 입출력 모드 전환 신호에 의해 제어되는 제2 NMOS 트랜지스터를 구비하고, 제2 영역에 있어서, 제2 NMOS 트랜지스터의 게이트 단자에는 전원 전압이 인가되는 것을 특징으로 한다.
제7항의 입출력 버퍼 회로에서는, 제2 NMOS 트랜지스터가 드레인 단자 및 소스 단자를 입출력 단자측 및 제1 PMOS 트랜지스터의 게이트 단자측에 각각 접속하여 구비되어 있고, 제2 영역에 있어서 게이트 단자에 전원 전압이 인가되어 도통한 다.
이에 따라, 제1 PMOS 트랜지스터의 게이트 단자에 인가되는 전압은 전원 전압에서 제2 NMOS 트랜지스터의 임계치 전압을 뺀 전압으로 제한되기 때문에 제2 영역에서 제1 PMOS 트랜지스터를 도통시킬 수 있다. 제1 PMOS 트랜지스터의 도통을 제2 NMOS 트랜지스터를 포함하는 소규모의 회로 구성에 의해 실현할 수 있다.
또한, 제8항에 따른 입출력 버퍼 회로는 제7항에 기재한 입출력 버퍼 회로에 있어서, 제2 NMOS 트랜지스터의 게이트 단자에는 전원 전압 대신에 강압된 전압이 인가되는 것을 특징으로 한다.
제8항의 입출력 버퍼 회로에서는, 제2 영역에 있어서, 제2 NMOS 트랜지스터의 게이트 단자에 전원 전압으로부터 강압된 전압이 인가되어 제2 NMOS 트랜지스터가 도통한다.
이에 따라, 제1 PMOS 트랜지스터의 게이트 단자에 인가되는 전압은 강압된 전압으로부터 제2 NMOS 트랜지스터의 임계치 전압을 뺀 전압으로 제한되기 때문에, 제2 영역에서 구동용 PMOS 트랜지스터의 게이트 단자를 전원 전압으로 설정할 때 제1 PMOS 트랜지스터를 확실하게 도통시킬 수 있다.
또한, 제9항에 따른 입출력 버퍼 회로는 제3항에 기재한 입출력 버퍼 회로에 있어서 제1 PMOS 트랜지스터는 출력 모드시에 도통 상태로 유지되는 것을 특징으로 한다.
제9항의 입출력 버퍼 회로에서는, 출력 모드에서 제1 PMOS 트랜지스터는 도통 상태로 유지된다.
이에 따라, 출력 모드에 있어서는 게이트 구동부에 의해 구동용 PMOS 트랜지스터의 게이트 단자 전압을 제어할 수 있다.
또한, 제10항에 따른 입출력 버퍼 회로는 제9항에 기재한 입출력 버퍼 회로에 있어서 드레인 단자 및 소스 단자가 제1 PMOS 트랜지스터의 게이트 단자측 및 접지 전압측에 각각 접속되어 있는 제3 NMOS 트랜지스터를 구비하고, 제3 NMOS 트랜지스터는 출력 모드에서 도통하는 것을 특징으로 한다.
제10항의 입출력 버퍼 회로에서는, 제3 NMOS 트랜지스터가 드레인 단자 및 소스 단자를 제1 PMOS 트랜지스터의 게이트 단자측 및 접지 전압측에 각각 접속하여 구비되어 있고, 출력 모드에서 도통하여 제1 PMOS 트랜지스터의 게이트 단자가 접지 전압으로 설정되어 도통한다.
이에 따라, 출력 모드에 있어서 제1 PMOS 트랜지스터를 확실하게 도통시킬 수 있으며, 게이트 구동부에 의해 구동용 PMOS 트랜지스터의 게이트 단자 전압을 제어할 수 있다.
이하, 본 발명의 입출력 버퍼 회로에 대해서 구체화한 제1 및 제2 실시예를 도 1 내지 도 5에 기초하여 도면을 참조하면서 상세히 설명한다.
도 1은 제1 실시예의 입출력 버퍼 회로를 도시하는 회로도이다. 도 2는 제2 실시예의 입출력 버퍼 회로를 도시하는 회로도이다. 도 3은 레벨 변환기의 구체예를 도시하는 회로도이다. 도 4는 실시예에서의 PMOS 트랜지스터(P1)의 게이트 단자 전압(VG1) 특성을 도시하는 특성도이다. 도 5는 실시예에서의 PMOS 트랜지스터(P2)의 게이트 단자 전압(VG2) 특성을 도시하는 특성도이다.
도 1에 도시하는 제1 실시예의 입출력 버퍼 회로(1)에서는 제2 종래 기술의 입출력 버퍼 회로(200)에서의 고내압용의 NMOS 트랜지스터(N2) 및 입력 버퍼 회로(4) 대신에 제1 종래 기술의 입출력 버퍼 회로(100)와 동일한 구성인, NMOS 트랜지스터(N2) 및 입력 버퍼 회로(4)와 그 내압 보호용으로서 NMOS 트랜지스터(N3, N4)가 구비되어 있다.
또한, 입출력 버퍼 회로(200)에 더하여 제2 PMOS 트랜지스터로서 기능하는 PMOS 트랜지스터(P4)와 병렬로 제2 NMOS 트랜지스터로서 기능하는 NMOS 트랜지스터(N6)를 구비하고 있다. PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N6)에 의해 제2 전송 게이트를 구성하고 있다. 제2 전송 게이트는 제1 PMOS 트랜지스터로서 기능하는 PMOS 트랜지스터(P1)의 게이트 단자 전압(VG1)을 제어한다. NMOS 트랜지스터(N6)의 게이트 단자(G3)에는 입출력 모드 전환 신호(CNT)가 입력되는 버퍼 회로(5)의 출력 단자가 접속되어 있다. NMOS 트랜지스터(N6)의 게이트 단자(G3)는 입출력 모드 전환 신호(CNT)와 동상의 신호에 의해 제어된다.
N웰 전압 제어 회로(VFM)는 입출력 버퍼 회로(200)에서의 N웰 전압 제어 회로(VFM2)에 PMOS 트랜지스터(P12), NMOS 트랜지스터(N10), 제1 전압 강압부(8) 및 제2 전압 강압부(7)를 더한 구성이다. NMOS 트랜지스터(N10)를 드레인 단자를 입출력 단자(BUS)에, 소스 단자를 필요에 따라서 제1 전압 강압부(8)를 통해 PMOS 트랜지스터(P10)의 게이트 단자에 접속하고 있다. NMOS 트랜지스터(N10)의 게이트 단자는 제2 전압 강압부(7)를 통해 바이어스되고 있다. 또한, PMOS 트랜지스터(P10)의 게이트 단자와 입출력 단자(BUS)와의 사이에 게이트 단자를 전원 전압(VDD)에 백게 이트 단자를 N웰(NW)에 접속한 PMOS 트랜지스터(P12)를 구비하고 있다.
제2 전압 강압부(7)는 전원 전압(VDD)보다 낮은 소정 전압을 출력하여 NMOS 트랜지스터(N10)의 게이트 단자를 소정 전압으로 바이어스한다. NMOS 트랜지스터(N10)의 드레인 단자에 입력되는 입출력 단자(BUS)로부터의 입력 신호 전압(VBUS)이 소정 전압에서 NMOS 트랜지스터(N10)의 임계치 전압(Vthn)을 뺀 전압 이하인 경우에는 NMOS 트랜지스터(N10)의 소스 단자에는 입력 신호 전압(VBUS)이 그대로 출력되고, 소정 전압에서 임계치 전압(Vthn)을 뺀 전압 이상이 되면, 소정 전압에서 임계치 전압(Vthn)을 뺀 전압이 출력되게 된다.
따라서, PMOS 트랜지스터(P10)의 게이트 단자에 인가되는 전압은 제1 전압 강압부(8)에 의한 강압전의 상태에서, 소정 전압에서 임계치 전압(Vthn)을 뺀 전압 이하로 제한되게 된다. 소정 전압을 전원 전압(VDD)에서 소정 전압 강압한 전압으로 설정해 두면 제1 전압 강압부(8)가 없이 NMOS 트랜지스터(N10)의 소스 단자와 PMOS 트랜지스터(P10)의 게이트 단자가 직결되어 있더라도 PMOS 트랜지스터(P10)의 게이트 단자와 소스 단자와의 사이에 임계치 전압(Vthp) 이상의 전압이 확실하게 인가된다. 즉, 임계치 전압(Vthn)과 PMOS 트랜지스터(P10)의 임계치 전압(Vthp)의 대소 관계에 따라서 소정 전압을 설정해 주면, PMOS 트랜지스터(P10)의 게이트 단자에 인가되는 전압을 전원 전압(VDD)에서 임계치 전압(Vthp) 이상으로 강압된 전압으로 할 수 있다. PMOS 트랜지스터(P10)는 선형 동작하여 도통하기 때문에 N웰(NW)을 확실하게 전원 전압(VDD)으로 바이어스할 수 있다.
제1 전압 강압부(8)는 NMOS 트랜지스터(N10)의 소스 단자로부터의 전압을 강 압하여 PMOS 트랜지스터(P10)의 게이트 단자를 바이어스한다. 제2 전압 강압부(7)의 유무에 상관없이 NMOS 트랜지스터(N10)의 소스 단자로부터의 전압을 적절히 강압한 전압을 PMOS 트랜지스터(P10)의 게이트 단자에 인가할 수 있다. PMOS 트랜지스터(P10)의 게이트 단자와 소스 단자의 사이에 임계치 전압(Vthp) 이상의 전압이 확실하게 인가되어 PMOS 트랜지스터(P10)는 선형 동작하여 도통하기 때문에 N웰(NW)을 확실하게 전원 전압(VDD)에 바이어스할 수 있다.
또한, 제1 및 제2 전압 강압부(8, 7)가 모두 구비되어 있지 않더라도 Vthn > Vthp의 조건에서는 PMOS 트랜지스터(P10)의 게이트 단자와 소스 단자와의 사이에 임계치 전압(Vthp) 이상의 전압이 확실하게 인가된다.
이 상태는 입력 신호 전압(VBUS)이 전원 전압(VDD)에 비하여 임계치 전압(Vthp) 이상의 전압에 달할 때까지 계속한다. 그리고, 전원 전압(VDD)에 비하여 임계치 전압(Vthp) 이상의 전압에 달한 후에는 PMOS 트랜지스터(P12)가 도통함으로써 PMOS 트랜지스터(P10)의 게이트 단자를 입력 신호 전압(VBUS)으로 바이어스하여, PMOS 트랜지스터(P10)를 비도통으로 한다. 동시에 PMOS 트랜지스터(P11)를 도통하기 때문에 N웰(NW)은 전원 전압(VDD) 대신에 입력 신호 전압(VBUS)으로 바이어스된다.
N웰 전압 제어 회로(VFM)에 따르면 N웰(NW)의 전위는 입출력 단자(BUS)에 인가되는 입력 신호 전압(VBUS)에 따라서 전원 전압(VDD)과 입력 신호 전압(VBUS)의 사이를 잘린 곳 없어 바이어스되기 때문에 플로우팅 상태가 되는 일은 없다. 따라서, 입출력 단자(BUS)에서의 모든 입력 신호 전압(VBUS)에 대하여 N웰(NW)의 전위 를 확실하게 설정할 수 있으며, 입출력 버퍼 회로(1)에 있어서 입력 상태, 출력 상태를 막론하고 항상 안정된 회로 동작을 얻을 수 있다.
입출력 버퍼 회로(1)는 입출력 모드 전환 신호(CNT)의 전압 레벨이 로우 논리 레벨일 경우에는 출력 모드가 되어 PMOS 트랜지스터(P2)와 NMOS트랜지스터(N2)를 입출력 단자(BUS)의 구동용 트랜지스터로 하여 출력 버퍼 동작을 행한다.
로우 논리 레벨의 입출력 모드 전환 신호(CNT)는 2입력 NAND 논리 게이트(11)에는 논리 반전된 논리 신호로서, 2입력 NOR 논리 게이트(12)에는 그대로의 논리 신호로서 각각 한 쪽의 입력 단자에 입력된다, 따라서, 이 경우의 NAND 논리 게이트(11) 및 NOR 논리 게이트(12)는 논리 반전 게이트로서 기능하게 된다. NAND 논리 게이트(11) 및 NOR 논리 게이트(12)의 다른 쪽의 입력 단자에는 출력 데이터 신호(DOUT)가 입력되고 있기 때문에 NAND 논리 게이트(11) 및 NOR 논리 게이트(12)를 통해 반전되어 전송 게이트(3) 및 NMOS 트랜지스터(N2)에 입력된다.
로우 논리 레벨의 출력 데이터 신호(DOUT)에 대해서는 NMOS 트랜지스터(N2)가 도통함으로써 접지 전압의 로우 논리 레벨 신호가 입출력 단자(BUS)에 출력된다. 하이 논리 레벨의 출력 데이터 신호(DOUT)에 대해서는 전송 게이트(3)를 통해 PMOS 트랜지스터(P2)가 도통함으로써 전원 전압(VDD)의 하이 논리 레벨 신호가 입출력 단자(BUS)에 출력된다.
여기서, PMOS 트랜지스터(P2)의 게이트 단자(G2)가 로우 논리 레벨이 되어 PMOS 트랜지스터(P2)가 도통 상태가 되기 때문에 전송 게이트(3)를 구성하는 PMOS 트랜지스터(P1)의 게이트 단자(G1)는 PMOS 트랜지스터(P1)가 도통하는 전압으로 바 이어스될 필요가 있다. 게이트 단자(G1)에는 우선, 전원 전압(VDD)이 게이트 단자에 인가되어 있으므로 PMOS 트랜지스터(P4)는 비도통이며, 게이트 단자(G3)에 버퍼 회로(5)를 통해 입출력 모드 전환 신호(CNT)와 동상의 로우 논리 레벨의 신호가 인가되어 NMOS 트랜지스터(N6)도 비도통이 되어 입출력 단자(BUS)로부터의 경로가 차단된다. 그리고, 인버터 논리 게이트(6)를 통해 입출력 모드 전환 신호(CNT)와 역상의 하이 논리 레벨의 신호가 인가되어 NMOS 트랜지스터(N5)가 도통함으로써 게이트 단자(G1)가 접지 전압에 접속되어 PMOS 트랜지스터(P1)가 도통한다.
입출력 모드 전환 신호(CNT)의 전압 레벨이 하이 논리 레벨인 경우에는 입력 모드가 되어 입력 버퍼 회로(4)를 통해 입출력 단자(BUS)로부터의 입력 신호를 받아들여 입력 데이터 신호(DIN)를 접수하는 입력 버퍼 동작을 행한다.
입력 모드에서는 하이 논리 레벨의 입출력 모드 전환 신호(CNT)가, NAND 논리 게이트(11)에는 논리 반전된 논리 신호로서, NOR 논리 게이트(12)에는 그대로의 논리 신호로서 각각 한 쪽 입력 단자에 입력되어 NAND 논리 게이트(11) 및 NOR 논리 게이트(12)는 모두 비활성 상태가 된다. 즉, NAND 논리 게이트(11)로부터는 하이 논리 레벨의 신호가 출력되고, NOR 논리 게이트(12)로부터는 로우 논리 레벨의 신호가 출력된다. 이들 출력 신호는 논리 신호로서 각각 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)를 비도통으로 하는 신호가 되어 출력 버퍼로서의 기능은 비활성이 된다.
즉, 입출력 버퍼 회로(1)는 입력 버퍼로서의 기능이 활성화되어 입력 버퍼 회로(4)가 활성화되게 된다. 여기서, 입출력 단자(BUS)에 입력되는 입력 신호 전압(VBUS)에 따른 제어를 행함으로써 전원 전압(VDD)보다 고전압의 입력 신호 전압(VBUS)이 입력된 경우에도 입출력 단자(BUS)와 전원 전압(VDD)의 불필요한 유입 전류(IBUS)가 발생하지 않는 구성이, PMOS 트랜지스터(P1)와 그 게이트 단자(G1)를 바이어스하는 NMOS 트랜지스터(N6) 및 그 제어 회로이다.
입출력 모드 전환 신호(CNT)가 하이 논리 레벨이기 때문에 인버터 논리 게이트(6)에서 논리 반전되어 NMOS 트랜지스터(N5)는 비도통으로 되고 있다. 한편, 버퍼 회로(5)를 통해 NMOS 트랜지스터(N6)의 게이트 단자(G3)에는 전원 전압(VDD) 등의 하이 논리 레벨 신호가 인가되고 있다. NMOS 트랜지스터(N6)는 입출력 단자(BUS)에 입력되는 입력 신호 전압(VBUS)의 전압 레벨에 따라서 비포화 특성 또는 포화 특성으로 동작하여 PMOS 트랜지스터(P4)와 맞춰, 게이트 단자(G1)를 입력 신호 전압(VBUS) 또는 전원 전압(VDD)에서 NMOS 트랜지스터의 임계치 전압(Vthn)을 뺀 전압으로 인가하는 특성을 가지고 있다.
여기서, 입력 신호 전압(VBUS)에 대한 게이트 단자 전압(VG1)의 특성에 대해서 도 4에 기초하여 상세히 설명한다. 여기서는, 게이트 단자(G3)에 전원 전압(VDD)이 인가되어 있는 경우를 예로 들어 설명한다(도 4 중 (I)). 또한, 이하의 설명에서는 PMOS/NMOS 트랜지스터의 온 저항이나 배선 저항 등의 전압 강하 성분을 무시하여 설명한다.
입력 신호 전압(VBUS)이 전원 전압(VDD)에서 임계치 전압(Vthn)을 뺀 전압 미만인 경우(0 ≤VBUS < VDD-Vthn), NMOS 트랜지스터(N6)는 비포화 영역에서 도통하여 게이트 단자 전압(VG1)은 입력 신호 전압(VBUS)에 일치한다(VG1=VBUS). 여기 서, Vthn > Vthp라고 하면 PMOS 트랜지스터(P1)는 임계치 전압(Vthp) 이상으로 바이어스되어 입력 모드에서 전원 전압(VDD)의 하이 논리 레벨 신호를 출력하고 있는 NAND 논리 게이트(11)와 게이트 단자(G2)가 도통한다(VG2=VDD). 따라서, VG2 > VBUS가 되기 때문에 PMOS 트랜지스터(P2)는 비도통 상태로 유지되어 입출력 단자(BUS)와 전원 전압(VDD) 사이에 전류 경로는 형성되지 않는다.
입력 신호 전압(VBUS)이 전원 전압(VDD)에서 임계치 전압(Vthn)을 뺀 전압 이상이며, 또한 전원 전압(VDD)에서 임계치 전압(Vthp)을 뺀 전압 미만인 경우(VDD-Vthn ≤VBUS < VDD-Vthp), NMOS 트랜지스터(N6)는 포화 영역에서 도통하여 게이트 단자 전압(VG1)에는 전원 전압(VDD)에서 임계치 전압(Vthn)을 뺀 전압이 인가된다(VG1=VDD-Vthn). 여기서, Vthn > Vthp라고 하면 PMOS 트랜지스터(P1)는 임계치 전압(Vthp) 이상으로 바이어스되어, 입력 모드에 있어서 전원 전압(VDD)의 하이 논리 레벨 신호를 출력하고 있는 NAND 논리 게이트(11)와 게이트 단자(G2)가 도통한다(VG2=VDD). 따라서, VG2 > VBUS가 되기 때문에 PMOS 트랜지스터(P2)는 비도통 상태로 유지되어 입출력 단자(BUS)와 전원 전압(VDD) 사이에 전류 경로는 형성되지 않는다.
입력 신호 전압(VBUS)이 전원 전압(VDD)에서 임계치 전압(Vthp)을 뺀 전압 이상이며, 또한 전원 전압(VDD)에 임계치 전압(Vthp)을 더한 전압 미만인 경우(VDD-Vthp ≤VBUS < VDD+Vthp)도 마찬가지로 NMOS 트랜지스터(N6)는 포화 영역에서 도통하고 있어 게이트 단자 전압(VG1)에는 전원 전압(VDD)에서 임계치 전압(Vthn)을 뺀 전압이 인가된다(VG1=VDD-Vthn). 여기서, Vthn > Vthp라고 하면 PMOS 트랜지스터(P1)는 임계치 전압(Vthp) 이상으로 바이어스되어 NAND 논리 게이트(11)와 게이트 단자(G2)가 도통하여 전원 전압(VDD)이 인가된다(VG2=VDD). 이 경우에는 VG2 > VBUS-Vthp이 되어 PMOS 트랜지스터(P2)는 바이어스 전압이 임계치 전압(Vthp) 이하이기 때문에 여전히 비도통 상태로 유지되어 입출력 단자(BUS)와 전원 전압(VDD) 사이에 전류 경로는 형성되지 않는다.
입력 신호 전압(VBUS)이 전원 전압(VDD)에 임계치 전압(Vthp)을 더한 전압 이상인 경우(VDD+Vthp ≤VBUS), PMOS 트랜지스터(P4)가 비포화 영역에서 도통하여 게이트 단자 전압(VG1)에는 입력 신호 전압(VBUS)이 인가된다(VG1=VBUS). 따라서, PMOS 트랜지스터(P1)는 비도통이 된다. 그러나, 이 상태에서는 PMOS 트랜지스터(P3)가 도통하기 때문에 게이트 단자 전압(VG2)이 입력 신호 전압(VBUS)에 인가된다(VG2=VBUS). VG2=VBUS이기 때문에 PMOS 트랜지스터(P2)는 비도통 상태로 유지되고 있어 입출력 단자(BUS)와 전원 전압(VDD) 사이에 전류 경로는 형성되지 않는다.
PMOS 트랜지스터(P2)의 게이트 단자 전압(VG2)의 특성을 도 5에 도시한다. 종래 기술에서의 특성 곡선과는 달리 입력 신호 전압(VBUS)이 전원 전압(VDD)에서 임계치 전압(Vthp)을 뺀 전압에서 전원 전압(VDD)에 임계치 전압(Vthp)을 더한 전압까지의 전압 기간에 있어서도 게이트 단자 전압(VG2)은 전원 전압(VDD)으로 유지되어 있다. 따라서, 이 전압 기간에 있어서 PMOS 트랜지스터(P2)가 도통하는 일은 없어, 입출력 단자(BUS)와 전원 전압(VDD) 사이에 전류 경로가 형성되는 일은 없다.
여기서, 게이트 단자(G3)에 인가되는 전압은 전원 전압(VDD)이라고 하여 설명했지만, 버퍼 회로(5)가 전압 강압 기능을 구비하고 있으면 게이트 단자(G3)에는 전원 전압(VDD)으로부터 강압된 전압(VDDL)이 인가되게 된다. 이 경우에 NMOS 트랜지스터(N6)의 포화 특성에 의해 게이트 단자(G1)에 인가되는 전압(VG1)은 도 4 중 (II)에 도시하는 VDDL-Vthn이 된다. 이에 따라, PMOS 트랜지스터(P1)는 더욱 확실하게 도통 상태로 바이어스되게 되어 안성마춤이다.
도 2에 도시하는 제2 실시예의 입출력 버퍼 회로(2)에서는 제1 실시예의 입출력 버퍼 회로(1)와는 달리 외부와의 인터페이스용으로 출력 버퍼 부분에 대해서 사용되는 전원 전압(VDDH)과, 전원 전압(VDDH)보다 저전압이며, 내부 회로에서 사용되는 내부 전원 전압(VDDL)과의 2계통의 전원 전압이 구비되어 있다. 더욱이, 내부 전원 전압(VDDL)에서 동작하는 회로 부분과, 전원 전압(VDDH)에서 동작하는 회로 부분과의 인터페이스로서 레벨 변환기(9)가 구비되어 있다. 삽입 장소는 NAND 논리 게이트(11)와 전송 게이트(3) 사이, NOR 논리 게이트(12)와 NMOS 트랜지스터(N2) 사이 및 인버터 논리 게이트(6)와 NMOS 트랜지스터(N5) 사이이다. 여기서, 버퍼 회로(5)와 NMOS 트랜지스터(N6) 사이에는 구비되어 있지 않고, NMOS 트랜지스터(N6)의 게이트 단자(G3)에는 내부 전원 전압(VDDL)이 인가된다.
도 3에는 레벨 변환기(9)의 구체예를 도시한다. 내부 전원 전압(VDDL)의 진폭을 갖는 로우 레벨 신호(LIN)를 전원 전압(VDDH)의 진폭을 갖는 하이 레벨 신호(HOUT)에 레벨 변환하는 회로예이다.
로우 레벨 신호(LIN)로서 내부 전원 전압(VDDL)의 전압을 갖는 하이 논리 레 벨의 신호가 입력된다고 하자. 로우 레벨 신호(LIN)는 NMOS 트랜지스터(N91)의 게이트 단자에 입력되는 동시에 PMOS 트랜지스터(P92)와 NMOS 트랜지스터(N92)로 구성되어 있는 인버터 논리 게이트에 입력된다. 하이 논리 레벨의 로우 레벨 신호(LIN)의 입력에 의해 NMOS 트랜지스터(N91)가 도통하여 PMOS 트랜지스터(P93)의 게이트 단자 전압을 접지 전압으로 함으로써 PMOS 트랜지스터(P93)가 도통한다. 또한, 인버터 논리 게이트에 의해 반전된 로우 논리 레벨의 신호가 NMOS 트랜지스터(N93)의 게이트 단자에 입력되어 NMOS 트랜지스터(N3)는 비도통이 된다. 따라서, 하이 레벨 신호(HOUT)에는 PMOS 트랜지스터(P93)를 통해 전원 전압(VDDH)이 인가되어 전압 레벨이 변환된다. 여기서, 하이 레벨 신호(HOUT)는 PMOS 트랜지스터(P91)의 게이트 단자에 입력되고 있어 PMOS 트랜지스터(P91)는 비도통이 되기 때문에 전원 전압(VDDH)에서 PMOS 트랜지스터(P93)의 게이트 단자로의 경로는 차단되어 있다.
로우 레벨 신호(LIN)로서 접지 전압의 로우 논리 레벨의 신호가 입력된다고 하자. 이 경우에는, NMOS 트랜지스터(N91)가 비도통이 되어 PMOS 트랜지스터(P93)의 게이트 단자로부터 접지 전압으로의 경로는 차단된다. 한편, 인버터 논리 게이트에 의해 반전된 하이 논리 레벨의 신호가 NMOS 트랜지스터(N93)의 게이트 단자에 입력되기 때문에 NMOS 트랜지스터(N93)는 도통한다. 따라서, 하이 레벨 신호(HOUT)에는 NMOS 트랜지스터(N93)를 통해 접지 전압이 인가된다. 하이 레벨 신호(HOUT)는 PMOS 트랜지스터(P91)의 게이트 단자에 입력되고 있기 때문에 PMOS 트랜지스터(P91)가 도통하여 PMOS 트랜지스터(P93)의 게이트 단자에 전원 전압(VDDH)을 인가하여 PMOS 트랜지스터(P93)는 비도통 상태로 유지된다.
제2 실시예의 입출력 버퍼 회로(2)에서는 제1 실시예의 입출력 버퍼 회로(1)와 같은 작용 효과를 나타내는 것이다. NMOS 트랜지스터(N6)의 게이트 단자(G3)에 내부 전원 전압(VDDL)이 인가됨에 따른 작용 효과는 입출력 버퍼 회로(1)에 있어서 버퍼 회로(5)가 전압 강압 기능을 구비하고 있는 경우와 동일하다. 즉, 게이트 단자 전압(VG1)은 전원 전압(VDDH)에 비하여 강압된 내부 전원 전압(VDDL)에서 더욱 임계치 전압(Vthn)을 뺀 전압이 되어(VG1=VDDL-Vthn) PMOS 트랜지스터(P1)를 보다 확실하게 도통 상태로 바이어스할 수 있다. 이 때의 게이트 단자 전압(VG1) 특성을 도 4 중 (II)에 도시한다.
이상 상세히 설명한 대로, 제1 및 제2 실시예에 따른 입출력 버퍼 회로(1 및 2)에서는, 입력 모드에 있어서 입출력 단자(BUS)에 입력되는 입력 신호 전압(VBUS)의 전압이 변화되더라도 구동용 PMOS 트랜지스터(P2)의 게이트 단자(G2)에 설정되는 전압에 의해 구동용 PMOS 트랜지스터(P2)는 비도통 상태로 유지되기 때문에 구동용 PMOS 트랜지스터(P2)를 통해 입출력 단자(BUS)와 전원 전압(VDD 또는 VDDH)의 사이의 불필요한 전류 경로가 형성되는 일은 없어, 불필요한 전류의 유입 유출을 방지할 수 있다. 또한, 불필요한 전류의 유입 유출이 없기 때문에 입출력 단자(BUS)를 소정의 전압 레벨로 설정할 수 있다.
또한, 입력 신호 전압(VBUS)이 전원 전압(VDD 또는 VDDH)에 소정 전압인 PMOS 트랜지스터(P2)의 임계치 전압(Vthhp)을 더한 전압 미만의 전압이 되는 제2 영역에서는 출력 모드에 있어서 사용되는 게이트 구동부로서의 NAND 논리 게이트(11)가 이용되어, 구동용 PMOS 트랜지스터(P2)의 게이트 단자(G2)가 전원 전압(VDD 또는 VDDH)으로 설정된다. 한편, 입력 신호 전압(VBUS)이 전원 전압(VDD 또는 VDDH)에 임계치 전압(Vthp)을 더한 전압 이상의 전압이 되는 제1 영역에서는 입력 신호 전압(VBUS)으로 설정되어 있는 게이트 단자(G2)로부터의 전류 유입이 저지된다. 따라서, 입출력 단자(BUS)에서 게이트 단자(P2)를 지나, NAND 논리 게이트(11) 또는 레벨 변환기(9)를 통해 전원 전압(VDD 또는 VDDH)에 이르는 불필요한 전류 경로가 형성되는 일은 없어, 불필요한 전류의 유입을 방지할 수 있다. 또한, 불필요한 전류의 유입이 없기 때문에 입출력 단자(BUS)를 전원 전압(VDD 또는 VDDH) 이상의 전압 레벨로 설정할 수 있다.
또한, 제2 영역에 있어서 게이트 단자(G2)로의 전원 전압(VDD 또는 VDDH)의 설정이 NAND 논리 게이트(11) 또는 레벨 변환기(9)와 게이트 단자(G2) 사이에 삽입되어 있는 제1 PMOS 트랜지스터로서의 PMOS 트랜지스터(P1)를 포함하는 소규모의 회로 구성에 의해 실현할 수 있다.
또한, 게이트 단자(G2)에 전원 전압(VDD 또는 VDDH)에 임계치 전압(Vthp)을 더한 전압 이상의 입력 신호 전압(VBUS)이 인가되어 있더라도 NAND 논리 게이트(11) 또는 레벨 변환기(9)에 인가되는 전압은 전원 전압(VDD 또는 VDDH)에서 제1 NMOS 트랜지스터인 NMOS 트랜지스터(N1)의 임계치 전압(Vthn)을 뺀 전압으로 제한된다. 따라서, NAND 논리 게이트(11) 또는 레벨 변환기(9)에 있어서 전원 전압(VDD 또는 VDDH)을 향하여 전류 경로가 형성되는 일은 없어, NAND 논리 게이트(11) 또는 레벨 변환기(9)로의 전류 유입을 저지할 수 있다. 이 전류 유입의 저지 기능을 NMOS 트랜지스터(N1)를 포함하는 소규모의 회로 구성에 의해 실현할 수 있다.
또한, PMOS 트랜지스터(P1)는 제1 영역에서는 게이트 단자(G1)에 입력 신호 전압(VBUS)이 인가되어 비도통으로 할 수 있다. 또한, PMOS 트랜지스터(P1)의 비도통을 제2 PMOS 트랜지스터로서의 PMOS 트랜지스터(P4)를 포함하는 소규모의 회로 구성에 의해 실현할 수 있다.
또한, 제2 영역에서는 게이트 단자(G1)에 인가되는 전압이 전원 전압(VDD 또는 VDDH)에서 제2 NMOS 트랜지스터로서의 NMOS 트랜지스터(N6)의 임계치 전압(Vthn)을 뺀 전압으로 제한되기 때문에 PMOS 트랜지스터(P1)를 도통시킬 수 있다. 따라서, 게이트 단자(G2)를 NAND 논리 게이트(11) 또는 레벨 변환기(9)로 구동할 수 있어 게이트 단자(G2)를 전원 전압(VDD 또는 VDDH)으로 설정할 수 있다. 또한, PMOS 트랜지스터(P1)의 도통을 제2 NMOS 트랜지스터로서의 NMOS 트랜지스터(N6)를 포함하는 소규모의 회로 구성에 의해 실현할 수 있다.
또한, 출력 모드에 있어서는 제3 NMOS 트랜지스터로서의 NMOS 트랜지스터(N5)에 의해 게이트 단자(G1)를 접지 전압에 접속하기 때문에 PMOS 트랜지스터(P1)를 확실하게 도통시킬 수 있어 NAND 논리 게이트(11) 또는 레벨 변환기(9)에 의해 게이트 단자(G2)를 제어할 수 있다.
입출력 버퍼 회로(1, 2)의 입력 모드에 있어서, 입출력 단자(BUS)에 인가되는 입력 신호 전압(VBUS)에 상관없이 입출력 단자(BUS)와 전원 전압(VDD 또는 VDDH) 사이에 불필요한 전류 경로가 형성되는 일은 없다. 따라서, 입출력 단자(BUS)에 풀다운 저항(Rpd)을 포함하는 인터페이스 회로(도 8 참조)나 풀업 저항(Rpu)을 포함하는 인터페이스 회로(도 9 참조) 등의 외부 회로를 접속하는 경우에도 입출력 단자(BUS)의 입력 신호 전압(VBUS)을 확실하게 설정할 수 있어 입출력 단자(BUS)로의 신호 입력을 안정적으로 행할 수 있다.
또한, 제2 실시예에 따른 입출력 버퍼 회로(2)에서는, 또한 제1 실시예에 따른 입출력 버퍼 회로(1)에 있어서도 버퍼 회로(5)가 전압 강압 기능을 구비하고 있으면 게이트 단자(G1)에 인가되는 전압은 내부 강압 전압(VDDL) 또는 그 외의 강압 전압(VDDL)에서 NMOS 트랜지스터(N6)의 임계치 전압(Vthn)을 뺀 전압으로 제한되기 때문에 제2 영역에서 게이트 단자(G2)를 전원 전압(VDDH 또는 VDD)으로 설정할 때 PMOS 트랜지스터(P1)를 확실하게 도통시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니라 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 물론이다.
예컨대, 제1 및 제2 실시예에서는 NMOS 트랜지스터(N2) 및 입력 버퍼 회로(4)의 입력단에 대해서 전원 전압(VDD 또는 VDDH)에서의 사용에 적합한 내압의 소자 구성을 사용하고 있기 때문에 고전압의 입력 신호 전압(VBUS)이 인가되는 경우의 내압 보호용으로서 NMOS 트랜지스터(N3, N4)를 얻는 경우를 예로 들고 설명했지만, 본 발명은 이것에 한정되는 것이 아니라 NMOS 트랜지스터(N2) 및 입력 버퍼 회로(4)의 입력단 자신을 고내압 소자로 구성하여 NMOS 트랜지스터(N3, N4)를 구비할 필요가 없는 구성으로 할 수도 있다.
(부기 1) 입력 모드에서 자신의 전원 전압에 비하여 고전압의 입력 신호 전 압이 입출력 단자에 입력되는 입출력 버퍼 회로에 있어서,
상기 입출력 단자를 출력 모드에서 구동하는 구동용 PMOS 트랜지스터의 게이트 단자의 전압을,
상기 입력 신호 전압이 상기 전원 전압에 소정 전압을 더한 전압 이상의 전압인 제1 영역에서는 상기 입력 신호 전압으로,
상기 입력 신호 전압이 상기 전원 전압에 소정 전압을 더한 전압 미만의 전압인 제2 영역에서는 상기 전원 전압으로 설정하는 것을 특징으로 하는 입출력 버퍼 회로.
(부기 2) 상기 전원 전압에 소정 전압을 더한 전압이란, 상기 구동용 PMOS 트랜지스터가 상기 입출력 단자측에서 전원 전압 단자측으로 도통하기 시작할 때의 상기 입력 신호 전압인 것을 특징으로 하는 부기 1에 기재한 입출력 버퍼 회로.
(부기 3) 상기 소정 전압은 상기 구동용 PMOS 트랜지스터가 상기 입출력 단자측에서 전원 전압 단자측으로 도통하기 시작할 때의 상기 구동용 PMOS 트랜지스터의 임계치 전압에 상당하는 전압인 것을 특징으로 하는 부기 1에 기재한 입출력 버퍼 회로.
(부기 4) 상기 구동용 PMOS 트랜지스터의 게이트 단자를 출력 모드에서 구동하는 게이트 구동부와,
상기 게이트 구동부와 상기 구동용 PMOS 트랜지스터의 게이트 단자와의 사이에, 상기 제1 영역에서, 상기 입력 신호 전압으로 설정되어 있는 상기 구동용 PMOS 트랜지스터의 게이트 단자에서 상기 게이트 구동부로의 전류 유입을 저지하고, 상 기 제2 영역에서, 상기 게이트 구동부와 상기 구동용 PMOS 트랜지스터의 게이트 단자를 도통하는 제1 게이트 전압 제어부를 구비하는 것을 특징으로 하는 부기 1에 기재한 입출력 버퍼 회로.
(부기 5) 상기 제1 게이트 전압 제어부는,
드레인 단자 및 소스 단자가 상기 게이트 구동부측 및 상기 구동용 PMOS 트랜지스터의 게이트 단자측에 각각 접속되어 있는 제1 PMOS 트랜지스터를 구비하고,
상기 제1 PMOS 트랜지스터는 상기 제2 영역에서 도통하는 것을 특징으로 하는 부기 4에 기재한 입출력 버퍼 회로.
(부기 6) 상기 제1 게이트 전압 제어부는,
드레인 단자 및 소스 단자가 상기 게이트 구동부측 및 상기 구동용 PMOS 트랜지스터의 게이트 단자측에 각각 접속되고, 상기 제1 영역에서 게이트 단자에 상기 전원 전압이 인가되는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 부기 4에 기재한 입출력 버퍼 회로.
(부기 7) 상기 제1 NMOS 트랜지스터의 게이트 단자는 전원 전압 단자에 접속되어 있는 것을 특징으로 하는 부기 6에 기재한 입출력 버퍼 회로.
(부기 8) 상기 제1 게이트 전압 제어부는,
상기 제1 PMOS 트랜지스터 또는 상기 제1 NMOS 트랜지스터를 포함하는 제1 전송 게이트를 구비하는 것을 특징으로 하는 부기 5 또는 부기 6에 기재한 입출력 버퍼 회로.
(부기 9) 상기 제1 PMOS 트랜지스터의 게이트 단자를 상기 제1 영역에서는 상기 입력 신호 전압으로 설정하고, 상기 제2 영역에서는 상기 전원 전압으로부터 상기 제1 PMOS 트랜지스터가 도통하기 시작하는 전압 이하의 전압으로 설정하는 제2 게이트 전압 제어부를 구비하는 것을 특징으로 하는 부기 5에 기재한 입출력 버퍼 회로.
(부기 10) 상기 도통하기 시작하는 전압이란 상기 제1 PMOS 트랜지스터의 임계치 전압에 상당하는 전압인 것을 특징으로 하는 부기 9에 기재한 입출력 버퍼 회로.
(부기 11) 상기 제2 게이트 전압 제어부는,
소스 단자 및 드레인 단자가 상기 입출력 단자측 및 상기 제1 PMOS 트랜지스터의 게이트 단자측에 각각 접속되고, 상기 제1 영역에 있어서 게이트 단자에 상기 전원 전압이 인가되는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 부기 9에 기재한 입출력 버퍼 회로.
(부기 12) 상기 제2 PMOS 트랜지스터의 게이트 단자는 전원 전압 단자에 접속되어 있는 것을 특징으로 하는 부기 11에 기재한 입출력 버퍼 회로.
(부기 13) 상기 제2 게이트 전압 제어부는,
드레인 단자 및 소스 단자가 상기 입출력 단자측 및 상기 제1 PMOS 트랜지스터의 게이트 단자측에 각각 접속되어 게이트 단자가 입출력 모드 전환 신호에 의해 제어되는 제2 NMOS 트랜지스터를 구비하고,
상기 제2 영역에 있어서 상기 제2 NMOS 트랜지스터의 게이트 단자에는 상기 전원 전압이 인가되는 것을 특징으로 하는 부기 9에 기재한 입출력 버퍼 회로.
(부기 14) 상기 제2 NMOS 트랜지스터의 게이트 단자에는 상기 전원 전압 대신에 강압된 전압이 인가되는 것을 특징으로 하는 부기 13에 기재한 입출력 버퍼 회로.
(부기 15) 상기 강압된 전압은 강압된 전원 전압인 것을 특징으로 하는 부기 14에 기재한 입출력 버퍼 회로.
(부기 16) 전압 강압부를 구비하고,
상기 강압된 전압은 상기 전압 강압부에서 출력되는 전압인 것을 특징으로 하는 부기 14에 기재한 입출력 버퍼 회로.
(부기 17) 상기 제2 NMOS 트랜지스터의 게이트 단자에는,
상기 입출력 모드 전환 신호가 입력 모드에 있어서 정논리의 신호인 경우에는 상기 입출력 모드 전환 신호와 동상의 신호가,
상기 입출력 모드 전환 신호가 입력 모드에서 부논리의 신호인 경우에는 상기 입출력 모드 전환 신호와 역상의 신호가 인가되는 것을 특징으로 하는 부기 13에 기재한 입출력 버퍼 회로.
(부기 18) 상기 제2 게이트 전압 제어부는,
상기 제2 PMOS 트랜지스터 또는 상기 제2 NMOS 트랜지스터를 포함하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 부기 11 또는 부기 13에 기재한 입출력 버퍼 회로.
(부기 19) 상기 제1 PMOS 트랜지스터는 출력 모드시에 도통 상태로 유지되는 것을 특징으로 하는 부기 5에 기재한 입출력 버퍼 회로.
(부기 20) 드레인 단자 및 소스 단자가 상기 제1 PMOS 트랜지스터의 게이트 단자측 및 접지 전압측에 각각 접속되어 있는 제3 NMOS 트랜지스터를 구비하고,
상기 제3 NMOS 트랜지스터는 출력 모드에서 도통하는 것을 특징으로 하는 부기 19에 기재한 입출력 버퍼 회로.
(부기 21) 상기 제3 NMOS 트랜지스터의 게이트 단자에는,
입출력 모드 전환 신호가 출력 모드에 있어서 정논리의 신호인 경우에는 상기 입출력 모드 전환 신호와 동상의 신호가,
상기 입출력 모드 전환 신호가 출력 모드에 있어서 부논리의 신호인 경우에는 상기 입출력 모드 전환 신호와 역상의 신호가 인가되는 것을 특징으로 하는 부기 20에 기재한 입출력 버퍼 회로.
여기서, 부기 2에 따르면 구동용 PMOS 트랜지스터의 게이트 단자에 전원 전압이 인가되고 있는 경우에는 구동용 PMOS 트랜지스터가 입출력 단자측에서 전원 전압 단자측으로 도통하기 시작하는 바이어스 상태인 제1 영역에서 구동용 PMOS 트랜지스터의 게이트 단자의 전압을 입력 신호 전압으로 전환하기 때문에 구동용 PMOS 트랜지스터가 불필요한 도통을 방지할 수 있다.
또한, 부기 3에 따르면, 구동용 PMOS 트랜지스터의 게이트 전압이 전원 전압인 경우에 입력 신호 전압이 상승하여 구동용 PMOS 트랜지스터의 게이트 단자 전압이 임계치 전압에 상당하는 전압 이상으로 저전압이 될 때, 구동용 PMOS 트랜지스터의 게이트 단자 전압을 입력 신호 전압으로 설정하기 때문에 구동용 PMOS 트랜지스터가 불필요한 도통을 방지할 수 있다.
또한, 부기 7에 따르면 제1 NMOS 트랜지스터의 게이트 단자가 전원 전압 단자에 접속되어 있기 때문에 입력 신호 전압의 전압값에 따라서 게이트 단자에 인가하는 전압을 제어하는 일없이 제1 영역에서 게이트 단자를 전원 전압으로 할 수 있다.
또한, 부기 8에 따르면 제1 게이트 전압 제어부를 제1 전송 게이트라는 소규모 회로로 구성할 수 있다.
또한, 부기 10에 따르면 제1 PMOS 트랜지스터의 게이트 단자 전압을 게이트 구동부의 전압에 비하여 임계치 전압에 상당하는 전압 이상으로 저전압으로 설정하기 때문에 제1 PMOS 트랜지스터를 확실하게 도통할 수 있다.
또한, 부기 12에 따르면 제2 PMOS 트랜지스터의 게이트 단자가 전원 전압 단자에 접속되어 있기 때문에 입력 신호 전압에 따라서 게이트 단자에 인가하는 전압을 제어하는 일없이 제1 영역에서 게이트 단자를 전원 전압으로 할 수 있다.
또한, 부기 15에 따르면 강압된 전압은 강압된 전원 전압이기 때문에 내부 회로용으로서 강압된 전원 전압을 사용하고 있는 경우에 강압된 전원 전압을 그대로 제2 NMOS 트랜지스터의 게이트 단자에 인가하여 제2 영역에서 제2 NMOS 트랜지스터를 도통할 수 있다.
또한, 부기 16에 따르면 강압된 전압은 입출력 모드 전환 신호에 기초하여 생성되는 제어 신호가 전압 강압부에 의해 강압되어 제2 NMOS 트랜지스터의 게이트 단자에 인가되어 제2 영역에서 제2 NMOS 트랜지스터를 도통할 수 있다.
또한, 부기 17에 따르면 입출력 모드 전환 신호가 입력 모드에 있어서 정논 리의 신호인 경우에는 입출력 모드 전환 신호와 동상의 신호가, 부논리의 신호인 경우에는 역상의 신호가 제2 NMOS 트랜지스터의 게이트 단자에 인가되기 때문에 입력 신호 전압에 따라서 게이트 단자에 인가하는 전압을 제어하는 일없이 입력 모드에서 제2 NMOS 트랜지스터의 게이트 단자에 고전압 레벨의 전압을 인가할 수 있어 제2 영역에서 제2 NMOS 트랜지스터를 도통시킬 수 있다.
또한, 부기 18에 따르면 제2 게이트 전압 제어부를 제2 전송 게이트라는 소규모 회로로 구성할 수 있다.
또한, 부기 21에 따르면 입출력 모드 전환 신호가 출력 모드에 있어서 정논리의 신호인 경우에는 입출력 모드 전환 신호와 동상의 신호가, 부논리의 신호인 경우에는 역상의 신호가 제3 NMOS 트랜지스터의 게이트 단자에 인가되기 때문에 출력 모드에서 제3 NMOS 트랜지스터를 도통시킬 수 있다.
본 발명에 따르면, 자신의 전원 전압에 비하여 높은 전압 레벨의 입력 신호가 입출력 단자에 입력되는 입출력 버퍼 회로에 있어서, 전원 전압과 외부에서 인가되는 입력 신호와의 사이에 불필요한 전류가 흐르는 일은 없다. 이에 따라, 입출력 단자에 외부 회로를 접속하는 경우에도 입출력 단자(BUS)의 전압을 확실하게 설정할 수 있어 입출력 단자(BUS)로의 신호 입력을 안정적으로 행할 수 있다.

Claims (10)

  1. 출력 모드 시에 입출력 단자를 구동하는 구동용 PMOS 트랜지스터를 포함하는 입출력 버퍼 회로로서,
    입력 모드 시에 자신의 전원 전압 이상의 전압을 갖는 입력 신호가 상기 입출력 단자를 통해 상기 입출력 버퍼 회로에 입력되고,
    상기 입력 모드 하에서, 상기 구동용 PMOS 트랜지스터의 게이트 단자의 전압은, 입력 신호 전압이 상기 전원 전압에 소정의 전압을 더하여 얻은 전압 이상의 전압치에 대응하는 제1 영역에 있는 경우 상기 입력 신호 전압으로 설정되고, 상기 입력 신호 전압이 상기 전원 전압에 소정의 전압을 더하여 얻은 전압 미만의 전압치에 대응하는 제2 영역에 있는 경우에는 상기 전원 전압으로 설정되는 것인 입출력 버퍼 회로.
  2. 제1항에 있어서, 상기 전원 전압에 소정의 전압을 더하여 얻은 전압은 상기 구동용 PMOS 트랜지스터가 입출력 단자측에서 전원 전압 단자측으로 도통하기 시작할 때의 입력 신호 전압과 같은 것인 입출력 버퍼 회로.
  3. 제1항에 있어서, 상기 소정의 전압은 상기 구동용 PMOS 트랜지스터가 입출력 단자측에서 전원 전압 단자측으로 도통하기 시작할 때의 상기 구동용 PMOS 트랜지스터의 임계 전압과 같은 것인 입출력 버퍼 회로.
  4. 제1항에 있어서,
    출력 모드 시에 상기 구동용 PMOS 트랜지스터의 게이트 단자를 구동하는 게이트 구동부와;
    상기 게이트 구동부와 상기 구동용 PMOS 트랜지스터의 게이트 단자와의 사이에 배치된 제1 게이트 전압 제어부
    를 포함하고, 상기 제1 게이트 전압 제어부는, 상기 입력 신호 전압이 상기 제1 영역에 있는 경우, 입력 신호 전압으로 설정되어 있는 상기 구동용 PMOS 트랜지스터의 게이트 단자에서 상기 게이트 구동부로의 전류 유입을 저지하고, 상기 입력 신호 전압이 상기 제2 영역에 있는 경우에는 상기 게이트 구동부와 상기 구동용 PMOS 트랜지스터의 게이트 단자를 도통시키는 것인 입출력 버퍼 회로.
  5. 제4항에 있어서, 상기 제1 게이트 전압 제어부는 드레인 단자 및 소스 단자가 상기 게이트 구동부측 및 상기 구동용 PMOS 트랜지스터의 게이트 단자측에 각각 접속되어 있는 제1 PMOS 트랜지스터를 포함하고,
    상기 제1 PMOS 트랜지스터는 상기 입력 신호 전압이 상기 제2 영역에 있는 경우에 도통하는 것인 입출력 버퍼 회로.
  6. 제4항에 있어서, 상기 제1 게이트 전압 제어부는 드레인 단자 및 소스 단자가 상기 게이트 구동부측 및 상기 구동용 PMOS 트랜지스터의 게이트 단자측에 각각 접속되는 제1 NMOS 트랜지스터를 포함하고,
    상기 전원 전압은 상기 입력 신호 전압이 상기 제1 영역에 있는 경우에 상기 제1 NMOS 트랜지스터의 게이트 단자에 인가되는 것인 입출력 버퍼 회로.
  7. 제6항에 있어서, 상기 제1 NMOS 트랜지스터의 게이트 단자는 전원 전압 단자에 접속되는 것인 입출력 버퍼 회로.
  8. 제5항에 있어서, 상기 제1 게이트 전압 제어부는 상기 제1 PMOS 트랜지스터를 포함한 제1 전송 게이트를 포함하는 것인 입출력 버퍼 회로.
  9. 제5항에 있어서, 상기 입력 신호 전압이 제1 영역에 있는 경우 상기 제1 PMOS 트랜지스터의 게이트 단자를 상기 입력 신호 전압으로 설정하고, 상기 입력 신호 전압이 제2 영역에 있는 경우 상기 전원 전압을 상기 제1 PMOS 트랜지스터가 도통하기 시작하는 전압보다 낮춤으로써 얻은 전압 이하치로 상기 제1 PMOS 트랜지스터의 게이트 단자를 설정하는 제2 게이트 전압 제어부를 더 포함하는 입출력 버퍼 회로.
  10. 제5항에 있어서, 상기 제1 PMOS 트랜지스터는 출력 모드 하에서 도통 상태로 유지되는 것인 입출력 버퍼 회로.
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