JP3910124B2 - レベルシフト回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、異なる電源電圧で作動する2つの論理回路ブロック間のインタフェースを行うレベルシフト回路に関し、特に、LSI等のシングルチップIC内の回路ブロックごとに電源のオン/オフを行うパワーマネージメント制御が行われる論理回路ブロック間のインタフェースを行うレベルシフト回路に関する。
【0002】
【従来の技術】
近年、LSIの微細化によって集積度が向上してきており、多数の回路を1チップに収められるようになってきている。このようなLSIでは、低消費電力化を図るために回路ブロックごとに電源系を分け、各回路ブロックごとに最適な電圧の電源を供給すると共に、必要な回路にのみ電源を供給するパワーマネージメントを実施していた。このようなことから、異なる電源系の回路ブロック間での信号の授受を行う場合、レベルシフト回路が使用されていた。
【0003】
図3は、従来のレベルシフト回路の例を示した図である。
図3におけるレベルシフト回路100は、第1電源電圧Vdd1を電源とする第1論理回路101からの論理信号をレベルシフトさせて、第1電源電圧Vdd1よりも大きい第2電源電圧Vdd2を電源とする第2論理回路102に出力するものである。
レベルシフト回路100は、Nチャネル型MOSトランジスタからなるスイッチング素子SWaと、ラッチ回路111と、第1電源電圧Vdd1の電圧値に応じてスイッチング素子SWaの動作制御を行う第1制御回路112と、第1電源電圧Vdd1の電圧値に応じてラッチ回路111の動作制御を行うラッチ制御回路113とで構成されている。
【0004】
このような構成において、例えば、第1電源電圧Vdd1を1.5V、第2電源電圧Vdd2を3.0V、スイッチング素子SWaのしきい値電圧を0.5Vとした場合において、第1電源電圧Vdd1が所定値αを超えている場合について説明する。
レベルシフト回路100の入力端子SINに1.5Vのハイ(High)レベルの信号が入力されると、スイッチング素子SWaのゲートには第1制御回路112から1.5Vのハイレベルの制御信号SaBが入力されることから、スイッチング素子SWaはオンする。
【0005】
スイッチング素子SWaがオンして、ラッチ回路111におけるNAND回路121の一方の入力端には、第1電源電圧Vdd1の1.5Vからスイッチング素子SWaのしきい値電圧の0.5Vだけ低下した1.0Vの電圧が印加される。インバータ122の出力回路(図示せず)の電流駆動能力を、第1論理回路101の出力回路(図示せず)の電流駆動能力よりも小さくしておくことによって、NAND回路121の前記入力端の電圧を約1.0Vまで上昇させることができる。
【0006】
ここで、NAND回路121のしきい値電圧を1.0V以下に設定しておくことによって、NAND回路121の出力端はロー(Low)レベル(=0V)になり、インバータ123によって出力端子OUTに3.0Vのハイレベルの信号が出力される。同時に、NAND回路121の前記入力端には、インバータ122を介して3.0Vのハイレベルの信号が入力される。インバータ122の出力回路の電流駆動能力は小さいが、インバータ122は、スイッチング素子SWaのソース電圧を1.0Vから更に上昇させるように動作する。また、スイッチング素子SWaのゲート電圧は1.5Vであることから、スイッチング素子SWaは、オフ状態に移行する。
【0007】
スイッチング素子SWaがオフ状態に移行するにしたがって、スイッチング素子SWaのソース電圧は、更に上昇して最終的にはインバータ122の出力電圧である3.0Vまで上昇し、スイッチング素子SWaは完全にオフした状態になる。この結果、第1電源電圧Vdd1よりも電圧が大きい第2電源電圧Vdd2で作動している第2論理回路102から、第2電源電圧Vdd2よりも小さい電圧の第1電源電圧Vdd1で作動している第1論理回路101へ電流が流れ込むことを防止することができる。
【0008】
次に、入力端子SINにローレベルの信号(=0V)が入力されると、スイッチング素子SWaのゲートには1.5Vのハイレベルの制御信号SaBが入力されることから、スイッチング素子SWaはオンして導通状態になり、入力端子SINに入力されたローレベルの信号(=0V)は、スイッチング素子SWaを介してラッチ回路111におけるNAND回路121の一方の入力端に出力される。インバータ122の出力回路の電流駆動能力を、第1論理回路101の出力回路の電流駆動能力に比べて小さくしておくことによって、NAND回路121の前記入力端の電圧を1.0V以下まで低下させることができる。
【0009】
このため、NAND回路121の出力端は、3.0Vのハイレベルになり、インバータ123によって出力端子OUTにローレベルの信号が出力される。このとき、スイッチング素子SWaが接続されているNAND回路121の入力端には、インバータ122からローレベルの信号が入力される。このような状態では、スイッチング素子SWaは、オンしている状態であるがソース及びドレインの各電圧が共に0Vであるため、入力端子SINを介して第1論理回路101に電流が流れ込むことはない。
【0010】
次に、第1電源電圧Vdd1が所定値α以下になると、第1制御回路112からローレベルの制御信号SaBが出力されると共に、ラッチ制御回路113からローレベルの制御信号SbBが出力される。このことから、スイッチング素子SWaはオフして遮断状態になると共に、NAND回路121の出力端はハイレベル(=3.0V)になり、インバータ123によって、出力端子OUTにローレベルの信号が出力される。
【0011】
【発明が解決しようとする課題】
しかし、図3で示したようなレベルシフト回路では、入力端子SINに信号を出力する第1論理回路101に供給されている第1電源電圧Vdd1が、信号が入力される第2論理回路102に供給されている第2電源電圧Vdd2よりも小さい場合にのみ使用することができ、第1電源電圧Vdd1が第2電源電圧Vdd2よりも大きい場合には使用することができなかった。
【0012】
本発明は、上記のような問題を解決するためになされたものであり、信号を出力する第1論理回路の第1電源電圧が、該信号が入力される第2論理回路の第2電源電圧よりも小さい場合でも、信号を出力する第1論理回路の第1電源電圧が、該信号が入力される第2論理回路の第2電源電圧よりも大きい場合のいずれにおいても使用することができるレベルシフト回路を得ることを目的とする。
【0013】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、第1電源電圧で動作する第1論理回路から出力された信号をレベルシフトして、第2電源電圧で動作する第2論理回路へ出力するレベルシフト回路において、
前記第1論理回路から出力された信号の入力制御を行う、第1のスイッチング素子及び第2のスイッチング素子が直列に接続されてなるスイッチング回路部と、
前記第1電源電圧の電圧に応じて前記第1のスイッチング素子の動作制御を行う、前記第1電源電圧を電源として作動する第1制御回路部と、
前記第2電源電圧の電圧に応じて前記第2のスイッチング素子の動作制御を行う、前記第2電源電圧を電源として作動する第2制御回路部と、
前記スイッチング回路部を介して入力された前記第1論理回路からの信号の振幅を前記第2電源電圧にレベルシフトすると共に、該レベルシフトした信号の信号レベルをラッチして前記第2論理回路に出力する、前記第2電源電圧を電源として作動するラッチ回路部と、
前記第1電源電圧の電圧に応じて前記ラッチ回路部の動作制御を行う、第2電源電圧を電源として作動するラッチ制御回路部と、
を備え、
前記第1制御回路部は、前記第1電源電圧が、あらかじめ設定された第1の所定値以下になると前記第1のスイッチング素子をオフさせると共に、前記第1電源電圧が該第1の所定値を超えている場合は前記第1のスイッチング素子をオンさせ、前記第2制御回路部は、前記第2電源電圧が、あらかじめ設定された第2の所定値以下になると前記第2のスイッチング素子をオフさせると共に、前記第2電源電圧が該第2の所定値を超えている場合は前記第2のスイッチング素子をオンさせて、前記第1論理回路から入力された信号を前記ラッチ回路部に出力させ、前記ラッチ制御回路部は、前記第1電源電圧が、あらかじめ設定された前記第1の所定値以下になると、前記ラッチ回路部に対して所定の信号を出力させるものである。
【0014】
また、この発明に係るレベルシフト回路は、第1電源電圧で動作する第1論理回路から出力された信号をレベルシフトして、第2電源電圧で動作する第2論理回路へ出力するレベルシフト回路において、
前記第1論理回路から出力された信号の入力制御を行う、第1のスイッチング素子及び第2のスイッチング素子が直列に接続されてなるスイッチング回路部と、
前記第1電源電圧の電圧に応じて前記第1のスイッチング素子の動作制御を行う、前記第1電源電圧を電源として作動する第1制御回路部と、
前記スイッチング回路部を介して入力された前記第1論理回路からの信号の振幅を前記第2電源電圧にレベルシフトすると共に、該レベルシフトした信号の信号レベルをラッチして前記第2論理回路に出力する、前記第2電源電圧を電源として作動するラッチ回路部と、
前記第1電源電圧の電圧に応じて前記ラッチ回路部の動作制御を行う、第2電源電圧を電源として作動するラッチ制御回路部と、
を備え、
前記第1制御回路部は、前記第1電源電圧が、あらかじめ設定された第1の所定値以下になると前記第1のスイッチング素子をオフさせると共に、前記第1電源電圧が該第1の所定値を超えている場合は前記第1のスイッチング素子をオンさせ、前記第2のスイッチング素子は、MOSトランジスタからなり、該MOSトランジスタのゲートが前記第2電源電圧に接続され、前記ラッチ制御回路部は、前記第1電源電圧が、あらかじめ設定された前記第1の所定値以下になると、前記ラッチ回路部に対して所定の信号を出力させるものである。
【0016】
具体的には、前記ラッチ制御回路部は、第1電源電圧が前記第1の所定値を超えている場合は、前記ラッチ回路部に対して、スイッチング回路部を介して入力された前記第1論理回路からの信号の振幅を前記第2電源電圧にレベルシフトして出力させるようにした。
【0017】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるレベルシフト回路の例を示した図である。
図1において、レベルシフト回路1は、所定の第1電源電圧Vdd1を電源とする第1論理回路2から入力端子SINに入力された論理信号をレベルシフトさせて、出力端子OUTから、第1電源電圧Vdd1と異なる電圧値である所定の第2電源電圧Vdd2を電源とする第2論理回路3に出力する回路である。
【0018】
レベルシフト回路1は、Nチャネル型MOSトランジスタからなる第1のスイッチング素子SW1と、同じくNチャネル型MOSトランジスタからなる第2のスイッチング素子SW2と、第1電源電圧Vdd1の電圧値に応じて第1のスイッチング素子SW1の動作制御を行う第1制御回路11と、第2電源電圧Vdd2の電圧値に応じて第2のスイッチング素子SW2の動作制御を行う第2制御回路12と、ラッチ回路13と、第1電源電圧Vdd1の電圧値に応じてラッチ回路13の動作制御を行うラッチ制御回路14とを備えている。なお、第1及び第2の各スイッチング素子SW1,SW2はスイッチング回路部をなす。第1論理回路2及び第1制御回路11は、第1電源電圧Vdd1を電源として作動し、第2論理回路2、第2制御回路12、ラッチ回路13及びラッチ制御回路14は、それぞれ第2電源電圧Vdd2を電源として作動する。
【0019】
ラッチ回路13は、第2電源電圧Vdd2を電源として作動する、NAND回路21及びインバータ22,23で構成されている。入力端子SINとNAND回路21の一方の入力端IN1との間には、第1のスイッチング素子SW1及び第2のスイッチング素子SW2が直列に接続され、第1のスイッチング素子SW1と第2のスイッチング素子SW2との接続部をAとする。また、第1のスイッチング素子SW1及び第2のスイッチング素子SW2の各サブストレートゲートはそれぞれ接地電圧に接続されている。
【0020】
第1制御回路11は、第1電源電圧Vdd1があらかじめ設定された所定値α以下になるとローレベルの制御信号S1Bを第1のスイッチング素子SW1のゲートに出力し、第1電源電圧Vdd1が所定値αを超えるとハイレベルの制御信号S1Bを第1のスイッチング素子SW1のゲートに出力する。第2制御回路12は、第2電源電圧Vdd2があらかじめ設定された所定値β以下になるとローレベルの制御信号S3Bを第2のスイッチング素子SW2のゲートに出力し、第2電源電圧Vdd2が所定値βを超えるとハイレベルの制御信号S3Bを第2のスイッチング素子SW2のゲートに出力する。なお、所定値αは第1の所定値をなし、所定値βは第2の所定値をなす。
【0021】
ラッチ制御回路14は、入力された第1電源電圧Vdd1の電圧に応じた制御信号S2Bを生成してNAND回路21の他方の入力端IN2に出力する。NAND回路21の出力端は、インバータ22を介してNAND回路21の入力端IN1に接続されると共に、インバータ23を介して出力端子OUTに接続されている。
【0022】
このような構成において、第1電源電圧Vdd1が1.5V、第2電源電圧Vdd2が3.0V、第1のスイッチング素子SW1及び第2のスイッチング素子SW2の各しきい値電圧をそれぞれ0.5Vである場合を例にして、レベルシフト回路1の動作について説明する。
まず、第1電源電圧Vdd1が所定値αを超えると共に第2電源電圧Vdd2が所定値βを超え、第1論理回路2から入力端子SINに1.5Vのハイレベルの信号が入力された場合について説明する。
【0023】
このような状態では、第1制御回路11からハイレベルの制御信号S1Bが出力されると共に、第2制御回路12からハイレベルの制御信号S3Bが出力され、第1のスイッチング素子SW1及び第2のスイッチング素子SW2はそれぞれオンしている。このため、接続部Aの電圧は、第1のスイッチング素子SW1のゲート電圧から第1のスイッチング素子SW1のしきい値電圧である0.5Vだけ低下した1.0Vになる。第2のスイッチング素子SW2のゲート電圧は3.0Vであるから、第2のスイッチング素子SW2は、接続部Aの電圧をそのままラッチ回路13におけるNAND回路21の入力端IN1に出力する。インバータ22における出力回路(図示せず)の電流駆動能力を、第1論理回路2における出力回路(図示せず)の電流駆動能力よりも小さくしておくことで、NAND回路21における入力端IN1の電圧を約1.0Vまで上昇させることができる。
【0024】
ここで、NAND回路21のしきい値電圧を1.0V以下に設定しておくことによって、NAND回路21の出力端はローレベル(=0V)になり、インバータ23から出力端子OUTに3.0Vのハイレベルの信号が出力される。また、NAND回路21の出力端がローレベルになるとインバータ22によってNAND回路21の入力端IN1が3.0Vのハイレベルになる。すると、第2のスイッチング素子SW2は、ソースとドレインが入れ替わった状態でオンし、接続部Aの電圧を2.5Vまで上昇させる。このため、第1のスイッチング素子SW1がオフし、入力端子SINを介して第1論理回路2に電流が流れ込むのを防止することができる。
【0025】
次に、第1電源電圧Vdd1が所定値αを超えると共に第2電源電圧Vdd2が所定値βを超え、第1論理回路2から入力端子SINにローレベルの信号(=0V)が入力された場合について説明する。
この場合、第2のスイッチング素子SW2は常にオンして導通状態のままとなる。第1のスイッチング素子SW1のゲートには1.5Vのハイレベルの制御信号S1Bが入力されることから、第1のスイッチング素子SW1はオンして導通状態になり、入力端子SINに入力されたローレベルの信号は、第1のスイッチング素子SW1及び第2のスイッチング素子SW2を介してラッチ回路13におけるNAND回路21の入力端IN1に出力される。インバータ22における出力回路の電流駆動能力を、第1論理回路2の出力回路のドライブ能力よりも小さくしてあることから、NAND回路21の入力端IN1の電圧を1.0V以下まで低下させることができる。
【0026】
このため、NAND回路21の出力端は、3.0Vのハイレベルになり、インバータ23によって出力端子OUTにローレベルの信号が出力される。このとき、第2のスイッチング素子SW2を介して第1のスイッチング素子SW1が接続されているNAND回路21の入力端IN1には、インバータ22からローレベルの信号が入力される。このような状態では、第1のスイッチング素子SW1は、オンしている状態であるがソース及びドレインの各電圧が共に0Vであるため、入力端子SINを介して第1論理回路2に電流が流れ込むことはない。
【0027】
次に、第1電源電圧Vdd1が所定値αを超え、第2電源電圧Vdd2が所定値β以下の場合は、第2論理回路3への電源が供給されず、第2論理回路3が作動していない状態である。第2制御回路12からの制御信号S3Bがローレベルになり、第2のスイッチング素子SW2を常にオフさせるため、第1論理回路2から第2論理回路3への無駄な電流の流れ込みを防止することができる。
【0028】
また、第1電源電圧Vdd1が所定値α以下で、第2電源電圧Vdd2が所定値βを超える場合は、第1論理回路2への電源が供給されず、第1論理回路2が作動していない状態である。第1制御回路11からの制御信号S1Bがローレベルになり、第1のスイッチング素子SW1を常にオフさせるため、第2論理回路3から第1論理回路2への無駄な電流の流れ込みを防止することができる。
【0029】
次に、第1電源電圧Vdd1が3.0V、第2電源電圧Vdd2が1.5V、第1のスイッチング素子SW1及び第2のスイッチング素子SW2の各しきい値電圧をそれぞれ0.5Vである場合を例にして、レベルシフト回路1の動作について説明する。なお、この場合の所定値α及びβは、前記所定値α及びβとは異なる値、例えば前記所定値αとβとの値を入れ替えた値になる。
第1電源電圧Vdd1が所定値αを、第2電源電圧Vdd2が所定値βをそれぞれ超えており、入力端子SINに3.0Vのハイレベルの信号が入力されると、第1のスイッチング素子SW1のゲートにはハイレベル(=3.0V)の制御信号S1Bが入力され、第1のスイッチング素子SW1はオンする。同時に、第2のスイッチング素子SW2のゲートにはハイレベル(=1.5V)の制御信号S3Bが入力され、第2のスイッチング素子SW2もオンする。
【0030】
第1のスイッチング素子SW1及び第2のスイッチング素子SW2が共にオンすることから、入力端子SINに入力された信号は、第2電源電圧Vdd2の電圧から第2のスイッチング素子SW2におけるしきい値電圧の0.5Vだけ低下した1.0Vになって、NAND回路21の入力端IN1に入力される。ここで、インバータ22における出力回路の電流駆動能力を、第1論理回路2における出力回路の電流駆動能力よりも小さくすることによって、NAND回路21の入力端IN1の電圧を約1.0Vまで上昇させることができる。また、NAND回路21のしきい値を1.0V以下に設定しておくことによって、NAND回路21の出力端はローレベル(=0V)になり、インバータ23から出力端子OUTへ1.5Vのハイレベルの信号が出力される。
【0031】
更に、インバータ22によって、NAND回路21の入力端IN1は1.5Vまで引き上げられることから、第2のスイッチング素子SW2においてソース電圧がゲート電圧と等しくなり、その結果第2のスイッチング素子SW2はオフし、高電源電圧側の第1論理回路2から低電源電圧側の第2論理回路3に無駄な電流が流れ込むことを防止することができる。
【0032】
次に、第1電源電圧Vdd1が所定値αを、第2電源電圧Vdd2が所定値βをそれぞれ超えており、入力端子SINにローレベル(=0V)の信号が入力された場合について説明する。
この場合、第1のスイッチング素子SW1のゲートにはハイレベル(=3.0V)の制御信号S1Bが入力され、第1のスイッチング素子SW1はオンする。同時に、第2のスイッチング素子SW2のゲートにはハイレベル(=1.5V)の制御信号S3Bが入力され、第2のスイッチング素子SW2もオンする。第1のスイッチング素子SW1及び第2のスイッチング素子SW2が共にオンすることから、入力端子SINに入力された信号はNAND回路21の入力端IN1に出力される。
【0033】
インバータ22における出力回路の電流駆動能力は、第1論理回路2における出力回路の電流駆動能力よりも小さいため、NAND回路21の入力端IN1の電圧を1.0V以下まで低下させることができる。このことから、NAND回路(21の出力端は、1.5Vのハイレベルとなり、インバータ23から出力端子OUTへローレベルの信号が出力される。このとき、NAND回路21の入力端IN1には、インバータ22を介してローレベルの信号が入力される。なお、第1のスイッチング素子SW1及び第2のスイッチング素子SW2は共にオンしたままであるが、第1のスイッチング素子SW1と第2のスイッチング素子SW2の直列回路における両端電圧は共に0Vであるため、入力端子SINからの電流の流れ込みは発生しない。
【0034】
一方、図1では、第2制御回路12を使用したが、図2で示すように、第2制御回路12を削除し、第2のスイッチング素子SW2のゲートに第2電源電圧Vdd2を入力するようにしてもよい。この場合、前記所定値βは第2のスイッチング素子SW2のしきい値電圧になり、第2電源電圧Vdd2が第2のスイッチング素子SW2のしきい値電圧以上であれば、第2のスイッチング素子SW2はオンする。図2のレベルシフト回路1aの動作は、図1のレベルシフト回路1において、図1の第2制御回路12に設定された所定値βを第2のスイッチング素子SW2のしきい値電圧に設定した場合と同じであることから、その動作説明を省略する。
【0035】
このように、本第1の実施の形態におけるレベルシフト回路は、第1制御回路11によって、第1電源電圧Vdd1があらかじめ設定された所定値α以下になると第1のスイッチング素子SW1をオフすると共に、第1電源電圧Vdd1が所定値αを超えている場合は第1のスイッチング素子SW1をオンし、第2電源電圧Vdd2があらかじめ設定された所定値β以下になると第2のスイッチング素子SW2をオフすると共に、第2電源電圧Vdd2が所定値βを超えている場合は第2のスイッチング素子SW2をオンして、入力端子SINに入力された信号をラッチ回路13でレベルシフトさせて出力端子OUTに出力させるようにした。このことから、信号の入出力を行う論理回路同士の電源電圧の大小を考慮する必要がなくなり、より精細なパワーマネージメント制御が可能となって、更に一層省電力化を図ることができる。
【0036】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、第2の電源電圧に応じてオン/オフ動作が行われる第2のスイッチング素子を第1のスイッチング素子に直列に接続して設けたことにより、信号の入出力を行う論理回路同士の電源電圧の大小を考慮する必要がなくなり、より精細なパワーマネージメント制御が可能となって、更に一層省電力化を図ることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態におけるレベルシフト回路の例を示した図である。
【図2】 本発明の第1の実施の形態におけるレベルシフト回路の他の例を示した図である。
【図3】 レベルシフト回路の従来例を示した図である。
【符号の説明】
1,1a レベルシフト回路
2 第1論理回路
3 第2論理回路
11 第1制御回路
12 第2制御回路
13 ラッチ回路
14 ラッチ制御回路
SW1 第1のスイッチング素子
SW2 第2のスイッチング素子
Claims (3)
- 第1電源電圧で動作する第1論理回路から出力された信号をレベルシフトして、第2電源電圧で動作する第2論理回路へ出力するレベルシフト回路において、
前記第1論理回路から出力された信号の入力制御を行う、第1のスイッチング素子及び第2のスイッチング素子が直列に接続されてなるスイッチング回路部と、
前記第1電源電圧の電圧に応じて前記第1のスイッチング素子の動作制御を行う、前記第1電源電圧を電源として作動する第1制御回路部と、
前記第2電源電圧の電圧に応じて前記第2のスイッチング素子の動作制御を行う、前記第2電源電圧を電源として作動する第2制御回路部と、
前記スイッチング回路部を介して入力された前記第1論理回路からの信号の振幅を前記第2電源電圧にレベルシフトすると共に、該レベルシフトした信号の信号レベルをラッチして前記第2論理回路に出力する、前記第2電源電圧を電源として作動するラッチ回路部と、
前記第1電源電圧の電圧に応じて前記ラッチ回路部の動作制御を行う、第2電源電圧を電源として作動するラッチ制御回路部と、
を備え、
前記第1制御回路部は、前記第1電源電圧が、あらかじめ設定された第1の所定値以下になると前記第1のスイッチング素子をオフさせると共に、前記第1電源電圧が該第1の所定値を超えている場合は前記第1のスイッチング素子をオンさせ、前記第2制御回路部は、前記第2電源電圧が、あらかじめ設定された第2の所定値以下になると前記第2のスイッチング素子をオフさせると共に、前記第2電源電圧が該第2の所定値を超えている場合は前記第2のスイッチング素子をオンさせて、前記第1論理回路から入力された信号を前記ラッチ回路部に出力させ、前記ラッチ制御回路部は、前記第1電源電圧が、あらかじめ設定された前記第1の所定値以下になると、前記ラッチ回路部に対して所定の信号を出力させることを特徴とするレベルシフト回路。 - 第1電源電圧で動作する第1論理回路から出力された信号をレベルシフトして、第2電源電圧で動作する第2論理回路へ出力するレベルシフト回路において、
前記第1論理回路から出力された信号の入力制御を行う、第1のスイッチング素子及び第2のスイッチング素子が直列に接続されてなるスイッチング回路部と、
前記第1電源電圧の電圧に応じて前記第1のスイッチング素子の動作制御を行う、前記第1電源電圧を電源として作動する第1制御回路部と、
前記スイッチング回路部を介して入力された前記第1論理回路からの信号の振幅を前記第2電源電圧にレベルシフトすると共に、該レベルシフトした信号の信号レベルをラッチして前記第2論理回路に出力する、前記第2電源電圧を電源として作動するラッチ回路部と、
前記第1電源電圧の電圧に応じて前記ラッチ回路部の動作制御を行う、第2電源電圧を電源として作動するラッチ制御回路部と、
を備え、
前記第1制御回路部は、前記第1電源電圧が、あらかじめ設定された第1の所定値以下になると前記第1のスイッチング素子をオフさせると共に、前記第1電源電圧が該第1の所定値を超えている場合は前記第1のスイッチング素子をオンさせ、前記第2のスイッチング素子は、MOSトランジスタからなり、該MOSトランジスタのゲートが前記第2電源電圧に接続され、前記ラッチ制御回路部は、前記第1電源電圧が、あらかじめ設定された前記第1の所定値以下になると、前記ラッチ回路部に対して所定の信号を出力させることを特徴とするレベルシフト回路。 - 前記ラッチ制御回路部は、第1電源電圧が前記第1の所定値を超えている場合は、前記ラッチ回路部に対して、スイッチング回路部を介して入力された前記第1論理回路からの信号の振幅を前記第2電源電圧にレベルシフトして出力させることを特徴とする請求項1又は2記載のレベルシフト回路。
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