JP2000174610A - レベルシフタ回路およびそれを用いた半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源電位を変化させた場合の動作速度の低下
と貫通電流の増加を抑えることができるレベルシフタ回
路を実現する。 【解決手段】 ＰチャネルＭＯＳトランジスタ３１，３
２と電源線４１との間にＰチャネルＭＯＳトランジスタ
３４を挿入し、電源線４１の電位（ＶＤＤＨ）の変化に
応じてＰチャネルＭＯＳトランジスタ３４のゲート電位
を制御する制御回路８１を設けたことにより、電源線４
１の電位を上げた場合でも、ＰチャネルＭＯＳトランジ
スタ３１，３２の電流駆動能力とＮチャネルＭＯＳトラ
ンジスタ２１，２２の電流駆動能力の引き合いをより早
く完了させることができ、動作速度の低下と貫通電流の
増加を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号を異なる
振幅の出力信号に変換するレベルシフタ回路およびそれ
を用いた半導体装置に関するものである。

【０００２】

【従来の技術】半導体論理回路において、低電圧レベル
信号振幅を高電圧レベル信号振幅に変える構成は、低電
圧レベル信号振幅の論理回路により消費電力の削減を行
い、さらに半導体集積回路からの信号出力を半導体集積
回路外部信号振幅規格に合わせるために高電位レベル信
号振幅に変換する場合に使われ、半導体集積回路の低消
費電力化に寄与している。これに用いられる従来のレベ
ルシフタ回路の一例を図１３に示す。

【０００３】図１３において、１，２，１１はＣＭＯＳ
インバータ、２１，２２はＮチャネルＭＯＳトランジス
タ、３１，３２はＰチャネルＭＯＳトランジスタ、４１
は高電源電圧ＶＤＤＨを供給する電源線、４２は低電源
電圧ＶＤＤＬを供給する電源線、４３はグラウンド電圧
ＧＮＤを供給する電源線であり、ＶＤＤＨ＞ＶＤＤＬ＞
ＧＮＤである。

【０００４】この従来のレベルシフタ回路の動作を説明
する。

【０００５】インバータ１には、低電源電圧ＶＤＤＬと
グラウンド電圧ＧＮＤ間の電圧振幅を持つ信号ｉが入力
される。まず、入力信号ｉがグラウンド電圧ＧＮＤレベ
ルから低電源電圧ＶＤＤＬレベルに変化した場合、イン
バータ１の出力電圧すなわちインバータ２の入力電圧
は、低電源電圧ＶＤＤＬレベルからグラウンド電圧ＧＮ
Ｄレベルへ変化する。それと同時にインバータ２の出力
電圧はグラウンド電圧ＧＮＤレベルから低電源電圧ＶＤ
ＤＬレベルへ変化する。これらの動作により、Ｎチャネ
ルＭＯＳトランジスタ２１はオフからオンへ、Ｎチャネ
ルＭＯＳトランジスタ２２はオンからオフへ変化する。
これにより、ＮチャネルＭＯＳトランジスタ２１のドレ
インはＶＤＤＨレベルからＧＮＤレベルへ変化し、Ｐチ
ャネルＭＯＳトランジスタ３２はオフからオンへ変化
し、同時にＮチャネルＭＯＳトランジスタ２２がオフへ
変化していることからＮチャネルＭＯＳトランジスタ２
２のドレイン電圧はＶＤＤＨレベルへ変化していく。こ
れによりＰチャネルＭＯＳトランジスタ３１はオンから
オフへ変化する。そして、ＮチャネルＭＯＳトランジス
タ２１のドレインがＧＮＤレベルになり、ＮチャネルＭ
ＯＳトランジスタ２２のドレインがＶＤＤＨレベルにな
り、ＮチャネルＭＯＳトランジスタ２１のドレインに接
続されたインバータ１１からの出力信号ｏがＶＤＤＨレ
ベルになり動作が完了する。

【０００６】また、入力信号ｉがＶＤＤＨレベルからＧ
ＮＤレベルに変化した場合には逆の動作が行われ、出力
信号ｏがＧＮＤレベルになり動作が完了する。

【０００７】以上の動作は、電源線４１，４２，４３か
ら供給される高電源電圧ＶＤＤＨ，低電源電圧ＶＤＤＬ
およびグラウンド電圧ＧＮＤが一定で、入力信号ｉの信
号振幅と出力信号ｏの信号振幅が一定であることを前提
にＭＯＳトランジスタの設計パラメータ（ゲート長，ゲ
ート幅）を最適化しており、これにより最適な遅延特性
を得ている。

【０００８】

【発明が解決しようとする課題】レベルシフタ回路の必
要性は前述した通りであるが、消費電力を更に下げる為
に半導体集積回路の動作モードに応じて最適な電圧を与
えることが考えられる。例えば、高速な動作が求められ
る場合には電源電圧を上げ、外部からの信号を待ってい
る等の低速動作が許容されるモードでは電源電圧を低下
させる手法である。しかしながら上記従来の構成では、
例えば電源線４２から供給される低電源電圧ＶＤＤＬが
低下した場合に、ＮチャネルＭＯＳトランジスタ２１及
び２２の電流駆動能力が低下し、それぞれのＮチャネル
ＭＯＳトランジスタ２１，２２のドレインに接続されて
いるＰチャネルＭＯＳトランジスタ３１，３２からの電
流量が勝ってくることにより信号レベルの変化が遅くな
り、貫通電流が増加する。また、電源線４１から供給さ
れる高電源電圧ＶＤＤＨを上げた場合においても、Ｐチ
ャネルＭＯＳトランジスタ３１，３２の電流量が増大
し、ＮチャネルＭＯＳトランジスタ２１，２２の電流駆
動能力に勝ることになり、同様に信号変化時間の劣化と
貫通電流の増加が生じる。

【０００９】さらに、消費電力を削減するためには使用
しない論理回路ブロックの電源供給を停止する場合があ
る。この場合、電源線４１からの電源供給を停止したと
きには問題は生じないが、電源線４２からの電源供給を
停止したときには、ＮチャネルＭＯＳトランジスタ２
１，２２のゲート電位が過渡的に不定となり、電源線４
１から電源線４３への貫通電流が生じ、また出力信号ｏ
も不定になるという問題がある。

【００１０】一方、半導体プロセスの微細化により半導
体集積回路上のトランジスタの増加と処理速度の高速化
により消費電力の増加が問題となっているため、論理回
路ブロック毎に動作上、必要最小限の電源供給により消
費電力を削減する手段が提案されている。論理回路ブロ
ック毎に最適な電源電圧を供給する為にブロック間の信
号振幅が動作モードに応じて変化する場合が懸念され
る。

【００１１】また、例えばＶＤＤ１（＝３．３Ｖ）およ
びＶＤＤ２（＝２．５Ｖ）の２電源を用いた機能ブロッ
クの場合、従来、レベルシフタ回路はどちらか一方のブ
ロック内に配置される。これによりレベルシフタ回路を
含むブロックにはＶＤＤ１とＶＤＤ２の電源配線をブロ
ック内に引き込む必要があり、この電源配線の引き込み
によりレイアウト面積が増加するという問題がある。こ
のように２電源以上のＬＳＩにおいて面積増加が非常に
大きくなり、ブロック内に２電源を入れた場合として、
リアライズ社「低消費電力，高速ＬＳＩ技術」の１０９
頁〜１１４頁の２電源設計技術によれば、機能ブロック
で１５％面積が増加することになる。

【００１２】本発明の目的は、電源電位を変化させた場
合の動作速度の低下と貫通電流の増加を抑えることがで
きるレベルシフタ回路を提供することである。

【００１３】さらには、電源供給を停止したときの貫通
電流を削減でき、また、そのときの出力信号を固定でき
るレベルシフタ回路を提供することである。

【００１４】また、論理ブロック内に複数電源を有する
場合に、電源配線の引き回しによるレイアウト面積の増
加を抑制できる半導体装置を提供することである。

【００１５】

【課題を解決するための手段】請求項１記載のレベルシ
フタ回路は、第１の電源電位と第１の電源電位より高い
第２の電源電位との差を振幅とする入力信号を、第１の
電源電位と第２の電源電位より高い第３の電源電位との
差を振幅とする出力信号に変換するレベルシフタ回路で
あって、ゲートに入力信号の非反転信号を入力し、ソー
スを第１の電源電位に接続した第１のＮチャネルＭＯＳ
トランジスタと、ゲートに入力信号の反転信号を入力
し、ソースを第１の電源電位に接続した第２のＮチャネ
ルＭＯＳトランジスタと、ゲートを第２のＮチャネルＭ
ＯＳトランジスタのドレインに接続し、ドレインを第１
のＮチャネルＭＯＳトランジスタのドレインに接続した
第１のＰチャネルＭＯＳトランジスタと、ゲートを第１
のＮチャネルＭＯＳトランジスタのドレインに接続し、
ドレインを第２のＮチャネルＭＯＳトランジスタのドレ
インを接続した第２のＰチャネルＭＯＳトランジスタ
と、ソースを第３の電源電位に接続し、ドレインを第１
と第２のＰチャネルＭＯＳトランジスタのソースに接続
した第３のＰチャネルＭＯＳトランジスタと、第１のＰ
チャネルＭＯＳトランジスタのドレイン電位を反転させ
て出力信号として取り出すインバータと、第３のＰチャ
ネルＭＯＳトランジスタのゲート電位を第３の電源電位
の変化に応じて制御する制御回路とを設けたことを特徴
とする。

【００１６】この構成によれば、第３のＰチャネルＭＯ
Ｓトランジスタと制御回路を設け、制御回路が出力側の
第３の電源電位の変化に応じて第３のＰチャネルＭＯＳ
トランジスタのゲート電位を制御することにより、第３
の電源電位を上げた場合でも、第１，第２のＰチャネル
ＭＯＳトランジスタの電流駆動能力と第１，第２のＮチ
ャネルＭＯＳトランジスタの電流駆動能力の引き合いを
より早く完了させることができ、動作速度の低下と貫通
電流の増加を抑えることができる。

【００１７】請求項２記載のレベルシフタ回路は、第１
の電源電位と第１の電源電位より高い第２の電源電位と
の差を振幅とする入力信号を、第１の電源電位と第２の
電源電位より高い第３の電源電位との差を振幅とする出
力信号に変換するレベルシフタ回路であって、ゲートに
入力信号の非反転信号を入力し、ソースを第１の電源電
位に接続した第１のＮチャネルＭＯＳトランジスタと、
ゲートに入力信号の反転信号を入力し、ソースを第１の
電源電位に接続した第２のＮチャネルＭＯＳトランジス
タと、ゲートを第２のＮチャネルＭＯＳトランジスタの
ドレインに接続し、ドレインを第１のＮチャネルＭＯＳ
トランジスタのドレインに接続した第１のＰチャネルＭ
ＯＳトランジスタと、ゲートを第１のＮチャネルＭＯＳ
トランジスタのドレインに接続し、ドレインを第２のＮ
チャネルＭＯＳトランジスタのドレインを接続した第２
のＰチャネルＭＯＳトランジスタと、ソースを第３の電
源電位に接続し、ドレインを第１と第２のＰチャネルＭ
ＯＳトランジスタのソースに接続した第３のＰチャネル
ＭＯＳトランジスタと、第１のＰチャネルＭＯＳトラン
ジスタのドレイン電位を反転させて出力信号として取り
出すインバータと、第３のＰチャネルＭＯＳトランジス
タのゲート電位を第２の電源電位の変化に応じて制御す
る制御回路とを設けたことを特徴とする。

【００１８】この構成によれば、第３のＰチャネルＭＯ
Ｓトランジスタと制御回路を設け、制御回路が入力側の
第２の電源電位の変化に応じて第３のＰチャネルＭＯＳ
トランジスタのゲート電位を制御することにより、第２
の電源電位を低下させた場合でも、動作速度の低下と貫
通電流の増加を抑えることができる。

【００１９】請求項３記載のレベルシフタ回路は、請求
項１または２記載のレベルシフタ回路において、第３の
電源電位を第２の電源電位より低い電位とし、第２の電
源電位を第１の電源電位より低い電位とし、Ｎチャネル
ＭＯＳトランジスタに代えてＰチャネルＭＯＳトランジ
スタを用い、ＰチャネルＭＯＳトランジスタに代えてＮ
チャネルＭＯＳトランジスタを用いたものである。

【００２０】請求項４記載のレベルシフタ回路は、請求
項１記載のレベルシフタ回路において、制御回路が、ソ
ースを第３の電源電位に接続した第４のＰチャネルＭＯ
Ｓトランジスタと、第４のＰチャネルＭＯＳトランジス
タのドレインと第１の電源電位との間に接続した抵抗
と、プラス側入力端に第４のＰチャネルＭＯＳトランジ
スタのドレインを接続し、マイナス側入力端に参照電圧
を接続し、出力端を第４のＰチャネルＭＯＳトランジス
タのゲートに接続したカレントミラー増幅回路とからな
り、第４のＰチャネルＭＯＳトランジスタのゲートを第
３のＰチャネルＭＯＳトランジスタのゲートに接続した
ことを特徴とする。

【００２１】請求項５記載のレベルシフタ回路は、請求
項１記載のレベルシフタ回路において、制御回路が、ソ
ースを第３の電源電位に接続しドレインおよびゲート間
を接続した第４のＰチャネルＭＯＳトランジスタと、ド
レインを第４のＰチャネルＭＯＳトランジスタのドレイ
ンに接続し、ソースを第１の電源電位に接続し、ゲート
に飽和領域で動作する電圧を印加するようにした第３の
ＮチャネルＭＯＳトランジスタとからなり、第４のＰチ
ャネルＭＯＳトランジスタのゲートを第３のＰチャネル
ＭＯＳトランジスタのゲートに接続したことを特徴とす
る。

【００２２】請求項６記載のレベルシフタ回路は、請求
項２記載のレベルシフタ回路において、制御回路が、ソ
ースを第２の電源電位に接続しドレインおよびゲート間
を接続した第４のＰチャネルＭＯＳトランジスタと、ド
レインを第４のＰチャネルＭＯＳトランジスタのドレイ
ンに接続し、ソースを第１の電源電位に接続し、ゲート
に飽和領域で動作する電圧を印加するようにした第３の
ＮチャネルＭＯＳトランジスタと、ソースを第３の電源
電位に接続しゲートを第４のＰチャネルＭＯＳトランジ
スタのゲートに接続した第５のＰチャネルＭＯＳトラン
ジスタと、ドレインを第５のＰチャネルＭＯＳトランジ
スタのドレインに接続し、ソースを第１の電源電位に接
続し、ゲートに飽和領域で動作する電圧を印加するよう
にした第４のＮチャネルＭＯＳトランジスタとからな
り、第５のＰチャネルＭＯＳトランジスタのドレインを
第３のＰチャネルＭＯＳトランジスタのゲートに接続し
たことを特徴とする。

【００２３】請求項７記載のレベルシフタ回路は、請求
項４記載のレベルシフタ回路において、ソースを第３の
電源電位に接続しドレインを第３のＰチャネルＭＯＳト
ランジスタのゲートに接続した第５のＰチャネルＭＯＳ
トランジスタを設け、第２の電源電位の供給を停止する
際に第５のＰチャネルＭＯＳトランジスタをオンにする
とともにカレントミラー増幅回路の動作を停止させるよ
うにしたことを特徴とする。

【００２４】この構成によれば、第２の電源電位の供給
が停止した場合に、第５のＰチャネルＭＯＳトランジス
タをオンすることにより、第３のＰチャネルＭＯＳトラ
ンジスタがオフとなり貫通電流を削減できる。

【００２５】請求項８記載のレベルシフタ回路は、請求
項７記載のレベルシフタ回路において、カレントミラー
増幅回路が、ソースを第３の電源電位に接続し、ゲート
およびドレイン間を接続した第６のＰチャネルＭＯＳト
ランジスタと、ソースを第３の電源電位に接続し、ゲー
トを第６のＰチャネルＭＯＳトランジスタのゲートに接
続し、ドレインをカレントミラー増幅回路の出力端とし
た第７のＰチャネルＭＯＳトランジスタと、ドレインを
第６のＰチャネルＭＯＳトランジスタのドレインに接続
し、ゲートをカレントミラー増幅回路のプラス側入力端
とした第３のＮチャネルＭＯＳトランジスタと、ドレイ
ンを第７のＰチャネルＭＯＳトランジスタのドレインに
接続し、ゲートをカレントミラー増幅回路のマイナス側
入力端とした第４のＮチャネルＭＯＳトランジスタと、
ドレインを第３および第４のＮチャネルＭＯＳトランジ
スタのソースに接続し、ソースを第１の電源電位に接続
した第５のＮチャネルＭＯＳトランジスタと、ドレイン
を第３の電源電位に接続した第６のＮチャネルＭＯＳト
ランジスタと、第６のＮチャネルＭＯＳトランジスタの
ソースと第１の電源電位との間に接続され第５のＮチャ
ネルＭＯＳトランジスタのゲートに飽和領域で動作する
電圧を印加するための分圧用の抵抗とからなり、第２の
電源電位の供給を停止する際に第６のＮチャネルＭＯＳ
トランジスタをオフにしてカレントミラー増幅回路の動
作を停止させるようにしたことを特徴とする。

【００２６】請求項９記載のレベルシフタ回路は、請求
項５記載のレベルシフタ回路において、ソースを第３の
電源電位に接続しドレインを第３のＰチャネルＭＯＳト
ランジスタのゲートに接続した第５のＰチャネルＭＯＳ
トランジスタを設け、第２の電源電位の供給を停止する
際に第５のＰチャネルＭＯＳトランジスタをオンにする
ことを特徴とする。

【００２７】この構成によれば、第２の電源電位の供給
が停止した場合に、第５のＰチャネルＭＯＳトランジス
タをオンすることにより、第３のＰチャネルＭＯＳトラ
ンジスタがオフとなり貫通電流を削減できる。

【００２８】請求項１０記載のレベルシフタ回路は、請
求項６記載のレベルシフタ回路において、ソースを第３
の電源電位に接続しドレインを第３のＰチャネルＭＯＳ
トランジスタのゲートに接続した第６のＰチャネルＭＯ
Ｓトランジスタを設け、第２の電源電位の供給を停止す
る際に第６のＰチャネルＭＯＳトランジスタをオンにす
ることを特徴とする。

【００２９】この構成によれば、第２の電源電位の供給
が停止した場合に、第６のＰチャネルＭＯＳトランジス
タをオンすることにより、第３のＰチャネルＭＯＳトラ
ンジスタがオフとなり貫通電流を削減できる。

【００３０】請求項１１記載のレベルシフタ回路は、請
求項７，８，９または１０記載のレベルシフタ回路にお
いて、ソースを第１の電源電位に接続し、ドレインを第
１のＰチャネルＭＯＳトランジスタのドレインに接続
し、ゲートを第３のＰチャネルＭＯＳトランジスタのゲ
ートに接続した出力固定用のＮチャネルＭＯＳトランジ
スタを設けたことを特徴とする。

【００３１】この構成によれば、第２の電源電位の供給
が停止した場合に、ソースが第３の電源電位に接続され
ドレインが第３のＰチャネルＭＯＳトランジスタのゲー
トに接続されたＰチャネルＭＯＳトランジスタがオンす
ることにより、出力固定用のＮチャネルＭＯＳトランジ
スタがオンとなり、出力信号を固定することができる。

【００３２】請求項１２記載の半導体装置は、同じ電源
電圧で動作する複数の論理回路をまとめて共通電源論理
回路ブロックとして配置し、共通電源論理回路ブロック
の周囲に、請求項１，２，３，４，５，６，７，８，
９，１０または１１記載のレベルシフタ回路を形成した
レベルシフタ回路ブロックを挟んで、共通電源論理回路
ブロックと異なる電源電圧で動作する論理回路ブロック
を配置している。

【００３３】この構成によれば、論理ブロック内に複数
電源を有する場合に対して、複数の電源配線を的確に配
置し、電源配線の引回しによるレイアウト面積の増加を
抑制することが可能となる。

【００３４】請求項１３記載の半導体装置は、異なる電
源電圧で動作する２つの論理回路ブロック間の配線が、
請求項１，２，３，４，５，６，７，８，９，１０また
は１１記載のレベルシフタ回路の入力信号の非反転信号
および反転信号の信号線となるように、レベルシフタ回
路を２つの論理回路ブロック内に分割して配置してい
る。

【００３５】この構成により、電源線の引き回しが無
く、レイアウト面積を小さくできる。

【００３６】請求項１４記載の半導体装置は、同じ電源
電圧で動作する複数の論理回路をまとめて共通電源論理
回路ブロックとして配置し、共通電源論理回路ブロック
の周囲に、レベルシフタ回路を形成したレベルシフタ回
路ブロックを挟んで、共通電源論理回路ブロックと異な
る電源電圧で動作する論理回路ブロックを配置してい
る。

【００３７】この構成により、請求項１２の特徴に対す
る効果と同様の効果が得られる。

【００３８】請求項１５記載の半導体装置は、異なる電
源電圧で動作する２つの論理回路ブロック間の配線が、
レベルシフタ回路の入力信号の非反転信号および反転信
号の信号線となるように、レベルシフタ回路を２つの論
理回路ブロック内に分割して配置している。

【００３９】この構成により、請求項１３の特徴に対す
る効果と同様の効果が得られる。

【００４０】

【発明の実施の形態】以下に本発明の実施の形態につい
て図面を用いて説明する。

【００４１】〔第１の実施の形態〕図１は本発明の第１
の実施の形態におけるレベルシフタ回路の第１の構成例
を示す回路図である（請求項１，４に対応）。図１にお
いて、１，２，１１はインバータ、２１，２２は第１，
第２のＮチャネルＭＯＳトランジスタ、３１，３２は第
１，第２のＰチャネルＭＯＳトランジスタ、４１は高電
源電圧ＶＤＤＨ（第３の電源電位）を供給する電源線、
４２は低電源電圧ＶＤＤＬ（第２の電源電位）を供給す
る電源線、４３はグラウンド電圧ＧＮＤ（第１の電源電
位）を供給する電源線であり、ＶＤＤＨ＞ＶＤＤＬ＞Ｇ
ＮＤである。以上は図１３の従来例と同様である。３
３，３４は第４，第３のＰチャネルＭＯＳトランジス
タ、６１は抵抗、７１はカレントミラー増幅回路、８１
は電源線４１から供給される高電源電圧ＶＤＤＨのレベ
ル変化に応じてＰチャネルＭＯＳトランジスタ３４のゲ
ート電位を制御する制御回路である。なお、入力信号ｉ
は低電源電圧ＶＤＤＬにより動作する第１の信号処理回
路（図示せず）から入力され、出力信号ｏは高電源電圧
ＶＤＤＨにより動作する第２の信号処理回路（図示せ
ず）へ出力される。また、インバータ１および２は入力
信号ｉの反転・非反転回路を構成し、インバータ２の出
力信号は入力信号ｉの非反転信号であり、インバータ１
の出力信号は入力信号ｉの反転信号となる。

【００４２】この図１の回路は、従来例の図１３の回路
に、ＰチャネルＭＯＳトランジスタ３４および制御回路
８１が付加された構成である。ＰチャネルＭＯＳトラン
ジスタ３４は、電源線４１とＰチャネルＭＯＳトランジ
スタ３１および３２のソースとの間に挿入され、そのゲ
ートに制御回路８１の出力（カレントミラー増幅回路７
１の出力）が接続されている。制御回路８１は、電源線
４１にソースが接続されたＰチャネルＭＯＳトランジス
タ３３と、ＰチャネルＭＯＳトランジスタ３３のドレイ
ンと電源線４３との間に接続された抵抗６１と、出力が
ＰチャネルＭＯＳトランジスタ３３，３４のゲートに接
続されたカレントミラー増幅回路７１とからなる。カレ
ントミラー増幅回路７１のプラス（＋）側の入力電圧Ｖ
₊ はＰチャネルＭＯＳトランジスタ３３と抵抗６１との
接続点ｎ（ＰチャネルＭＯＳトランジスタ３３のドレイ
ン）から供給され、マイナス（−）側の入力電圧Ｖ_- は
参照電圧端子５１から供給される。

【００４３】このように構成される図１のレベルシフタ
回路の動作を、図１３の従来例の回路と比較しながら説
明する。

【００４４】まず、図１３の回路では、電源線４１，４
３間の電圧で動作する論理回路ブロックの動作モードに
より電源線４１の電位レベルを変化させる場合におい
て、電源線４１の電位レベルを上げた場合、Ｐチャネル
ＭＯＳトランジスタ３１もしくは３２のゲート電圧は、
オンしているときには電源線４１と電源線４３の間の電
位がかかっており、電源線４１の電位を上げる前に比べ
て電流駆動能力が上がっていることになる。そこに信号
の変化があった場合、ＮチャネルＭＯＳトランジスタ２
１もしくは２２は以前と同じゲート電圧レベルによりこ
の電流に勝り、ドレイン側の電位を下げることになる。

【００４５】これに対して、図１の回路では、Ｐチャネ
ルＭＯＳトランジスタ３４により電流を制限することに
よりＮチャネルＭＯＳトランジスタ２１もしくは２２の
電流によりドレイン側の電位を速やかに低下させる。Ｐ
チャネルＭＯＳトランジスタ３４の制御回路８１によ
り、電源線４１の電位が上昇した場合にはＰチャネルＭ
ＯＳトランジスタ３４のゲート電位を上昇させ、電源線
４１の電位が降下した場合にはＰチャネルＭＯＳトラン
ジスタ３４のゲート電位を降下させる。

【００４６】制御回路８１において、参照電圧端子５１
から入力される参照電圧Ｖ_- は一定電圧とする。電源線
４１の電位が下降すると、ＰチャネルＭＯＳトランジス
タ３３のゲート・ソース電圧の低下によりノードｎの電
位が下降する。これにより、カレントミラー増幅回路７
１の出力は下降し、ＰチャネルＭＯＳトランジスタ３４
のゲート・ソース間電位差が大きくなる。ＰチャネルＭ
ＯＳトランジスタ３４のドレイン電流は入力信号ｉの信
号変化時により電流を流すことで、電源線４１とＰチャ
ネルＭＯＳトランジスタ３４のドレインとの電位差を小
さくし、ＰチャネルＭＯＳトランジスタ３１，３２のソ
ース・ドレイン間電圧が上昇する。電源線４１の電位が
上昇した場合には、上記と逆の動作によりＰチャネルＭ
ＯＳトランジスタ３１，３２のソース・ドレイン間電圧
は下降する。

【００４７】このように、図１の回路では、Ｐチャネル
ＭＯＳトランジスタ３１，３２と電源線４１との間にＰ
チャネルＭＯＳトランジスタ３４を挿入し、電源線４１
の電位（ＶＤＤＨ）の変化に応じてＰチャネルＭＯＳト
ランジスタ３４のゲート電位を制御する制御回路８１を
設けたことにより、電源線４１の電位を上げた場合で
も、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆
動能力とＮチャネルＭＯＳトランジスタ２１，２２の電
流駆動能力の引き合いをより早く完了させることがで
き、動作速度の低下と貫通電流の増加を抑えることがで
きる。

【００４８】また、図２は本発明の第１の実施の形態に
おけるレベルシフタ回路の第２の構成例を示す回路図で
ある（請求項１，５に対応）。図２において、２４はゲ
ート端子５３の印加電圧により制御され定電流源として
用いられる第３のＮチャネルＭＯＳトランジスタ、３３
は第４のＰチャネルＭＯＳトランジスタ、８２は電源線
４１から供給される高電源電圧ＶＤＤＨのレベル変化に
応じてＰチャネルＭＯＳトランジスタ３４のゲート電位
を制御する制御回路であり、その他の図１と対応する部
分には同一符号を付し、説明を省略する。

【００４９】この図２の回路は、ＰチャネルＭＯＳトラ
ンジスタ３４を付加したことは図１の回路と同じである
が、図１の制御回路８１に代えて制御回路８２を設けて
いる。この制御回路８２は、電源線４１にソースが接続
されたＰチャネルＭＯＳトランジスタ３３と、ドレイン
がＰチャネルＭＯＳトランジスタ３３のドレインと接続
されソースが電源線４３と接続されたＮチャネルＭＯＳ
トランジスタ２４とからなり、ＰチャネルＭＯＳトラン
ジスタ３３のゲートとドレインが共通接続されてＰチャ
ネルＭＯＳトランジスタ３４のゲートに接続されてい
る。

【００５０】このように構成される図２のレベルシフタ
回路の動作を説明する。

【００５１】図２の回路も図１の回路同様、電源線４１
の電位を変化させる場合を想定した回路である。Ｎチャ
ネルＭＯＳトランジスタ２４は定電流源として使用する
ものであり、ゲート端子５３にはＮチャネルＭＯＳトラ
ンジスタ２４が飽和領域で動作する電圧が印加される。
電源線４１の電位レベルを上昇させた場合に、Ｐチャネ
ルＭＯＳトランジスタ３３は、ＮチャネルＭＯＳトラン
ジスタ２４の定電流源により電流量が制限されている為
にドレイン電位が上昇する。これによりＰチャネルＭＯ
Ｓトランジスタ３４のゲート電位も上昇し、Ｐチャネル
ＭＯＳトランジスタ３４を流れる電流が制限される。な
お、電源線４１の電位レベルを低下させた場合には逆の
動作が行われる。

【００５２】このように、図２の回路でも、図１の回路
同様、ＰチャネルＭＯＳトランジスタ３１，３２と電源
線４１との間にＰチャネルＭＯＳトランジスタ３４を挿
入し、電源線４１の電位（ＶＤＤＨ）の変化に応じてＰ
チャネルＭＯＳトランジスタ３４のゲート電位を制御す
る制御回路８２を設けたことにより、電源線４１の電位
を上げた場合でも、ＰチャネルＭＯＳトランジスタ３
１，３２の電流駆動能力とＮチャネルＭＯＳトランジス
タ２１，２２の電流駆動能力の引き合いをより早く完了
させることができ、動作速度の低下と貫通電流の増加を
抑えることができる。

【００５３】また、図２の回路では、図１の回路のよう
にカレントミラー増幅回路７１を設けた場合よりも素子
数を削減することができる。

【００５４】図３は本発明の第１の実施の形態における
レベルシフタ回路の第３の構成例を示す回路図である
（請求項２，６に対応）。図３において、２３，２４は
ゲート端子５２，５３の印加電圧により制御され定電流
源として用いられる第３，第４のＮチャネルＭＯＳトラ
ンジスタ、３３，３５は第４，第５のＰチャネルＭＯＳ
トランジスタ、８３は電源線４２から供給される低電源
電圧ＶＤＤＬのレベル変化に応じてＰチャネルＭＯＳト
ランジスタ３４のゲート電位を制御する制御回路であ
り、その他の図１と対応する部分には同一符号を付し、
説明を省略する。

【００５５】この図３の回路は、ＰチャネルＭＯＳトラ
ンジスタ３４を付加したことは図１の回路と同じである
が、図１の制御回路８１に代えて制御回路８３を設けて
いる。この制御回路８３は、電源線４２にソースが接続
されたＰチャネルＭＯＳトランジスタ３３と、ドレイン
がＰチャネルＭＯＳトランジスタ３３のドレインと接続
されソースが電源線４３と接続されたＮチャネルＭＯＳ
トランジスタ２４と、電源線４１にソースが接続された
ＰチャネルＭＯＳトランジスタ３５と、ドレインがＰチ
ャネルＭＯＳトランジスタ３３のドレインと接続されソ
ースが電源線４３と接続されたＮチャネルＭＯＳトラン
ジスタ２３とからなり、ＰチャネルＭＯＳトランジスタ
３３のゲートとドレインが共通接続されてＰチャネルＭ
ＯＳトランジスタ３５のゲートに接続され、Ｐチャネル
ＭＯＳトランジスタ３５のドレインがＰチャネルＭＯＳ
トランジスタ３４のゲートに接続されている。

【００５６】このように構成される図３のレベルシフタ
回路の動作を説明する。

【００５７】図３の回路は、図１や図２の回路とは異な
り、電源線４２の電位を変化させる場合を想定した回路
である。ＮチャネルＭＯＳトランジスタ２３，２４は定
電流源として使用するものであり、ゲート端子５２，５
３にはＮチャネルＭＯＳトランジスタ２３，２４が飽和
領域で動作する電圧が印加される。電源線４２の電位を
低下させた場合には、定電流源として使用しているＮチ
ャネルＭＯＳトランジスタ２４とそのドレイン側に接続
されているＰチャネルＭＯＳトランジスタ３３とによ
り、ＰチャネルＭＯＳトランジスタ３５のゲート電位は
低下する。これにより定電流源として使用しているＮチ
ャネルＭＯＳトランジスタ２３の電流より小さくなると
ＰチャネルＭＯＳトランジスタ３４のゲート電位は上昇
し、結果としてＰチャネルＭＯＳトランジスタ３４の電
流駆動能力は削減される。したがって、電源線４２の電
位を低下させた場合に、ＮチャネルＭＯＳトランジスタ
２１，２２のゲート電位が低下して電流駆動能力が低下
し、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆
動能力が相対的に大きくなることはＰチャネルＭＯＳト
ランジスタ３４の電流駆動能力の削減により実際は生じ
ない。これらのことにより、動作速度の低下と貫通電流
の増大を避けることができる。

【００５８】このように、図３の回路では、Ｐチャネル
ＭＯＳトランジスタ３１，３２と電源線４１との間にＰ
チャネルＭＯＳトランジスタ３４を挿入し、電源線４２
の電位（ＶＤＤＬ）の変化に応じてＰチャネルＭＯＳト
ランジスタ３４のゲート電位を制御する制御回路８３を
設けたことにより、電源線４２の電位を低下させた場合
でも、動作速度の低下と貫通電流の増加を抑えることが
できる。

【００５９】なお、図７は、図１〜図３の説明において
電源線４１や電源線４２の電位を変化させる場合の構成
例を示す図であり、４４は所定の電位を供給する電源
線、１０１，１２１は論理回路ブロック、１３０は電源
電圧変換回路である。図８はその電源電圧変換回路１３
０の回路例を示す図であり、３７はＰチャネルＭＯＳト
ランジスタ、４４，４５は電源線、５４は制御端子、６
４は抵抗、７２はカレントミラー増幅回路である。この
電源電圧変換回路１３０は、ＰチャネルＭＯＳトランジ
スタ３７，抵抗６４およびカレントミラー増幅回路７２
で構成されている。

【００６０】図７，図８の構成により、論理回路ブロッ
ク１０１には電源線４４の電位が供給されるが、論理回
路ブロック１２１には電源線４４の電位を電源電圧変換
回路１３０により変化させて供給することができる。図
８の回路で示される電源電圧変換回路１３０は、端子５
４に参照電圧が印加され、この参照電圧は動作モードに
応じて変更されるものである。端子５４に印加される参
照電圧が下がると、カレントミラー増幅回路７２の出力
電圧が上昇し、ＰチャネルＭＯＳトランジスタ３７のド
レイン電圧すなわち論理回路ブロック１２１の電源電圧
が下がることになる。

【００６１】なお、図１，図２，図３の回路において、
（電源線４１の電位）＜（電源線４２の電位）＜（電源
線４３の電位）とし、ＮチャネルＭＯＳトランジスタに
代えてＰチャネルＭＯＳトランジスタを用い、Ｐチャネ
ルＭＯＳトランジスタに代えてＮチャネルＭＯＳトラン
ジスタを用いるようにしてもよい。

【００６２】〔第２の実施の形態〕図４は本発明の第２
の実施の形態におけるレベルシフタ回路の第１の構成例
を示す回路図である（請求項１，４，７，８，１１に対
応）。図４において、２８は出力固定用のＮチャネルＭ
ＯＳトランジスタ、３６は第５のＰチャネルＭＯＳトラ
ンジスタ、９１は制御線であり、その他の図１と対応す
る部分には同一符号を付し、説明を省略する。また、図
４中に示したカレントミラー増幅回路７１ａの内部詳細
図において、２５，２６，２７，４０は第３，第４，第
５，第６のＮチャネルＭＯＳトランジスタ、３８，３９
は第６，第７のＰチャネルＭＯＳトランジスタ、６２，
６３は抵抗であり、Ｇ３３／Ｇ３４はＰチャネルＭＯＳ
トランジスタ３３と３４のゲートに接続されることを示
す。

【００６３】この図４の回路は、図１の構成に加えて、
ソースを電源線４１に接続し、ドレインをＰチャネルＭ
ＯＳトランジスタ３４のゲートに接続したＰチャネルＭ
ＯＳトランジスタ３６を設け、電源線４２の電源供給が
停止した場合に、ＰチャネルＭＯＳトランジスタ３６の
ゲートに接続された制御線９１に所定の制御電圧を印加
することによりＰチャネルＭＯＳトランジスタ３６をオ
ンにするとともに、制御線９１に印加される所定の制御
電圧によりカレントミラー増幅回路７１ａの動作を停止
させるようにしている。そしてさらに、ドレインをＰチ
ャネルＭＯＳトランジスタ３１のドレインに接続し、ソ
ースを電源線４３に接続し、ゲートをＰチャネルＭＯＳ
トランジスタ３６のドレイン（あるいはＰチャネルＭＯ
Ｓトランジスタ３４のゲート）に接続したＮチャネルＭ
ＯＳトランジスタ２８を設け、電源線４２の電源供給が
停止した場合に出力信号ｏを固定するようにしている。

【００６４】このように構成される図４のレベルシフタ
回路の動作を、図１と異なる部分について説明する。

【００６５】ある論理回路ブロックが動作上必要でない
場合は前述したように電源供給を停止する場合があり、
図１の回路の場合、図１３に示す従来例の場合と同様、
電源線４１の電源供給が停止した場合は問題は生じない
が、電源線４２の電源供給が停止した場合にはＮチャネ
ルＭＯＳトランジスタ２１，２２のゲート入力が過渡的
に不定となり、電源線４１から電源線４３への貫通電流
が生じ、また出力信号ｏが不定となってしまう。

【００６６】そこで、図４の回路では、電源線４２の電
源供給が停止した場合に、制御線９１に所定の制御電圧
を印加することにより、カレントミラー増幅回路７１ａ
のＮチャネルＭＯＳトランジスタ４０がオフし、Ｎチャ
ネルＭＯＳトランジスタ２７がオフとなりカレントミラ
ー増幅回路７１ａの動作が停止する。同時に制御線９１
に所定の制御電圧が印加されることにより、Ｐチャネル
ＭＯＳトランジスタ３６がオンとなり、ＰチャネルＭＯ
Ｓトランジスタ３４のゲートに電源線４１の電位が印加
され、ＰチャネルＭＯＳトランジスタ３４がオフするこ
とにより貫通電流を削減できる。また、ＰチャネルＭＯ
Ｓトランジスタ３６がオンすることにより、Ｎチャネル
ＭＯＳトランジスタ２８がオンしてインバータ１１の入
力がグラウンド電圧ＧＮＤレベルに固定され、その結
果、出力信号ｏが高電源電圧ＶＤＤＨレベルに固定され
る。この電源線４２の電源供給が停止した場合に制御線
９１に印加される所定の制御電圧はグラウンド電圧ＧＮ
Ｄレベルであり、制御線９１への信号入力は、電源供給
が停止するのと同時もしくはそれ以前である。次に電源
供給が開始されるのと同時もしくはそれ以降に制御線９
１の制御電圧を高電源電圧ＶＤＤＨレベルに固定する。

【００６７】なお、電源供給の停止が無い場合には、制
御線９１には、ＰチャネルＭＯＳトランジスタ３６がオ
フするとともにＮチャネルＭＯＳトランジスタ４０がオ
ンするための制御電圧が印加されている。この電源供給
の停止が無い場合の制御電圧は、高電源電圧ＶＤＤＨレ
ベルである。また、この場合、ＮチャネルＭＯＳトラン
ジスタ２７のゲートには飽和領域で動作する電圧が印加
されるように抵抗６２，６３の抵抗値を設定している。

【００６８】なお、図１の回路におけるカレントミラー
増幅回路７１は、図４のカレントミラー増幅回路７１ａ
において、制御線９１の入力信号により動作するＮチャ
ネルＭＯＳトランジスタ４０が不要である。

【００６９】この図４の回路では、電源線４２の電源供
給が停止した場合に、制御線９１に所定の制御電圧を印
加することにより、ＰチャネルＭＯＳトランジスタ３６
をオンし、ＰチャネルＭＯＳトランジスタ３４をオフさ
せて貫通電流を削減できる。また、ＰチャネルＭＯＳト
ランジスタ３６がオンすることにより、ＮチャネルＭＯ
Ｓトランジスタ２８をオンし、出力信号ｏを高電源電圧
ＶＤＤＨレベルに固定することができる。

【００７０】つぎに、図５は本発明の第２の実施の形態
におけるレベルシフタ回路の第２の構成例の要部を示す
回路図である（請求項１，５，９，１１に対応）。図５
において、３６は第５のＰチャネルＭＯＳトランジス
タ、９１は制御線であり、その他の図２と対応する部分
には同一符号を付し、説明を省略する。

【００７１】図４の回路が図１の回路に対してＰチャネ
ルＭＯＳトランジスタ３６および出力固定用のＮチャネ
ルＭＯＳトランジスタ２８を設けてあるのと同様に、図
５の回路は、図２の回路に対してＰチャネルＭＯＳトラ
ンジスタ３６および出力固定用のＮチャネルＭＯＳトラ
ンジスタ２８（図４参照）を設けたものである。

【００７２】また、図６は本発明の第２の実施の形態に
おけるレベルシフタ回路の第３の構成例の要部を示す回
路図である（請求項２，６，１０，１１に対応）。図６
において、３６は第６のＰチャネルＭＯＳトランジス
タ、９１は制御線であり、その他の図３と対応する部分
には同一符号を付し、説明を省略する。

【００７３】図４の回路が図１の回路に対してＰチャネ
ルＭＯＳトランジスタ３６および出力固定用のＮチャネ
ルＭＯＳトランジスタ２８を設けてあるのと同様に、図
６の回路は、図３の回路に対してＰチャネルＭＯＳトラ
ンジスタ３６および出力固定用のＮチャネルＭＯＳトラ
ンジスタ２８（図４参照）を設けたものである。

【００７４】図５および図６の回路においても、Ｐチャ
ネルＭＯＳトランジスタ３６および出力固定用のＮチャ
ネルＭＯＳトランジスタ２８（図４参照）を設けたこと
により、図４の回路と同様の効果を得ることができる。

【００７５】〔第３の実施の形態；請求項１２，１４に
対応〕図９は第３の実施の形態における半導体装置のレ
イアウト図である。図９において、１０３，１０４は論
理回路ブロック、１１１はＧＮＤ配線、１１２〜１１５
はそれぞれＧＮＤ以外の異なる電位を供給する電源配
線、１２２は共通電源論理回路ブロック、１３１はレベ
ルシフタ回路ブロックである。

【００７６】共通電源論理回路ブロック１２２は、同じ
電源電圧で動作する複数の論理回路を１まとまりとした
ブロックであり、論理回路ブロック１０３，１０４は共
通電源論理回路ブロック１２２とは異なる電源電圧で動
作する論理回路のブロックである。レベルシフタ回路ブ
ロック１３１には、第１の実施の形態や第２の実施の形
態で説明したレベルシフタ回路が形成されている。本実
施の形態では、同じ電源電圧で動作する複数の論理回路
をまとめて共通電源論理回路ブロック１２２とし、この
共通電源論理回路ブロック１２２の周囲に、レベルシフ
タ回路ブロック１３１を挟んで論理回路ブロック１０
３，１０４等を配置している。

【００７７】それぞれのレベルシフタ回路ブロック１３
１は、共通電源論理回路ブロック１２２とそれぞれの論
理回路ブロック１０３，１０４等との間の信号振幅を変
換するものである。例えば、共通電源論理回路ブロック
１２２はＧＮＤ配線１１１および電源配線１１２により
供給される電圧により動作する回路であり、論理回路ブ
ロック１０３はＧＮＤ配線１１１および電源配線１１３
により供給される電圧により動作する回路であるため、
共通電源論理回路ブロック１２２と論理回路ブロック１
０３との間のレベルシフタ回路ブロック１３１には、Ｇ
ＮＤ配線１１１の他に電源配線１１２と電源配線１１３
とが配置されている。同様に、論理回路ブロック１０４
はＧＮＤ配線１１１および電源配線１１４により供給さ
れる電圧により動作する回路であるため、共通電源論理
回路ブロック１２２と論理回路ブロック１０３との間の
レベルシフタ回路ブロック１３１には、ＧＮＤ配線１１
１の他に電源配線１１２と電源配線１１４とが配置され
ている。

【００７８】また、図１０は、図４，図５，図６の第２
の実施の形態のレベルシフタ回路を用いた場合に、電源
供給停止時の制御線９１をレベルシフタ回路ブロック１
３１内に配置したことを示すレイアウト図である。

【００７９】本実施の形態によれば、同じ電源電圧で動
作する複数の論理回路を共通電源論理回路ブロック１２
２としてまとめ、その周囲に、各レベルシフタ回路ブロ
ック１３１を挟んで各論理回路ブロック１０３，１０４
等を配置することにより、複数の電源配線が的確に配置
され、電源配線の引回しによるレイアウト面積の増加を
回避することができる。

【００８０】なお、第３の実施の形態におけるレイアウ
トは、従来のレベルシフタ回路を用いた半導体装置にも
適用でき、それによる同様の効果を得ることができる。

【００８１】〔第４の実施の形態；請求項１３，１５に
対応〕図１１は第４の実施の形態における半導体装置の
レイアウト図である。図１１において、２０１，２０
２，２０３は異なる電源電圧で動作する論理回路ブロッ
ク２０４と論理回路ブロック２０５との間の配線であ
り、それぞれの配線２０１，２０２，２０３は、例えば
図１１（ｂ）に示すように、レベルシフタ回路のインバ
ータ１と２の出力信号線で構成される。

【００８２】本実施の形態は、第３の実施の形態のよう
に共通電源論理回路ブロック１２２およびレベルシフタ
回路ブロック１３１を設けずに、２つの論理回路ブロッ
ク２０４，２０５内にレベルシフタ回路を分割して組み
込んだものである。一方の論理回路ブロック２０４には
レベルシフタ回路のインバータ１，２を配置し、他方の
論理回路ブロック２０５にはインバータ１，２以外のレ
ベルシフタ回路の構成要素を配置し、インバータ１，２
の出力信号線が例えばブロック間の配線２０１となって
いる。なお、本実施の形態では、図４〜図６で示される
第２の実施の形態におけるレベルシフタ回路を用いてお
り、図１１では制御線９１が論理回路ブロック２０５内
に配置されることが示されている。

【００８３】本実施の形態によれば、電源配線の引き回
しが無く、レイアウト面積を小さくできる。ただし、論
理回路ブロック２０５に差動信号（インバータ１，２の
出力信号）を入力するタイミングが同一であることが求
められるためにブロック２０４，２０５間の配線距離が
短く、お互いの端子配置が明確である必要がある。これ
らの条件を満たした場合には最も効率が良い配置配線と
なる。

【００８４】なお、論理回路ブロック２０４には、レベ
ルシフタ回路の入力信号ｉを出力する第１の信号処理回
路が複数設けられ、論理回路ブロック２０５には、レベ
ルシフタ回路の出力信号ｏを入力する第２の信号処理回
路が複数設けられており、それぞれの第１の信号処理回
路とそれと対応する第２の信号処理回路との間にレベル
シフタ回路が設けられている。したがって、ここでは配
線２０１，２０２，２０３が３組あるということは、そ
れに対応する第１の信号処理回路，第２の信号処理回路
およびレベルシフタ回路がそれぞれ３個ずつ配置されて
いることを示している。

【００８５】また、図９，図１０に示される第３の実施
の形態でも同様に、共通電源論理回路ブロック１２２お
よび論理回路ブロック１０３には複数の第１および第２
の信号処理回路が設けられ、レベルシフタ回路ブロック
１３１には複数のレベルシフタ回路が設けられている。

【００８６】なお、第４の実施の形態におけるレイアウ
トは、第１の実施の形態におけるレベルシフタ回路を用
いた半導体装置にも適用できるし、従来のレベルシフタ
回路を用いた半導体装置にも適用でき、それによる同様
の効果を得ることができる。図１２に、図１３に示す従
来のレベルシフタ回路を用いた半導体装置に本実施の形
態のレイアウトを適用した例を示しておく。図１２にお
いて、図１１および図１３と対応する部分には同一符号
を付している。

【００８７】

【発明の効果】以上のように本発明によれば、第３のＰ
チャネルＭＯＳトランジスタと制御回路を設け、制御回
路が出力側の第３の電源電位の変化に応じて第３のＰチ
ャネルＭＯＳトランジスタのゲート電位を制御すること
により、第３の電源電位を上げた場合でも、動作速度の
低下と貫通電流の増加を抑えることができる。

【００８８】また、本発明によれば、第３のＰチャネル
ＭＯＳトランジスタと制御回路を設け、制御回路が入力
側の第２の電源電位の変化に応じて第３のＰチャネルＭ
ＯＳトランジスタのゲート電位を制御することにより、
第２の電源電位を低下させた場合でも、動作速度の低下
と貫通電流の増加を抑えることができる。

【００８９】さらに、ソースを第３の電源電位に接続し
ドレインを第３のＰチャネルＭＯＳトランジスタのゲー
トに接続したＰチャネルＭＯＳトランジスタを設け、こ
のトランジスタを第２の電源電位の供給を停止した場合
にオンにすることにより、第３のＰチャネルＭＯＳトラ
ンジスタがオフとなり貫通電流を削減できる。

【００９０】さらに、出力固定用のＮチャネルＭＯＳト
ランジスタを設け、第２の電源電位の供給が停止した場
合に、出力固定用のＮチャネルＭＯＳトランジスタをオ
ンさせて出力信号を固定することができる。

【００９１】また、本発明によれば、同じ電源電圧で動
作する複数の論理回路をまとめて共通電源論理回路ブロ
ックとして配置し、共通電源論理回路ブロックの周囲
に、レベルシフタ回路を形成したレベルシフタ回路ブロ
ックを挟んで、共通電源論理回路ブロックと異なる電源
電圧で動作する論理回路ブロックを配置することによ
り、複数の電源配線を的確に配置し、電源配線の引回し
によるレイアウト面積の増加を抑制することが可能とな
る。

【００９２】また、本発明によれば、異なる電源電圧で
動作する２つの論理回路ブロック間の配線が、レベルシ
フタ回路の入力信号の非反転信号および反転信号の信号
線となるように、レベルシフタ回路を２つの論理回路ブ
ロック内に分割して配置してすることにより、電源線の
引き回しが無く、レイアウト面積を小さくできる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるレベルシフ
タ回路の第１の構成例を示す図である。

【図２】本発明の第１の実施の形態におけるレベルシフ
タ回路の第２の構成例を示す図である。

【図３】本発明の第１の実施の形態におけるレベルシフ
タ回路の第３の構成例を示す図である。

【図４】本発明の第２の実施の形態におけるレベルシフ
タ回路の第１の構成例を示す図である。

【図５】本発明の第２の実施の形態におけるレベルシフ
タ回路の第２の構成例の要部を示す図である。

【図６】本発明の第２の実施の形態におけるレベルシフ
タ回路の第３の構成例の要部を示す図である。

【図７】本発明の第１の実施の形態において電源の電位
を変化させる場合の構成例を示す図である。

【図８】図７における電源電圧変換回路の回路例を示す
図である。

【図９】本発明の第３の実施の形態における半導体装置
のレイアウト図である。

【図１０】本発明の第３の実施の形態における半導体装
置のレイアウト図である。

【図１１】本発明の第４の実施の形態における半導体装
置のレイアウト図である。

【図１２】本発明の第４の実施の形態を従来のレベルシ
フタ回路を用いた半導体装置に適用したレイアウト図で
ある。

【図１３】従来のレベルシフタ回路の回路図である。

【符号の説明】

１，２，１１ インバータ ２１〜２８，４０ ＮチャネルＭＯＳトランジスタ ３１〜３９ ＰチャネルＭＯＳトランジスタ ４１，４２，４３ 電源 ５１ 参照電圧端子 ５２，５３ ゲート端子 ６１，６２，６３ 抵抗， ７１，７１ａ カレントミラー増幅回路 ８１，８２，８３ 制御回路 ９１ 制御線 １０１，１０３，１０４，２０４，２０５ 論理回路ブ
ロック １１１ ＧＮＤ配線 １１２，１１３，１１４，１１５ 電源配線 １２２ 共通電源論理回路ブロック １３１ レベルシフタ回路ブロック ２０１，２０２，２０３ ブロック間の配線

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１の電源電位と前記第１の電源電位よ
   り高い第２の電源電位との差を振幅とする入力信号を、
   前記第１の電源電位と前記第２の電源電位より高い第３
   の電源電位との差を振幅とする出力信号に変換するレベ
   ルシフタ回路であって、 ゲートに前記入力信号の非反転信号を入力し、ソースを
   前記第１の電源電位に接続した第１のＮチャネルＭＯＳ
   トランジスタと、 ゲートに前記入力信号の反転信号を入力し、ソースを前
   記第１の電源電位に接続した第２のＮチャネルＭＯＳト
   ランジスタと、 ゲートを前記第２のＮチャネルＭＯＳトランジスタのド
   レインに接続し、ドレインを前記第１のＮチャネルＭＯ
   Ｓトランジスタのドレインに接続した第１のＰチャネル
   ＭＯＳトランジスタと、 ゲートを前記第１のＮチャネルＭＯＳトランジスタのド
   レインに接続し、ドレインを前記第２のＮチャネルＭＯ
   Ｓトランジスタのドレインを接続した第２のＰチャネル
   ＭＯＳトランジスタと、 ソースを前記第３の電源電位に接続し、ドレインを前記
   第１と第２のＰチャネルＭＯＳトランジスタのソースに
   接続した第３のＰチャネルＭＯＳトランジスタと、 前記第１のＰチャネルＭＯＳトランジスタのドレイン電
   位を反転させて前記出力信号として取り出すインバータ
   と、 前記第３のＰチャネルＭＯＳトランジスタのゲート電位
   を前記第３の電源電位の変化に応じて制御する制御回路
   とを設けたことを特徴とするレベルシフタ回路。
2. 【請求項２】 第１の電源電位と前記第１の電源電位よ
   り高い第２の電源電位との差を振幅とする入力信号を、
   前記第１の電源電位と前記第２の電源電位より高い第３
   の電源電位との差を振幅とする出力信号に変換するレベ
   ルシフタ回路であって、 ゲートに前記入力信号の非反転信号を入力し、ソースを
   前記第１の電源電位に接続した第１のＮチャネルＭＯＳ
   トランジスタと、 ゲートに前記入力信号の反転信号を入力し、ソースを前
   記第１の電源電位に接続した第２のＮチャネルＭＯＳト
   ランジスタと、 ゲートを前記第２のＮチャネルＭＯＳトランジスタのド
   レインに接続し、ドレインを前記第１のＮチャネルＭＯ
   Ｓトランジスタのドレインに接続した第１のＰチャネル
   ＭＯＳトランジスタと、 ゲートを前記第１のＮチャネルＭＯＳトランジスタのド
   レインに接続し、ドレインを前記第２のＮチャネルＭＯ
   Ｓトランジスタのドレインを接続した第２のＰチャネル
   ＭＯＳトランジスタと、 ソースを前記第３の電源電位に接続し、ドレインを前記
   第１と第２のＰチャネルＭＯＳトランジスタのソースに
   接続した第３のＰチャネルＭＯＳトランジスタと、 前記第１のＰチャネルＭＯＳトランジスタのドレイン電
   位を反転させて前記出力信号として取り出すインバータ
   と、 前記第３のＰチャネルＭＯＳトランジスタのゲート電位
   を前記第２の電源電位の変化に応じて制御する制御回路
   とを設けたことを特徴とするレベルシフタ回路。
3. 【請求項３】 第３の電源電位を第２の電源電位より低
   い電位とし、前記第２の電源電位を第１の電源電位より
   低い電位とし、ＮチャネルＭＯＳトランジスタに代えて
   ＰチャネルＭＯＳトランジスタを用い、ＰチャネルＭＯ
   Ｓトランジスタに代えてＮチャネルＭＯＳトランジスタ
   を用いた請求項１または２記載のレベルシフタ回路。
4. 【請求項４】 制御回路は、 ソースを第３の電源電位に接続した第４のＰチャネルＭ
   ＯＳトランジスタと、 前記第４のＰチャネルＭＯＳトランジスタのドレインと
   第１の電源電位との間に接続した抵抗と、 プラス側入力端に前記第４のＰチャネルＭＯＳトランジ
   スタのドレインを接続し、マイナス側入力端に参照電圧
   を接続し、出力端を前記第４のＰチャネルＭＯＳトラン
   ジスタのゲートに接続したカレントミラー増幅回路とか
   らなり、 前記第４のＰチャネルＭＯＳトランジスタのゲートを第
   ３のＰチャネルＭＯＳトランジスタのゲートに接続した
   ことを特徴とする請求項１記載のレベルシフタ回路。
5. 【請求項５】 制御回路は、 ソースを第３の電源電位に接続しドレインおよびゲート
   間を接続した第４のＰチャネルＭＯＳトランジスタと、 ドレインを前記第４のＰチャネルＭＯＳトランジスタの
   ドレインに接続し、ソースを第１の電源電位に接続し、
   ゲートに飽和領域で動作する電圧を印加するようにした
   第３のＮチャネルＭＯＳトランジスタとからなり、 前記第４のＰチャネルＭＯＳトランジスタのゲートを第
   ３のＰチャネルＭＯＳトランジスタのゲートに接続した
   ことを特徴とする請求項１記載のレベルシフタ回路。
6. 【請求項６】 制御回路は、 ソースを第２の電源電位に接続しドレインおよびゲート
   間を接続した第４のＰチャネルＭＯＳトランジスタと、 ドレインを前記第４のＰチャネルＭＯＳトランジスタの
   ドレインに接続し、ソースを第１の電源電位に接続し、
   ゲートに飽和領域で動作する電圧を印加するようにした
   第３のＮチャネルＭＯＳトランジスタと、 ソースを第３の電源電位に接続しゲートを前記第４のＰ
   チャネルＭＯＳトランジスタのゲートに接続した第５の
   ＰチャネルＭＯＳトランジスタと、 ドレインを前記第５のＰチャネルＭＯＳトランジスタの
   ドレインに接続し、ソースを前記第１の電源電位に接続
   し、ゲートに飽和領域で動作する電圧を印加するように
   した第４のＮチャネルＭＯＳトランジスタとからなり、 前記第５のＰチャネルＭＯＳトランジスタのドレインを
   第３のＰチャネルＭＯＳトランジスタのゲートに接続し
   たことを特徴とする請求項２記載のレベルシフタ回路。
7. 【請求項７】 ソースを第３の電源電位に接続しドレイ
   ンを第３のＰチャネルＭＯＳトランジスタのゲートに接
   続した第５のＰチャネルＭＯＳトランジスタを設け、第
   ２の電源電位の供給を停止する際に前記第５のＰチャネ
   ルＭＯＳトランジスタをオンにするとともにカレントミ
   ラー増幅回路の動作を停止させるようにしたことを特徴
   とする請求項４記載のレベルシフタ回路。
8. 【請求項８】 カレントミラー増幅回路は、 ソースを前記第３の電源電位に接続し、ゲートおよびド
   レイン間を接続した第６のＰチャネルＭＯＳトランジス
   タと、 ソースを前記第３の電源電位に接続し、ゲートを前記第
   ６のＰチャネルＭＯＳトランジスタのゲートに接続し、
   ドレインを前記カレントミラー増幅回路の出力端とした
   第７のＰチャネルＭＯＳトランジスタと、 ドレインを前記第６のＰチャネルＭＯＳトランジスタの
   ドレインに接続し、ゲートを前記カレントミラー増幅回
   路のプラス側入力端とした第３のＮチャネルＭＯＳトラ
   ンジスタと、 ドレインを前記第７のＰチャネルＭＯＳトランジスタの
   ドレインに接続し、ゲートを前記カレントミラー増幅回
   路のマイナス側入力端とした第４のＮチャネルＭＯＳト
   ランジスタと、 ドレインを前記第３および第４のＮチャネルＭＯＳトラ
   ンジスタのソースに接続し、ソースを第１の電源電位に
   接続した第５のＮチャネルＭＯＳトランジスタと、 ドレインを前記第３の電源電位に接続した第６のＮチャ
   ネルＭＯＳトランジスタと、 前記第６のＮチャネルＭＯＳトランジスタのソースと前
   記第１の電源電位との間に接続され前記第５のＮチャネ
   ルＭＯＳトランジスタのゲートに飽和領域で動作する電
   圧を印加するための分圧用の抵抗とからなり、 第２の電源電位の供給を停止する際に前記第６のＮチャ
   ネルＭＯＳトランジスタをオフにして前記カレントミラ
   ー増幅回路の動作を停止させるようにしたことを特徴と
   する請求項７記載のレベルシフタ回路。
9. 【請求項９】 ソースを第３の電源電位に接続しドレイ
   ンを第３のＰチャネルＭＯＳトランジスタのゲートに接
   続した第５のＰチャネルＭＯＳトランジスタを設け、第
   ２の電源電位の供給を停止する際に前記第５のＰチャネ
   ルＭＯＳトランジスタをオンにすることを特徴とする請
   求項５記載のレベルシフタ回路。
10. 【請求項１０】 ソースを第３の電源電位に接続しドレ
    インを第３のＰチャネルＭＯＳトランジスタのゲートに
    接続した第６のＰチャネルＭＯＳトランジスタを設け、
    第２の電源電位の供給を停止する際に前記第６のＰチャ
    ネルＭＯＳトランジスタをオンにすることを特徴とする
    請求項６記載のレベルシフタ回路。
11. 【請求項１１】 ソースを第１の電源電位に接続し、ド
    レインを第１のＰチャネルＭＯＳトランジスタのドレイ
    ンに接続し、ゲートを第３のＰチャネルＭＯＳトランジ
    スタのゲートに接続した出力固定用のＮチャネルＭＯＳ
    トランジスタを設けたことを特徴とする請求項７，８，
    ９または１０記載のレベルシフタ回路。
12. 【請求項１２】 同じ電源電圧で動作する複数の論理回
    路をまとめて共通電源論理回路ブロックとして配置し、
    前記共通電源論理回路ブロックの周囲に、請求項１，
    ２，３，４，５，６，７，８，９，１０または１１記載
    のレベルシフタ回路を形成したレベルシフタ回路ブロッ
    クを挟んで、前記共通電源論理回路ブロックと異なる電
    源電圧で動作する論理回路ブロックを配置した半導体装
    置。
13. 【請求項１３】 異なる電源電圧で動作する２つの論理
    回路ブロック間の配線が、請求項１，２，３，４，５，
    ６，７，８，９，１０または１１記載のレベルシフタ回
    路の入力信号の非反転信号および反転信号の信号線とな
    るように、前記レベルシフタ回路を前記２つの論理回路
    ブロック内に分割して配置した半導体装置。
14. 【請求項１４】 同じ電源電圧で動作する複数の論理回
    路をまとめて共通電源論理回路ブロックとして配置し、
    前記共通電源論理回路ブロックの周囲に、レベルシフタ
    回路を形成したレベルシフタ回路ブロックを挟んで、前
    記共通電源論理回路ブロックと異なる電源電圧で動作す
    る論理回路ブロックを配置した半導体装置。
15. 【請求項１５】 異なる電源電圧で動作する２つの論理
    回路ブロック間の配線が、レベルシフタ回路の入力信号
    の非反転信号および反転信号の信号線となるように、前
    記レベルシフタ回路を前記２つの論理回路ブロック内に
    分割して配置した半導体装置。