JP2005354207A - レベルシフタ、レベル変換回路及び半導体集積回路 - Google Patents
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Abstract
【解決手段】
本発明は、レベルシフタ内のたすきがけ接続されたP型トランジスタの2つのドレイン端子両方に対し、内部電源OFF時のリセット用になり得るN型トランジスタを接続する。なおかつ実際にリセット動作を行うN型トランジスタのゲートは内部電源レベルのセンス回路により駆動し、リセット動作に使用しないN型トランジスタのゲートはGNDに接続し、両者の接続先はその設定状態に応じて最小の配線変更で適宜交換できるようにしておく。
【選択図】 図5
Description
VDD2は2.5V電圧のLSI内部電源領域、VDD3は3.3VのLSI外部電源領域、D_Inはデータ入力端子、D_Enはイネーブル制御入力端子、D_Outは外部へのデータ出力端子を示す。なお、外部電源VDD3の電圧は、内部電源VDD2の電圧より高くなっている。
レベルシフタ(LS)11、レベルシフタ(LS)12は同一の回路構成を有し、後述の図2に示されている2.5V電源領域のHigh/Low信号をシフトして、3.3V領域の信号にレベル変換してトライステートバッファ13の入力へ供給する。
トライステートバッファ13はその入力信号により、High/Low/ハイインピーダンスのいずれかの出力状態に制御される。
図2に示されるようにレベルシフタ(LS)は、インバータ21、フリップフロップ部22、バッファ24を備えている。
インバータ21は、レベルシフタ(LS)の入力端子Inに接続され、内部電源VDD2から電圧VDD2が印加されている。インバータ21は、電源VDD2と接地の間に直列に接続されたP型トランジスタとN型トランジスタを有しており、レベルシフタ(LS)の入力端子Inの信号を反転する。
フリップフロップ部22は、入力端子Inに接続されたフリップフロップ部22を備えている。フリップフロップ部22には外部電源VDD3から電圧VDD3が印加されている。なお、外部電源VDD3の電圧は、内部電源VDD2の電圧より高くなっている。フリップフロップ部22は、P型トランジスタ201及びP型トランジスタ202とを備えている。P型トランジスタ201及びP型トランジスタ202のソースは、電源VDD3に接続され、ゲートはたすきがけ接続されている。P型トランジスタ201のドレインと接地の間には、N型トランジスタ203が設けられている。N型トランジスタ203のドレインは接続点207と、ソースはGNDと、ゲートは入力端子Inと接続されている。P型トランジスタ202のドレインと接地の間には、N型トランジスタ205が設けられている。N型トランジスタ205のドレインは接続点208と、ソースはGNDと、ゲートはインバータ21の出力端子と接続されている。
バッファ24は、2段のインバータを備え、フリップフロップ部22の出力端子及び出力端子Outに接続されており、外部電源VDD3から電圧VDD3が印加されている。
図3のレベルシフタ(LS)は、インバータ31、フリップフロップ部32、インバータ33、バッファ34を備えている。
インバータ31は、レベルシフタ(LS)の入力端子Inに接続され、内部電源VDD2から電圧VDD2が印加されている。インバータ31は、電源VDD2と接地の間に直列に接続されたP型トランジスタとN型トランジスタを有しており、レベルシフタ(LS)の入力端子Inの信号を反転する。なお、外部電源VDD3の電圧は、内部電源VDD2の電圧より高くなっている。
フリップフロップ部32は、入力端子Inに接続されたフリップフロップを備えている。フリップフロップ部32には外部電源VDD3から電圧VDD3が印加されている。フリップフロップ部32は、P型トランジスタ301及びP型トランジスタ302とを備えている。P型トランジスタ301及びP型トランジスタ302のソースは、電源VDD3に接続され、ゲートはたすきがけ接続されている。P型トランジスタ301のドレインと接地の間には、N型トランジスタ303が設けられている。N型トランジスタ303のドレインは接続点307と、ソースはGNDと、ゲートは入力端子Inと接続されている。P型トランジスタ302のドレインと接地の間には、N型トランジスタ305及びN型トランジスタ306が設けられている。N型トランジスタ305のドレインは接続点308と、ソースはGNDと、ゲートはインバータ31の出力端子と接続されている。N型トランジスタ306のドレインは接続点308と、ソースはGNDと、ゲートはインバータ33の出力端子と接続されている。
インバータ33には、外部電源VDD3から電圧VDD3が印加されており、電圧VDD2のレベルをセンスする。
図3のインバータ33の詳細を図4に示す。図4は内部電源VDD2のレベルを検知して、レベルシフタ(LS)をリセットするN型トランジスタをON/OFF制御するインバータで、それ自身がレベルシフタ(LS)とヒステリシス特性を備える。
バッファ34は、2段のインバータを備え、フリップフロップ部32の出力端子及び出力端子Outに接続されており、外部電源VDD3から電圧VDD3が印加されている。
本発明の他の目的は、通常電源供給時の各バッファの電気的機能、特性はもとより、その大きさ、バッファ外形も全く同じでありながら、内部電源OFF時には各外部端子を異なる状態に固定することが可能なレベルシフタ(LS)を提供することである。
本発明の他の目的は、LSI設計者がそのフロアプラン検討において制約されることなく端子配置が可能であるレベルシフタ(LS)を提供することである。
本発明の他の目的は、電源異常時には端子毎に予め意図した状態になるように設定することが可能であるレベルシフタ(LS)を提供することである。
本発明の他の目的は、電源投入時又は集積回路内部の低電圧電源供給がOFFになった場合に、外部からの制御信号に依存することなく、内部集積回路の配線接続の設定により、その出力端子の状態を適宜High、Low又はハイインピーダンスに固定できることを特徴とするレベルシフタ(LS)を提供することである。
本発明の他の目的は、1チップ上で各出力端子をHigh、Low又はハイインピーダンスの3つの内いずれかの状態を個別に設定し、異なる設定の端子を混在させることのできるレベルシフタ(LS)を提供することである。
本発明の他の目的は、トランジスタの寄生容量やリーク電流をバランスさせることが可能であるレベルシフタ(LS)を提供することである。
フリップフロップ部(52)は、第1と第2のFET(501)(502)を有し、第1と第2のFET(501)(502)のゲートがたすきがけ接続されたたすきがけ回路と、第2のFET(502)のゲートをトリガするように並列に設けられ、第1信号と第2信号がそれぞれ供給される第1トリガ用FET(503)と第2トリガ用FET(504)と、第1のFET(501)のゲートをトリガするように並列に設けられ、第3信号と第4信号がそれぞれ供給される第3トリガ用FET(505)と第4トリガ用FET(506)とを具備する。
第1電源がオンのとき、第2信号と第4信号は第2と第4のFET(504)(506)をトリガしない。第3信号は第1信号の反転信号であり、出力信号に対応するレベルシフト出力信号を出力する。
第2インバータ(53)は、第1電源がオンしているとき、低レベルの第2信号を出力し、第1電源がオフしているとき、高レベルの第2信号を出力し、第4のFET(506)のゲートは接地されている。
第1から第4のFET(603)(604)(605)(606)はNチャンネルMOSFETである。
第2インバータ(63)は、第1電源がオンしているとき、低レベルの第4信号を出力し、第1電源がオフしているとき、高レベルの第4信号を出力し、第2のFET(604)のゲートは接地されている。
第1レベルシフタ(71)は、データ信号を第1信号として入力し、レベルシフト出力信号をバッファデータ入力信号として出力し、第2レベルシフタ(72)は、イネーブル信号を第1信号として入力し、レベルシフト出力信号をバッファイネーブル信号として出力する。
トライステートバッファ(73)は、第1電源がオフのとき、低レベルに固定される。
第1レベルシフタ(81)は、データ信号を第1信号として入力し、レベルシフト出力信号をバッファデータ入力信号として出力し、第2レベルシフタ(82)は、イネーブル信号を第1信号として入力し、レベルシフト出力信号をバッファイネーブル信号として出力する。
トライステートバッファ(83)は、第1電源がオフのとき、ハイインピーダンス(Hi−Z)に固定される。
前記当該レベル変換回路の出力信号は、前記第1電源がオフのとき、高レベルに固定される。
図5は本発明の第1の実施形態に係わるレベルシフタ(LS)の回路図である。図5を参照して、レベルシフタ(LS)は、インバータ51、フリップフロップ部52、インバータ53、バッファ54を備えている。
インバータ51は、レベルシフタ(LS_H)の入力端子Inに接続され、内部電源VDD2から電圧VDD2が印加されている。インバータ51は、電源VDD2と接地の間に直列に接続されたP型トランジスタとN型トランジスタを有しており、レベルシフタ(LS_H)の入力端子Inの信号を反転する。
フリップフロップ部52は、入力端子Inに接続されたフリップフロップを備えている。フリップフロップ部52には外部電源VDD3から電圧VDD3が印加されている。なお、外部電源VDD3の電圧は、内部電源VDD2の電圧より高くなっている。フリップフロップ部52は、P型トランジスタ501及びP型トランジスタ502とを備えている。P型トランジスタ501及びP型トランジスタ502のソースは、電源VDD3に接続され、ゲートはたすきがけ接続されている。P型トランジスタ501のドレインと接地の間には、N型トランジスタ503と504が並列に設けられている。N型トランジスタ503のゲートは入力端子Inと接続され、N型トランジスタ504のゲートはインバータ53の出力端子と接続されている。P型トランジスタ502のドレインと接地の間には、N型トランジスタ505と506が並列に設けられている。N型トランジスタ505のゲートはインバータ51の出力端子と接続され、N型トランジスタ506のゲートはGNDに直接接続されている。接続点507、接続点508に接続されているトランジスタ数は次段バッファ54の入力ゲート部分を除いて同じであり、更に内部電源VDD2から電圧VDD2が供給されて通常のレベルシフタ(LS)として動作している場合はN型トランジスタ504、N型トランジスタ506は両方ともOFF状態で、AC特性(寄生容量等)、DC特性(リーク電流等)ともに同等にバランスしている。また次段バッファの入力容量は他のドレイン容量に比べて微少であり、必要に応じて接続点507側へのダミーゲートを接続するなどの対策で容易にバランスさせることが可能である。
インバータ53には、外部電源VDD3から電圧VDD3が印加されており、電圧VDD2のレベルをセンスする。
バッファ54は、2段のインバータを備え、フリップフロップ部52の出力端子及び出力端子Outに接続されており、外部電源VDD3から電圧VDD3が印加されている。
N型トランジスタ503はONになるため、接続点507の信号レベルはLowになる。よって、P型トランジスタ502のゲートの信号レベルはLowとなり、P型トランジスタ502はONになる。同時に、接続点508の信号レベルはHighとなり、P型トランジスタ501のゲートの信号レベルがHighとなるため、P型トランジスタ501はOFFになる。N型トランジスタ505、N型トランジスタ506はどちらもOFFであり、接続点508の信号レベルはHighであるため、出力バッファ54を介してレベルシフタ(LS_H)の出力端子OutのレベルはHighになる。
N型トランジスタ503はOFFになり、N型トランジスタ504はOFFであるため、接続点507の信号レベルはHighになる。よって、フリップフロップ回路を構成するP型トランジスタ502のゲートの信号レベルはHighとなり、P型トランジスタ502はOFFになる。ここで、N型トランジスタ505はONであり、N型トランジスタ506はOFFであるため、接続点508の信号レベルはLowとなり、出力バッファ54を介してレベルシフタ(LS_H)の出力端子OutのレベルはLowになる。
N型トランジスタ503はOFFになるが、N型トランジスタ504がONとなるため、フリップフロップ回路を構成するP型トランジスタ502のゲートの信号レベルはLowとなり、P型トランジスタ502はONになる。同時に、接続点508の信号レベルはHighとなり、P型トランジスタ501のゲートの信号レベルがHighとなるため、P型トランジスタ501はOFFになる。N型トランジスタ505及びN型トランジスタ506はOFFであり、接続点508の信号レベルはHighであるため、出力バッファ54を介してレベルシフタ(LS_H)の出力端子OutのレベルはHighに固定される。
インバータ61は、レベルシフタ(LS_H)の入力端子Inに接続され、内部電源VDD2から電圧VDD2が印加されている。インバータ61は、電源VDD2と接地の間に直列に接続されたP型トランジスタとN型トランジスタを有しており、レベルシフタ(LS_H)の入力端子Inの信号を反転する。
フリップフロップ部62は、入力端子Inに接続されたフリップフロップを備えている。フリップフロップ部62には外部電源VDD3から電圧VDD3が印加されている。なお、外部電源VDD3の電圧は、内部電源VDD2の電圧より高くなっている。フリップフロップ部62は、P型トランジスタ601及びP型トランジスタ602とを備えている。P型トランジスタ601及びP型トランジスタ602のソースは、電源VDD3に接続され、ゲートはたすきがけ接続されている。P型トランジスタ601のドレインと接地の間には、N型トランジスタ603と604が並列に設けられている。N型トランジスタ603のゲートは入力端子Inと接続され、N型トランジスタ604のゲートはGNDに直接接続されている。また、P型トランジスタ602のドレインと接地の間には、N型トランジスタ605と606が並列に設けられている。N型トランジスタ605のゲートはインバータ61の出力端子と接続され、N型トランジスタ606のゲートはインバータ63の出力端子と接続されている。
インバータ63には、外部電源VDD3から電圧VDD3が印加されており、内部電源VDD2のレベルをセンスする。
バッファ64は、2段のインバータを備え、フリップフロップ部62の出力及び出力端子Outに接続されており、外部電源VDD3から電圧VDD3が印加されている。
N型トランジスタ603はONになるため、P型トランジスタ601のドレイン側にある接続点607の信号レベルはLowになる。よって、P型トランジスタ602のゲートの信号レベルはLowとなり、P型トランジスタ602はONになる。同時に、P型トランジスタ602のドレイン側にある接続点608の信号レベルはHighとなり、P型トランジスタ601のゲートの信号レベルがHighとなるため、P型トランジスタ601はOFFになる。N型トランジスタ605、N型トランジスタ606はどちらもOFFであり、接続点608の信号レベルはHighであるため、出力バッファ64を介してレベルシフタ(LS_L)の出力端子OutのレベルはHighになる。
N型トランジスタ603とN型トランジスタ604はどちらもOFFであるため、接続点607の信号レベルはHighになる。よって、P型トランジスタ602のゲートの信号レベルはHighとなり、P型トランジスタ602はOFFになる。ここで、N型トランジスタ605はONであり、N型トランジスタ606はOFFであるため、接続点608の信号レベルはLowとなり、出力バッファ64を介してレベルシフタ(LS_L)の出力端子OutのレベルはLowになる。
また、入力がVDD2に接続されたインバータ63の出力はHighになり、N型トランジスタ606がONになるため、接続点608は同トランジスタでGNDにクランプされLowになる。たすきがけ接続のP型トランジスタ601、P型トランジスタ602の作用で接続点607はHighになる。接続点608の信号レベルがLowであるため、出力バッファ64を介してレベルシフタ(LS_L)の出力端子OutのレベルはLowに固定される。
逆に、図6のレベルシフタ(LS_L)おいて、N型トランジスタ604のゲートにインバータ53の出力を接続し、N型トランジスタ606のゲートをGNDに直接接続すれば図5のレベルシフタ(LS_H)になる。
このようにブロック内の構成要素を変えることなく一部の配線接続のみを変更するだけで、レベルシフタ(LS_H)をレベルシフタ(LS_L)に変更したり、レベルシフタ(LS_L)をレベルシフタ(LS_H)に変更したりすることができる。
図7Aの、入力端子D_Inにつながるレベルシフタ(LS)71は内部電源VDD2が絶たれた状態(OFFの場合)に出力信号レベルがLowになるレベルシフタ(LS_L)が使用される。入力端子D_Enにつながるレベルシフタ(LS)72には内部電源VDD2がOFFの場合に出力信号レベルがHighになるレベルシフタ(LS_H)が接続されている。図7Bに示すように、電源VDD2及びVDD3が正常に電源供給されている状態(ONの場合)では、そのHigh/Lowレベルを正しく伝達し、入力端子D_In、入力端子D_Enに対応する出力端子D_Outの論理動作は通常のトライステートバッファの真理値表と同じになる。
すなわち、D_In、D_Enの入力信号レベルが共にLow(0)であるとき又はD_Inの入力信号レベルがHigh(1)、D_Enの入力信号レベルがLow(0)であるときはトライステートバッファの出力信号レベルはハイインピーダンス(Hi−Z)になる。D_Inの入力信号レベルがLow(0)、D_Enの入力信号レベルがHigh(1)であるときはトライステートバッファの出力信号レベルはLow(0)になる。D_In、D_Enの入力信号レベルが共にHigh(1)であるときはトライステートバッファの出力信号レベルはHigh(1)になる。
ここで内部電源VDD2のみがOFFになると、各シフトレジスタの出力はそのブロック・タイプによりHigh又はLowに固定され、入力端子D_In、入力端子D_Enの信号状態に関係なくトライステートバッファ73の出力端子D_OutはLow(0)になる。
図8Aの、入力端子D_Inにつながるレベルシフタ(LS)81は内部電源VDD2がOFFの場合に出力信号レベルがLowになるレベルシフタ(LS_L)が使用される。入力端子D_Enにつながるレベルシフタ(LS)82にも同じくレベルシフタ(LS_L)が使用されている。図8Bに示すように、電源VDD2及びVDD3がONの場合、図7Bと同じように入力D_In、D_Enに対応する出力D_Outの論理動作は通常のトライステートバッファの真理値表と同じになる。
すなわち、D_In、D_Enの入力信号レベルが共にLow(0)であるとき又はD_Inの入力信号レベルがHigh(1)、D_Enの入力信号レベルがLow(0)であるときはトライステートバッファの出力信号レベルはハイインピーダンス(Hi−Z)になる。D_Inの入力信号レベルがLow(0)、D_Enの入力信号レベルがHigh(1)であるときはトライステートバッファの出力信号レベルはLow(0)になる。D_In、D_Enの入力信号レベルが共にHigh(1)であるときはトライステートバッファの出力信号レベルはHigh(1)になる。
ここで内部電源VDD2のみがOFFになると、使われているのは2つともレベルシフタ(LS_L)であるため同出力信号レベルはLowに固定され、入力端子D_In、入力端子D_Enの信号状態に関係なくトライステートバッファ83の出力D_Outはハイインピーダンス(Hi−Z)になる。
入力端子D_In、入力端子D_Enの信号はNAND901、NOR902、インバータ903で処理され、レベルシフタ(LS)91、レベルシフタ(LS)92を通してHigh/Low信号を伝達され、P型トランジスタ904、N型トランジスタ905を駆動することで全体回路93を構成している。電源VDD2及びVDD3がONで正常に電源供給されている場合、全体回路93は図9Bに示すようにトライステートバッファとして図7A、図8Aと同じように動作する。
すなわち、D_In、D_Enの入力信号レベルが共にLow(0)であるとき又はD_Inの入力信号レベルがHigh(1)、D_Enの入力信号レベルがLow(0)であるときはトライステートバッファの出力信号レベルはハイインピーダンス(Hi−Z)になる。D_Inの入力信号レベルがLow(0)、D_Enの入力信号レベルがHigh(1)であるときはトライステートバッファの出力信号レベルはLow(0)になる。D_In、D_Enの入力信号レベルが共にHigh(1)であるときはトライステートバッファの出力信号レベルはHigh(1)になる。
内部電源VDD2のみがOFFになると、使われているのは2つともレベルシフタ(LS_L)であるため、P型トランジスタ904、N型トランジスタ905のゲートはLowになる。結果として出力端子D_Outは入力端子D_In、入力端子D_Enの信号状態に関係なくHigh(1)になる。
12… レベルシフタ
13… トライステートバッファ
21… インバータ
22… フリップフロップ部
24… バッファ
31… インバータ
32… フリップフロップ部
33… インバータ
34… バッファ
51… インバータ
52… フリップフロップ部
53… インバータ
54… バッファ
61… インバータ
62… フリップフロップ部
63… インバータ
64… バッファ
71… レベルシフタ(LS_L)
72… レベルシフタ(LS_H)
73… トライステートバッファ
81… レベルシフタ(LS_L)
82… レベルシフタ(LS_L)
83… トライステートバッファ
91… レベルシフタ(LS_L)
92… レベルシフタ(LS_L)
93… トライステートバッファ
201… P型トランジスタ
202… P型トランジスタ
203… N型トランジスタ
205… N型トランジスタ
207… 接続点(たすきがけ接続点)
208… 接続点(たすきがけ接続点)
301… P型トランジスタ
302… P型トランジスタ
303… N型トランジスタ
305… N型トランジスタ
306… N型トランジスタ
307… 接続点(たすきがけ接続点)
308… 接続点(たすきがけ接続点)
501… P型トランジスタ
502… P型トランジスタ
503… N型トランジスタ
504… N型トランジスタ
505… N型トランジスタ
506… N型トランジスタ
507… 接続点(たすきがけ接続点)
508… 接続点(たすきがけ接続点)
601… P型トランジスタ
602… P型トランジスタ
603… N型トランジスタ
604… N型トランジスタ
605… N型トランジスタ
606… N型トランジスタ
607… 接続点(たすきがけ接続点)
608… 接続点(たすきがけ接続点)
901… NAND
902… NOR
903… インバータ
904… P型トランジスタ
905… N型トランジスタ
Claims (8)
- 第1電源の電圧範囲の第1信号を受信して第2電源の電圧範囲の出力信号を出力するフリップフロップ部を具備し、
前記フリップフロップ部は、
第1と第2のFETを有し、前記第1と第2のFETのゲートがたすきがけ接続されたたすきがけ回路と、
前記第2のFETのゲートをトリガするように並列に設けられ、前記第1信号と第2信号がそれぞれ供給される第1トリガ用FETと第2トリガ用FETと、
前記第1のFETのゲートをトリガするように並列に設けられ、第3信号と第4信号がそれぞれ供給される第3トリガ用FETと第4トリガ用FETと
を具備し、
前記第1電源がオンのとき、前記第2信号と前記第4信号は前記第2と第4のFETをトリガせず、
前記第3信号は前記第1信号の反転信号であり、
前記出力信号に対応するレベルシフト出力信号を出力するレベルシフタ回路。 - 請求項1に記載のレベルシフタ回路において、
前記第1信号を反転して前記第3信号を出力する第1インバータと、
前記第1電源がオンしているか否かを検出して前記第2の信号又は前記第4信号を出力する第2インバータと
を更に具備するレベルシフタ回路。 - 請求項2に記載のレベルシフタ回路において、
前記第1から第4のFETはNチャンネルMOSFETであり、
前記第2インバータは、前記第1電源がオンしているとき、低レベルの第2信号を出力し、前記第1電源がオフしているとき、高レベルの第2信号を出力し、
前記第4のFETのゲートは接地されているレベルシフタ回路。 - 請求項2に記載のレベルシフタ回路において、
前記第1から第4のFETはNチャンネルMOSFETであり、
前記第2インバータは、前記第1電源がオンしているとき、低レベルの第4信号を出力し、前記第1電源がオフしているとき、高レベルの第4信号を出力し、
前記第2のFETのゲートは接地されているレベルシフタ回路。 - 第1レベルシフタとしての、請求項4に記載のレベルシフタ回路と、
第2レベルシフタとしての、請求項3に記載のレベルシフタ回路と、
トライステートバッファとを具備し、
前記第1レベルシフタは、データ信号を前記第1信号として入力し、前記レベルシフト出力信号をバッファデータ入力信号として出力し、
前記第2レベルシフタは、イネーブル信号を前記第1信号として入力し、前記レベルシフト出力信号をバッファイネーブル信号として出力し、
前記トライステートバッファは、前記第1電源がオフのとき、前記低レベルに固定されるレベル変換回路。 - 第1レベルシフタとしての、請求項4に記載のレベルシフタ回路と、
第2レベルシフタとしての、請求項4に記載のレベルシフタ回路と、
トライステートバッファとを具備し、
前記第1レベルシフタは、データ信号を前記第1信号として入力し、前記レベルシフト出力信号をバッファデータ入力信号として出力し、
前記第2レベルシフタは、イネーブル信号を前記第1信号として入力し、前記レベルシフト出力信号をバッファイネーブル信号として出力し、
前記トライステートバッファは、前記第1電源がオフのとき、ハイインピーダンスに固定されるレベル変換回路。 - データ信号とイネーブル信号が供給されるNANDゲートと、
前記イネーブル信号が供給される第3インバータと、
前記データ信号と前記第3インバータの出力信号が供給されるNORゲートと、
前記NANDゲートの出力信号が前記第1信号として供給される第1レベルシフタとしての、請求項4に記載のレベルシフタ回路と、
前記NORゲートの出力信号が前記第1信号として供給される第2レベルシフタとしての、請求項4に記載のレベルシフタ回路と、
前記第1レベルシフタの出力信号がゲートに供給されるPチャンネルMOSFETと、
前記第2レベルシフタの出力信号がゲートに供給され、ソースを接地し、ドレインを前記PチャンネルMOSFETのドレインと接続し、その接続点から当該レベル変換回路の出力信号が出力されるNチャンネルMOSFETと
を具備し、
前記当該レベル変換回路の出力信号は、前記第1電源がオフのとき、高レベルに固定される
レベル変換回路。 - 請求項5乃至7のいずれか一項に記載のレベル変換回路を具備する半導体集積回路。
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